KR100746200B1 - 소스 드라이버, 소스 드라이버 모듈, 및 디스플레이 장치 - Google Patents

소스 드라이버, 소스 드라이버 모듈, 및 디스플레이 장치 Download PDF

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Abstract

소스 드라이버, 소스 드라이버 모듈, 및 디스플레이 장치가 개시된다. 상기 소스 드라이버는 N단 캐스케이드 쉬프트 레지스터, 기준전압발생기, 상승률 조절회로, 및 래치를 구비한다. 상기 N단 캐스케이드 쉬프트 레지스터는 상기 소스 드라이버를 구동하기 위한 스타트 펄스를 클럭 신호에 응답하여 순차적으로 쉬프트시킨다. 상기 기준전압발생기는 기준전압을 발생시키고, 상기 상승률 조절회로는 상기 N단 캐스케이드 쉬프트 레지스터의 마지막 단으로부터 M(M<N인 자연수)번째 단 쉬프트 레지스터로 입력되는 입력신호와 상기 기준전압발생기로부터 출력된 기준전압에 응답하여 상기 입력신호를 버퍼링하고 버퍼링된 신호를 출력한다. 상기 버퍼링된 신호의 상승률은 상기 기준전압의 레벨에 기초하여 조절된다. 상기 래치는 상기 클럭 신호에 응답하여 상기 상승률 조절회로로부터 출력된 신호를 래치한다. 상기 소스 드라이버 모듈은 본 발명에 따른 다수의 소스 드라이버들을 구비하고, 상기 디스플레이 장치는 디스플레이 패널, 게이트 드라이버, 및 본 발명에 따른 소스 드라이버 모듈을 구비한다.
소스 드라이버, 슬루 레이트(Slew Rate)

Description

소스 드라이버, 소스 드라이버 모듈, 및 디스플레이 장치{Source driver, Source driver module, and display device}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 소스 드라이버들을 구비하는 종래의 디스플레이 장치의 구성도를 나타낸다.
도 2는 도 1에 도시된 소스 드라이버의 스타트 펄스 발생기의 구성도를 나타낸다.
도 3은 공정편차 및 온도편차에 따른 도 2의 스타트 펄스 발생기의 파형들을 나타내는 타이밍 도이다.
도 4는 본 발명의 실시예에 따른 디스플레이 장치의 구성도를 나타낸다.
도 5는 본 발명의 실시예에 따른 소스 드라이버의 내부구성에 대한 블럭도이다.
도 6은 본 발명의 실시예에 따른 스타트 펄스 발생기의 구성도를 나타낸다.
도 7은 도 6에 도시된 상승률 조절 회로의 회로도를 나타낸다.
도 8은 도 6에 도시된 스타트 펄스 발생기에 의하여 개선된 스타트 펄스의 파형들을 나타내는 타이밍 도이다.
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 공정편차와 온도편차에 따라 발생된 스타트 펄스의 지연편차를 개선할 수 있는 소스 드라이버, 상기 소스 드라이버를 구비하는 소스 드라이버 모듈, 및 디스플레이 장치에 관한 것이다.
도 1은 종래의 소스 드라이버들을 구비하는 종래의 디스플레이 장치의 구성도를 나타낸다. 도 1을 참조하면, 디스플레이 장치(10)는 디스플레이 패널(20), 소스 드라이버 블럭(30), 게이트 드라이버(40), 및 제어회로(50)를 구비한다.
상기 디스플레이 패널(예컨대, LCD 패널; 20)은 다수의 데이터 라인들(또는, 다수의 소스 라인들(S1N 내지 SNN), 다수의 스캔 라인들(또는, 다수의 게이트 라인들; G1N 내지 GNN), 및 상기 다수의 데이터 라인들(S1N 내지 SNN) 각각과 상기 다수의 스캔 라인들(G1N 내지 GNN) 각각의 사이에 접속된 다수의 픽셀들을 구비한다.
상기 소스 드라이버 블럭(30)은 다수의 소스 드라이버들(101 내지 10N)을 구비하며, 상기 다수의 소스 드라이버들(101 내지 10N) 각각은 대응되는 스타트 펄스 (SP1, SP2',....,SPN')에 응답하여 인에이블되고, 인에이블된 상기 다수의 소스 드라이버들(101 내지 10N) 각각은 영상데이터에 기초하여 디스플레이 패널(20)의 데이 터 라인들(S1N 내지 SNN)을 구동한다.
상기 게이트 드라이버(40)는 디스플레이 패널(20)의 스캔 라인들(G1N 내지 GNN)을 순차적으로 구동한다. 제어회로(50)는 CPU(미도시)로부터 출력된 제어 신호들(CTR)에 응답하여 상기 소스 드라이버 블럭(30)과 상기 게이트 드라이버(40)를 제어한다.
도 2는 도 1에 도시된 소스 드라이버의 스타트 펄스 발생기의 구성도를 나타낸다. 도 1과 도 2를 참조하면, 제1소스 드라이버(101)는 캐스케이드(cascade) 접속된 N단 쉬프트 레지스터(N stage shift register; 200)를 구비하며, 제1번째단 쉬프트 레지스터(201)로 입력된 스타트 펄스(SP1)는 클럭신호(CLK)에 응답하여 순차적으로 제N번째단 쉬프트 레지스터(20N)로 쉬프트된다. 이때 (N-M)번째단 쉬프트 레지스터(20N-M)는 클럭신호(CLK)와 입력신호(S<N-M>)에 응답하여 제2소스 드라이버(102)를 인에이블시키기 위한 스타트 펄스(SP2'=(SOUT<N-M>))를 발생한다. 이때 M과 N은 자연수이고 N>2, M<N이다.
예컨대, 제2번째단 소스 드라이버(102)를 인에이블시키기 위한 스타트 펄스(SP2')를 발생시키기 위한 회로를 제1번째단 소스 드라이버(101) 내에 구현할 때, 스타트 펄스(SP1)의 전송을 지연하는 제1번째 소스 드라이버(101) 내의 기생 커패시턴스를 고려해야 한다.
일반적으로, 소스 드라이버는 2.7V 내지 3.6V범위의 전압을 전원전압으로 사용하였다. 그러나 소스 드라이버의 사용 전원전압의 범위가 2.0V 내지 4.0V로 넓어짐에 따라 상기 소스 드라이버를 설계할 때, 제조공정, 사용온도, 사용전압으로 인한 편차 등을 고려하여 최악의 조건에서도 오동작을 일으키지 않도록 상기 소스 드라이버를 설계하는 것이 중요한 문제로 대두 되었다.
도 3은 공정편차 및 온도편차에 따른 도 2의 스타트 펄스 발생기의 파형들을 나타내는 타이밍 도이다. 도 1 내지 도 3을 참조하면, 제1번째단 소스 드라이버(101)로 2V의 전압을 공급하면, 상기 제1소스 드라이버(101)가 125°C에서 동작할 때(이를 'SS조건(slow-slow condition)'이라 한다.)의 (N-M)번째단 쉬프트 레지스터(20N-M)의 입력 신호(S<N-M>_SS)는 상기 제1번째단 소스 드라이버(101)가 25°C에서 동작할 때(이를 'NN조건(normal-normal condition)'이라 한다.)의 입력신호(S<N-M>_NN) 또는 상기 제1번째단 소스 드라이버(101)가 -55°C에서 동작할 때(이를 'FF조건(fast-fast condition)'이라 한다.)의 입력신호(S<N-M>_FF)보다 지연된다.
상기 SS조건에서 NMOS트랜지스터에 흐르는 전류와 PMOS트랜지스터에 흐르는 전류는 상기 NN조건에서 NMOS트랜지스터에 흐르는 전류와 PMOS트랜지스터에 흐르는 전류보다 상대적으로 느리고, 상기 FF조건에서 NMOS트랜지스터에 흐르는 전류와 PMOS트랜지스터에 흐르는 전류는 상기 NN조건에서 NMOS트랜지스터에 흐르는 전류와 PMOS트랜지스터에 흐르는 전류보다 상대적으로 빠르다.
따라서, SS조건에서 발생된 스타트 펄스(SP2'_SS)는 NN조건에서 발생된 스타 트 펄스(SP2'_NN) 또는 FF조건에서 발생된 스타트 펄스(SP2'_FF)보다 한 클럭 사이클 늦게 출력된다. 따라서 최악의 조건(예컨대, 공급전압이 낮은 조건)에서 제1번째 소스 드라이버(101)가 공정 편차(SS조건에서 FF조건까지의 모든 조건을 포함)를 고려한 모든 조건에서 제 기능을 수행하도록 하는 데는 여러 문제점이 발생할 수 있으며, 이러한 문제점을 극복하기 위해서는 제 기능을 수행하도록 추가적으로 회로가 필요할 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 전원전압의 사용범위가 넓어짐에 따라 공정편차와 온도편차로 인하여 스타트 펄스(즉, 다음 소스 드라이버를 인에이블시키기 위한 펄스)의 지연편차를 제거함으로써 상기 지연편차로 인한 오동작 없는 소스 드라이버, 상기 소스 드라이버를 다수 구비하는 소스 드라이버 모듈, 및 디스플레이 장치를 제공하기 위함이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 소스 드라이버는 N(N>2인 자연수)단 캐스케이드 쉬프트 레지스터, 기준전압발생기, 상승률 조절회로, 및 래치를 구비한다. 상기 N단 캐스케이드 쉬프트 레지스터는 상기 소스 드라이버를 구동하기 위한 스타트 펄스를 클럭 신호에 응답하여 순차적으로 쉬프트시킨다. 상기 기준전압발생기는 기준전압을 발생시킨다. 상기 상승률 조절회로는 상기 N단 캐스케이드 쉬프트 레지스터의 마지막 단으로부터 M(M<N인 자연수)번째 단 쉬프트 레지스터로 입력되는 입력신호와 상기 기준전압발생기로부터 출력된 기준전압에 응답하 여 상기 입력신호를 버퍼링하고 버퍼링된 신호를 출력한다. 상기 버퍼링된 신호의 상승률은 상기 기준전압의 레벨에 기초하여 조절된다. 상기 래치는 상기 클럭 신호에 응답하여 상기 상승률 조절회로로부터 출력된 신호를 래치한다.
상기 상승률 조절회로는 버퍼 및 동작 전류 공급회로를 구비하며, 상기 버퍼는 상기 M번째 단 쉬프트 레지스터로 입력되는 입력신호를 버퍼링하고, 상기 동작전류 공급회로는 상기 기준전압발생기로부터 출력된 기준전압에 응답하여 상기 버퍼로 동작 전류를 공급한다. 상기 동작전류의 양은 상기 기준전압의 레벨에 기초하여 조절된다. 상기 소스 드라이버는 상기 래치의 출력 신호를 수신하고 수신된 신호의 폭을 가변하고 그 결과에 따른 신호를 출력하기 위한 신호 폭 조절회로를 더 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 소스 드라이버 모듈은 직렬로 접속된 다수의 소스 드라이버들을 구비한다. 상기 다수의 소스 드라이버들 중에서 Z(Z>1인 자연수)번째 소스 드라이버는 N(N>2인 자연수)단 캐스케이드 쉬프트 레지스터, 기준전압발생기, 상승률 조절회로, 및 래치를 구비한다.
상기 N( N>2인 자연수)단 캐스케이드 쉬프트 레지스터는 (Z-1)번째 소스 드라이버로부터 출력되어 상기 Z번째 소스 드라이버를 인에이블시키기 위한 스타트 펄스를 클럭 신호에 응답하여 순차적으로 쉬프트시킨다.
상기 기준전압 발생기는 기준전압을 발생시킨다. 상기 상승률 조절회로는 상기 N단 캐스케이드 쉬프트 레지스터의 N번째 단으로부터 M(M<N인 자연수)번째 단 쉬프트 레지스터로 입력되는 입력신호와 상기 기준전압발생기로부터 출력된 기준전 압에 응답하여 상기 입력신호를 버퍼링하고 버퍼링된 신호를 출력한다. 상기 버퍼링된 신호의 상승률은 상기 기준전압의 레벨에 기초하여 조절된다. 상기 래치는 상기 클럭 신호에 응답하여 상기 상승률 조절회로로부터 출력된 신호를 래치한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 디스플레이 장치는 디스플레이 패널, 게이트 드라이버, 및 직렬로 접속된 다수 개의 소스 드라이버들을 구비하는 소스 드라이버부를 구비한다. 상기 디스플레이 패널은 게이트 라인들, 소스 라인들 및 상기 게이트 라인들 각각과 상기 소스 라인들 각각의 교차점에 존재하는 다수의 픽셀들을 구비한다. 상기 게이트 드라이버는 상기 게이트 라인들을 구동한다.
상기 다수의 소스 드라이버들 중에서 Z(Z>1인 자연수)번째 소스 드라이버는 상술한 N(N>2인 자연수)단 캐스케이드 쉬프트 레지스터, 기준전압발생기, 상승률 조절회로, 및 래치를 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 디스플레이 장치의 구성도를 나타낸다. 도 4를 참조하면, 디스플레이 장치(400)는 디스플레이 패널(20), 게이트 드라이버(40), 소스 드라이버부(410), 및 제어회로(50)를 구비한다.
소스 드라이버부(410)는 다수의 소스 드라이버들(421 내지 42N)을 구비하며, 상기 다수의 소스 드라이버들(421 내지 42N) 각각은 캐스케이드 접속된다.
제어회로(50)로부터 제1번째단 소스 드라이버(421)로 스타트 펄스(SP1)가 입력되면, 제1번째단 소스 드라이버(421)는 상기 스타트 펄스(SP1)에 응답하여 인에이블(enable)되어 다수의 데이터 라인들(S1N)을 구동하고, 상기 다수의 데이터 라인들 중에서 마지막 데이터 라인을 구동하기 전에 스타트 펄스 발생부(431)는 제2번째단 소스 드라이버(422)를 인에이블시키기 위한 스타트 펄스(SP2)를 발생시킨다.
상기 제2번째단 소스 드라이버(422)는 상기 제1번째단 소스 드라이버(421)로부터 출력된 상기 스타트 펄스 신호(SP2)에 응답하여 인에이블되어 다수의 데이터 라인들(S2N)을 구동하고, 상기 다수의 데이터 라인들(S2N) 중에서 마지막 데이터 라인을 구동하기 전에 스타트 펄스 발생부(432)는 제3번째단 소스 드라이버를 인에이블시키기 위한 스타트 펄스(SP3)를 발생시킨다.
각 스타트 펄스 발생부(431 내지 43N)에 의하여 발생된 각 스타트 펄스(SP2 내지 SPN)에 응답하여 각 소스 드라이버(421~42N)는 인에이블되어 대응되는 데이터 라인들을 구동한다.
도 5는 본 발명의 실시예에 따른 소스 드라이버의 내부구성에 대한 블럭도이다. 도 5를 참조하면, 상기 다수의 소스 드라이버들(421 내지 42N) 각각은 스타트 펄스 발생부(431 내지 43N)를 구비하고, 각 스타트 펄스 발생부(431 내지 43N)의 구조는 동일하므로, 설명의 편의를 위하여 스타트 펄스 발생부(431)의 구조를 상세히 설명하면 다음과 같다.
스타트 펄스 발생부(431)는 패드(510), N단 캐스케이드 쉬프트 레지스터(520), 및 스타트 펄스 발생기(530)를 구비한다.
제어회로(50)로부터 출력된 스타트 펄스(SP1)는 상기 패드(510)를 통하여 상기 N단 캐스케이드 쉬프트 레지스터(520)로 입력된다.
상기 N단 캐스케이드 쉬프트 레지스터(520)는 캐스케이드 접속된 N개의 쉬프트 레지스터들(501 내지 50N)을 구비하며, 상기 N개의 쉬프트 레지스터들(501 내지 50N) 각각은 상기 패드(510)로부터 입력된 스타트 펄스(SP1)를 클럭신호(CLK)에 동기시켜 순차적으로 쉬프트시킨다.
상기 스타트 펄스 발생기(530)는 상기 N단 캐스케이드 쉬프트 레지스터(520)의 마지막 단(50N)으로부터 M(자연수이고 M<N)번째 단 쉬프트 레지스터(50N-M)의 입력신호(S<N-M>)를 수신하고, 기준전압과 입력신호(S<N-M>)에 기초하여 제2소스 드라이버(422)를 구동시키기 위한 스타트 펄스(SP2)를 발생시킨다.
도 6은 본 발명의 실시예에 따른 스타트 펄스 발생기의 구성도를 나타낸다. 도 5 및 도 6을 참조하면, 상기 스타트 펄스 발생기(530)는 기준전압발생기(610), 상승률 조절회로(620), 및 래치(630)를 구비하며, 신호 폭 조절회로(640)를 더 구 비할 수 있다.
상기 기준전압 발생기(610)는 소정의 기준전압(Vref)을 발생시키며, 상기 기준전압의 레벨은 조절가능하다.
상기 상승률 조절회로(620)는 상기 기준전압(Vref)과 상기 N단 캐스케이드 쉬프트 레지스터(520)의 마지막 단(50N)으로부터 M(M<N인 자연수)번째 단(50N-M)의 입력신호(S<N-M>)에 응답하여 입력신호(S<N-M>)를 버퍼링하고 버퍼링된 출력신호(SOUT)의 상승률(Slew rate)를 조절하고 상승률이 조절된 신호(SOUT)를 출력한다.
버퍼링된 출력신호(SOUT)의 상승률(Slew rate)은 상기 기준전압(Vref)의 레벨에 기초하여 조절된다.
상기 래치(630)는 클럭 신호(CLK)에 응답하여 상기 상승률 조절회로(620)로부터 출력된 신호(SOUT)를 래치한다. 상기 래치는 D 플립 플롭(flip-flop)으로 구현될 수 있으나 이에 한정되는 것은 아니다.
상기 신호 폭 조절회로(640)는 상기 래치(630)의 출력신호(SOUT<N-M>)를 수신하고, 상기 출력신호(SOUT<N-M>)의 폭(width)을 조절하고, 스타트 펄스(SP2)를 출력한다. 본 발명에서 상기 래치(630)의 출력신호(SOUT<N-M>)가 다음 소스 드라이버(422)의 스타트 펄스(SP2)로 직접 사용될 수 있다.
도 7은 도 6에 도시된 상승률 조절 회로의 회로도를 나타낸다. 도 5 내지 도 7을 참조하면, 상기 상승률 조절회로(620)는 트랜지스터(710), 제1전류미러(720), 제2전류미러(730), CMOS인버터(740), 및 인버터(750)를 구비한다.
상기 트랜지스터(710)는 제1단자(711), 제2단자(712), 및 상기 기준전압 발생기(710)로부터 출력된 기준전압(Vref)을 수신하는 게이트(713)를 구비한다. 상기 트랜지스터(710)는 상기 기준전압(Vref)의 레벨에 기초하여 제1기준전류(I1)의 양과 제2기준전류(I2)의 양을 조절한다.
상기 제1전류미러(720)와 상기 제2전류미러(730)의 각 단자(721, 733)는 상기 제1단자(711)와 상기 제2단자(712)에 각각 접속된다.
상기 CMOS 인버터(740)는 상기 제1전류미러(720)와 상기 제2전류미러(730)의 각 단자(723, 및 731) 사이에 접속되어 상기 N단 캐스케이드 쉬프트 레지스터(520)의 마지막단(50N)으로부터 M(자연수이고 M<N)번째 단(50N-M)의 입력신호(S<N-M>)를 반전시킨다. 상기 CMOS 인버터(740)의 출력신호의 스윙속도는 제1기준전류(I1)가 미러링된 전류(I3)과 제2전류가 미러링된 전류(I4)에 따라 결정된다.
상기 인버터(750)는 상기 CMOS 인버터(740)의 출력단에 연결되어 상기 CMOS인버터(740)의 출력신호를 반전시킨 신호(SOUT)를 출력한다.
상기 상승률 조절회로(620)는 버퍼와 동작전류 공급회로를 구비하며, 상기 버퍼는 상기 M번째 단 쉬프트 레지스터(50N-M)로 입력되는 입력신호(S<N-M>)를 버퍼링하기 위한 CMOS인버터(740)와 인버터(750)로 구현된다. 상기 동작 전류 공급회로는 상기 기준전압발생기(610)로부터 출력된 기준전압(VRef)에 응답하여 상기 버퍼로 동작 전류(I3과 I4)를 공급하기 위한 트랜지스터(710), 제1전류미러(720), 및 제2전류미러(730)로 구현된다.
도 7을 참조하여 상승률 조절회로(620)의 작동원리를 설명하면 다음과 같다. 상기 N단 캐스케이드 쉬프트 레지스터(520)의 마지막단(50N)으로부터 M(M<N인 자연수)번째 단(50N-M)의 입력신호(S<N-M>)가 하이(high)일 때, 상기 기준전압(Vref)을 제1전압에서 제2전압으로 증가시키면, 제1기준전류(I1)와 제2기준전류(I2)가 증가하고, 상기 제1기준전류(I1)가 증가하면 제1전류미러(720)의 게이트와 소스 간의 전압(Vgs)이 증가한다.
상기 제1기준전류(I1)가 미러링된 전류(I3)와 제2기준전류(I2)가 미러링된 전류(I4)가 증가함에 따라, CMOS인버터(740)의 출력전압은 빠르게 접지(VSS)로 풀다운되므로, 인버터(750)의 출력전압(SOUT)은 빠르게 하이 레벨로 상승한다. 즉, 상기 인버터(750)의 출력전압(SOUT)의 상승률(slew rate)은 증가된다. 반대로 상기 기준전압(Vref)를 제1전압에서 제3전압으로 감소시키면, 상기 인버터(750)의 출력전압(SOUT)의 상승률은 감소한다.
본 발명에 따른 상승률 조절회로(620)는 기준전압(VRef)의 레벨에 기초하여 제1기준전류(I1)와 제2기준전류(I2)를 조절할 수 있으므로, 상승률 조절회로(620)는 출력전압(SOUT)의 상승률을 조절할 수 있다. 따라서 최악의 조건(예컨대, 공급전압이 낮고 온도에 따른 공정 편차가 큰 경우의 조건)에서 제 기능을 수행하도록 인버터(750)의 출력전압(SOUT)의 상승률을 조절할 수 있다.
도 8은 도 6에 도시된 스타트 펄스 발생기에 의하여 개선된 스타트 펄스의 파형들을 나타내는 타이밍 도이다.
도 3과 도 7을 비교하면, SS조건, NN 조건, 및 FF 조건에서 상승률 조절회로(620)의 각 출력신호(SOUT_FF, SOUT_NN, SOUT_SS)의 편차는 도 3에 도시된 쉬프트 레지스터(20N-M)의 각 입력신호(S<N-M>_FF, S<N-M>_NN, S<N-M>_SS)의 편차보다 감소했다. 따라서 래치(630)는 클락신호(CLK)의 상승에지에 응답하여 상승률 조절회로(620)의 출력신호(SOUT)를 래치한다. 상기 래치(630)에 의하여 래치된 신호(SOUT<N-M>) 또는 신호 폭 조절회로(640)의 출력신호(SP2)는 다음 소스 드라이버의 스타트 펄스로 사용된다.
상술한 바와 같이 본 발명에 따른 소스 드라이버, 상기 소스 드라이버를 구비하는 소스 드라이버 모듈, 및 디스플레이 장치는 전원전압의 사용범위가 넓어짐에 따라 발생하는 공정편차와 온도편차로 인하여 발생하는 스타트 펄스의 지연편차를 제거하는 효과가 있다.
따라서 지연편차로 인한 소스 드라이버, 상기 소스 드라이버를 구비하는 소스 드라이버 모듈, 및 디스플레이 장치의 오동작이 방지되는 효과가 있다.

Claims (11)

  1. 소스 드라이버에 있어서,
    클럭 신호에 응답하여 상기 소스 드라이버를 구동하기 위한 스타트 펄스를 순차적으로 쉬프트시키기 위한 N(N>2인 자연수)단 캐스케이드 쉬프트 레지스터;
    기준전압을 발생시키는 기준전압발생기;
    상기 N단 캐스케이드 쉬프트 레지스터의 마지막 단으로부터 M(M<N인 자연수)번째 단 쉬프트 레지스터로 입력되는 입력신호와 상기 기준전압발생기로부터 출력된 기준전압에 응답하여 상기 입력신호를 버퍼링하고 버퍼링된 신호를 출력하기 위한 상승률 조절회로; 및
    상기 클럭 신호에 응답하여 상기 상승률 조절회로로부터 출력된 신호를 래치하기 위한 래치를 구비하며,
    상기 버퍼링된 신호의 상승률은 상기 기준전압의 레벨에 기초하여 조절되는 것을 특징으로 하는 소스 드라이버.
  2. 제1항에 있어서, 상기 상승률 조절회로는,
    상기 M번째 단 쉬프트 레지스터로 입력되는 입력신호를 버퍼링하기 위한 버퍼; 및
    상기 기준전압발생기로부터 출력된 기준전압에 응답하여 상기 버퍼로 동작 전류를 공급하기 위한 동작 전류 공급회로를 구비하며,
    상기 동작전류의 양은 상기 기준전압의 레벨에 기초하여 조절되는 것을 특징으로 하는 소스 드라이버.
  3. 제1항에 있어서, 상기 상승률 조절회로는,
    제1단자, 제2단자, 및 상기 기준전압을 수신하기 위한 게이트를 구비하는 트랜지스터;
    상기 기준전압에 응답하여 제1기준전류를 상기 제1단자로 소싱(sourcing)하기 위한 제1전류미러;
    상기 기준전압에 응답하여 제2기준전류를 상기 제2단자로부터 싱킹(sink ing)하기 위한 제2전류미러;
    상기 제1전류미러의 출력단자와 상기 제2전류미러의 출력단자 사이에 접속되고, 상기 N단 캐스케이드 쉬프트 레지스터의 마지막 단으로부터 M번째단의 쉬프트 레지스터의 입력신호를 수신하여 반전된 신호를 출력하는 제1인버터; 및
    상기 제1인버터의 출력신호를 반전시키기 위한 제2인버터를 구비하는 것을 특징으로 하는 소스 드라이버.
  4. 제3항에 있어서, 상기 제1기준전류의 양과 상기 제2기준전류의 양은 상기 기준전압의 레벨에 기초하여 조절되는 것을 특징으로 하는 소스 드라이버.
  5. 제1항에 있어서, 상기 소스 드라이버는,
    상기 래치의 출력 신호를 수신하고 수신된 신호의 폭을 가변하고 그 결과에 따른 신호를 출력하기 위한 신호 폭 조절회로를 더 구비하는 것을 특징으로 하는 소스 드라이버.
  6. 직렬로 접속된 다수의 소스 드라이버들을 구비하는 소스 드라이버 모듈에 있어서,
    상기 다수의 소스 드라이버들 중에서 Z(Z>1인 자연수)번째 소스 드라이버는,
    (Z-1)번째 소스 드라이버로부터 출력되어 상기 Z번째 소스 드라이버를 인에이블시키기 위한 스타트 펄스를 클럭 신호에 응답하여 순차적으로 쉬프트시키기 위한 N( N>2인 자연수)단 캐스케이드 쉬프트 레지스터;
    기준전압을 발생시키는 기준전압발생기;
    상기 N단 캐스케이드 쉬프트 레지스터의 N번째 단으로부터 M(M<N인 자연수)번째 단 쉬프트 레지스터로 입력되는 입력신호와 상기 기준전압발생기로부터 출력된 기준전압에 응답하여 상기 입력신호를 버퍼링하고 버퍼링된 신호를 출력하기 위한 상승률 조절회로; 및
    상기 클럭 신호에 응답하여 상기 상승률 조절회로로부터 출력된 신호를 래치하고, 래치된 신호를 (Z+1)번째 소스 드라이버를 인에이블시키기 위한 스타트 펄스로 출력하기 위한 래치를 구비하며,
    상기 버퍼링된 신호의 상승률은 상기 기준전압의 레벨에 기초하여 조절되는 것을 특징으로 하는 소스 드라이버 모듈.
  7. 제6항에 있어서, 상기 상승률 조절회로는,
    상기 M번째 단 쉬프트 레지스터로 입력되는 입력신호를 버퍼링하기 위한 버퍼; 및
    상기 기준전압발생기로부터 출력된 기준전압에 응답하여 상기 버퍼로 동작 전류를 공급하기 위한 동작 전류 공급회로를 구비하며,
    상기 동작전류의 양은 상기 기준전압의 레벨에 기초하여 조절되는 것을 특징으로 하는 소스 드라이버 모듈.
  8. 제6항에 있어서, 상기 상승률 조절회로는,
    제1단자, 제2단자, 및 상기 기준전압을 수신하기 위한 게이트를 구비하는 트랜지스터;
    상기 기준전압에 응답하여 제1기준전류를 상기 제1단자로 소싱(sourcing)하기 위한 제1전류미러;
    상기 기준전압에 응답하여 제2기준전류를 상기 제2단자로부터 싱킹(sink ing)하기 위한 제2전류미러;
    상기 제1전류미러의 출력단자와 상기 제2전류미러의 출력단자 사이에 접속되고, 상기 N단 캐스케이드 쉬프트 레지스터의 마지막 단으로부터 M번째단의 쉬프트 레지스터의 입력신호를 수신하여 반전된 신호를 출력하는 제1인버터; 및
    상기 제1인버터의 출력신호를 반전시키기 위한 제2인버터를 구비하는 것을 특징으로 하는 소스 드라이버 모듈.
  9. 제8항 있어서, 상기 제1기준전류의 양과 상기 제2기준전류의 양은 상기 기준전압의 레벨에 기초하여 조절되는 것을 특징으로 하는 소스 드라이버 모듈.
  10. 디스플레이 장치에 있어서,
    게이트 라인들, 소스 라인들 및 상기 게이트 라인들 각각과 상기 소스 라인들 각각의 교차점에 존재하는 다수의 픽셀들을 구비하는 디스플레이 패널;
    상기 게이트 라인들을 구동하기 위한 게이트 드라이버; 및
    각각이 상기 소스 라인들 중에서 대응되는 적어도 하나의 소스 라인을 구동하기 위한 직렬로 접속된 다수 개의 소스 드라이버들을 구비하며,
    상기 다수의 소스 드라이버들 중에서 Z(Z>1인 자연수)번째 소스 드라이버는,
    (Z-1)번째 소스 드라이버로부터 출력되어 상기 Z번째 소스 드라이버를 인에이블시키기 위한 스타트 펄스를 클럭 신호에 응답하여 순차적으로 쉬프트시키기 위한 N( N>2인 자연수)단 캐스케이드 쉬프트 레지스터;
    기준전압을 발생시키는 기준전압발생기;
    상기 N단 캐스케이드 쉬프트 레지스터의 N번째 단으로부터 M(M<N인 자연수)번째 단 쉬프트 레지스터로 입력되는 입력신호와 상기 기준전압발생기로부터 출력된 기준전압에 응답하여 상기 입력신호를 버퍼링하고 버퍼링된 신호를 출력하기 위한 상승률 조절회로; 및
    상기 클럭 신호에 응답하여 상기 상승률 조절회로로부터 출력된 신호를 래치하고, 래치된 신호를 (Z+1)번째 소스 드라이버를 인에이블시키기 위한 스타트 펄스로 출력하기 위한 래치를 구비하며,
    상기 버퍼링된 신호의 상승률은 상기 기준전압의 레벨에 기초하여 조절되는 것을 특징으로 디스플레이 장치.
  11. 제10항에 있어서, 상기 상승률 조절회로는,
    상기 M번째 단 쉬프트 레지스터로 입력되는 입력신호를 버퍼링하기 위한 버퍼; 및
    상기 기준전압발생기로부터 출력된 기준전압에 응답하여 상기 버퍼로 동작 전류를 공급하기 위한 동작 전류 공급회로를 구비하며,
    상기 동작전류의 양은 상기 기준전압의 레벨에 기초하여 조절되는 것을 특징으로 하는 디스플레이 장치.
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