DE69415697T2

DE69415697T2 - Speicherschaltung mit einer Vielzahl von Eingangsignalen

Info

Publication number: DE69415697T2
Application number: DE69415697T
Authority: DE
Inventors: Takahiko C/O Nec Corporation Minato-Ku Tokyo Nishizawa
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-02-03
Filing date: 1994-02-02
Publication date: 1999-07-29
Anticipated expiration: 2014-02-03
Also published as: EP0609874B1; JPH06230087A; EP0609874A2; EP0609874A3; DE69415697D1; JP2985554B2; US5377158A

Description

Speicherschaltung mit einer Vielzahl von Eingangssignalen

Die Erfindung betrifft eine Speicherschaltung und insbesondere eine Multi-Eingangs-Speicherschaltung, die eine Vielzahl Sätze aus Takt- und Datensignalen hat und selektiv einen beliebigen Satz von Takt- und Datensignalen verwendet, um Daten zu halten und auszugeben.
Fig. 1 ist ein Schaltungsdiagramm, das ein Beispiel einer bekannten Speicherschaltung des genannten Typs zeigt. Diese Schaltung hat zwei Eingangssysteme (ein Datensignal IN1 und ein Taktsignal CLK1 und ein Datensignal IN2 und ein Taktsignal CLK2) und hält das Taktsignal eines nicht gewählten Systems auf einen Logikwert 1 fest, um so Daten des ausgewählten Systems synchron mit der ansteigenden Flanke des Taktsignals des ausgewählten Systems zu halten und auszugeben. Diese Schaltung enthält im wesentlichen eine Eingangsschaltung 4 und eine Halteschaltung 5, die mit der steigenden Kante des Taktsignals getriggert wird.
Zunächst wird die Einzeleingangshaltevorrichtung 5 beschrieben. Diese Haltevorrichtung 5 hat ein erstes Eingangsgate 22, das ein Signal von der Eingangsschaltung 4 empfängt und durch ein invertiertes Signal CLKB des Taktsignals CLK freigegeben oder gesperrt wird, eine erste Halteschaltung 12, die ein Signal von diesem ersten Eingangsgate 22 empfängt, ein zweites Eingangsgate 52, das durch das Taktsignal CLK freigegeben oder gesperrt wird, eine zweite Halteschaltung 42, die ein Signal von der Eingangs schaltung 4 oder der ersten Halteschaltung 12 über das zweite Eingangsgate 52 empfängt, und eine Ausgangsschaltung 1. Die Einzeleingangshaltevorrichtung 5 mit dem oben beschriebenen Design hält und gibt Daten synchron mit der ansteigenden Kante des Taktsignals aus.
Die erste Halteschaltung 12 empfängt das Ausgangssignal der Eingangsschaltung 4 von dem ersten Eingangsgate 22, das durch das invertierte Signal CLKB des Taktsignals CLK gesteuert wird, und hält das invertierte Signal des Eingangssignals mittels einer ersten Rückkopplungsschleife, die ein erstes invertierendes Gate 22 und ein erstes Rückkopplungsgate 32 umfaßt. Die zweite Halteschaltung 42 empfängt die Ausgabe der ersten Halteschaltung 12 von dem zweiten Eingangsgate 52, das durch das Taktsignal CLK gesteuert wird, und hält das invertiere Signal des Eingangssignals oder den Wert des Ausgabesignals von der Eingangsschaltung 4 mittels einer zweiten Rückkopplungsschleife, die ein zweites invertierendes Gate 3 und ein zweites Rückkopplungsgate 62 enthält.
Die Ausgangsschaltung 1, die einen Inverter 1A und einen Inverter 1B hat, treibt eine Last (nicht gezeigt) der darauffolgenden Stufe und gewährleistet die Funktion der zweiten Rückkopplungsschleife. Das erste invertierende Gate 2 und das zweite invertierende Gate 3 haben die Struktur eines Inverters, und das erste Rückkopplungsgate 32 und das zweite Rückkopplungsgate 62 haben die Struktur eines getakteten Inverters.
Das erste Eingangsgate 22 und das zweite Eingangsgate 52 haben beide die Struktur eines getakteten Inverters, und das erste Eingangsgate 22 wird freigeschaltet und das zweite Eingangsgate 52 während eines Zeitabschnitts gesperrt, in dem das Taktsignal CLK einen Logikwert gleich "0" hat. Dementsprechend hält, während die erste Rückkopp lungsschleife (erste Halteschaltung 12) das Datensignal hält, die zweite Rückkopplungsschleife (zweite Halteschaltung 42) die Daten des vorangehenden Zyklus weiter und gibt diese aus. Während das Taktsignal CLK einen Logikwert 1 hat, wird das erste Eingangsgate 22 gesperrt und das zweite Eingangsgate 52 freigegeben. Dementsprechend wird das Datensignal von der Speicherschaltung abgeschnitten und gleichzeitig die in der ersten Rückkopplungsschleife (erste Halteschaltung 12) gehaltenen Daten zu der zweiten Rückkopplungsschleife (zweite Halteschaltung 42) gesendet. Die zweite Rückkopplungsschleife (zweite Halteschaltung 42) hält und gibt diese empfangenen Daten aus.
Bei dem oben beschriebenen Betriebsvorgang kann, wenn das Taktsignal CLK seinen Logikwert von "0" auf "1" ändert, das Datensignal vor dem Übergang gehalten werden, wobei es für einen Zyklus nach dem Übergang die Ausgabe bleibt. Der "getaktete Inverter" ist ein Logikgate, das als ein Inverter nur dann arbeitet, wenn das Steuersignal einen Logikwert "1" hat, und dessen Ausgang einen hohen Widerstand hat, wenn das Steuersignal einen Logikwert "0" hat.
Die Eingangsschaltung 4 wird nun beschrieben. Die Eingangsschaltung 4 wählt ein Datensystem aus den zwei Datensystemen aus und gibt dieses an die oben beschriebene Einzeleingangshaltevorrichtung 5 aus. Die zwei Systeme aus Taktsignalen CLK1 und CLK2, die dieser Eingangsschaltung 4 eingegeben werden, werden einem AND-Gate eingegeben, das ein NAND-Gate 301 und einen Inverter 302 umfaßt, um in ein System aus einem Taktsignal gewandelt zu werden. Die Datensignale IN1 und IN2 werden einem Auswahlgate eingegeben, das drei NOR-Gates 303, 304 und 305 umfaßt, um in ein System aus einem Datensignal umgewandelt zu werden.
Dieses Auswahlgate hat die Struktur eines Multiplexers, der aktiv wird, wenn das Steuersignal einen Logikwert "0" hat.
Beispielsweise wird für die Verwendung eines Satzes aus dem Taktsignal CLK1 und dem Datensignal IN1 das Taktsignal CLK2 auf den Logikwert "1" festgelegt. In diesem Fall gibt das das NAND-Gate 301 und den Inverter 302 umfassende AND-Gate immer das Taktsignal CLK1 aus. Da das Taktsignal CLK2 immer einen Logikwert "1" hat, gibt das NOR-Gate 304 immer einen Logikwert "0" aus, wodurch das NOR-Gate 305 veranlaßt wird, immer die Ausgabe des NOR-Gates 304 auszugeben. Das heißt, das Taktsignal CLK wird zu dem Taktsignal CLK1, und die Ausgabe des NOR-Gates 305 wird zu dem Datensignal IN1. Durch den oben beschriebenen Betrieb kann eine Speicherschaltung mit Multi-Eingangssignalen hergestellt werden.
Da die Skalierung von integrierten Halbleiterschaltungen fortschreitet und ihr Design immer komplexer wird, ist es schwierig, eine detaillierte Bewertung der internen Struktur einer integrierten Schaltung zu liefern. Die Zahl der integrierten Schaltungen, bei denen eine selbstbewertende Vorrichtung enthalten ist, steigt. Unter diesen Schaltungen wird ein sog. Scan-Bussystem in vielen integrierten Halteschaltungen aufgrund seiner relativ einfachen Struktur und seines einfachen Bewertungsverfahrens verwendet.
Das Scan-Bussystem ist ein Verfahren zur Bewertung der internen Struktur einer integrierten Schaltung durch Verbinden von Haltevorrichtungen oder Registern in einer Zeile, die zu bewerten sind, und zur Ausgabe deren Inhalte als serielle Daten. Entsprechend diesem Verfahren verschiebt, während die einzelnen Haltevorrichtungen empfangene Daten halten und synchron mit einem Taktsignal von dem System im normalen Betriebsmodus ausgehen, jede der in einer Zeile geschalteten Haltevorrichtungen ihren Inhalt in die nächste Haltevorrichtung, wodurch deren Inhalt als serielle Daten synchron mit einem Testtaktsignal in dem Testmodus ausgegeben werden. Um diese Funktion zu bewerkstelligen, wird daher eine Speicherschaltung benötigt, die selektiv die Lo gikverbindung im normalen Betriebsmodus oder die Verbindung der Haltevorrichtungen für den Testmodus verwendet.
Es gibt mehrere mögliche Wege, den normalen Betrieb oder einen Betrieb im Testmodus auszuwählen. Die Erfindung bezieht sich auf eine Speicherschaltung, die insbesondere für den Fall geeignet ist, in dem der normale Betrieb oder der Testmodusbetrieb durch das einfachste System ausgewählt wird, indem ein Testtaktsignal im normalen Betriebsmodus und ein Taktsignal für den normalen Betriebsmodus im Testmodus gesperrt wird.
Da die oben beschriebene bekannte Multi-Eingangsspeicherschaltung ein Signal benötigt, das durch ein Logikgate als ein Taktsignal kommt, und da sie ein separates System der Schaltung zur Auswahl von Daten verwendet, hat sie jedoch die folgenden Nachteile.
Zunächst läuft das Taktsignal mit einer durch den Durchgang durch das NAND-Gate 301 und den Inverter 302 verursachten Verzögerung hinterher, so daß die Verzögerung des Taktsignals in jenem Zyklus im Vergleich mit einer gewöhnlichen Speicherschaltung eines Einzelsystemtyps auftritt.
Zweitens, da das Datensignal und das Taktsignal getrennte Logikvorrichtungen durchlaufen, ist es schwierig, die Zeitsteuerungen der Setups und des Haltens auszugestalten.
Insbesondere der Schräglauf und die Verzögerung des Taktsignals ist immer der Flaschenhals beim Design moderner integrierter Hochgeschwindigkeitshalbleiterschaltungen, und der Treiber- und Durchgangsweg des Taktsignals werden sehr sorgfältig ausgebildet. Deshalb erhöht die Schaltungskonfiguration, die das Taktsignal zum Durchlaufen durch ein Gate veranlaßt, und die Schaltungskonfiguration, die die Regelmäßigkeit dieser Zeitsteuerung stört, wie bei der bekannten oben beschriebenen Speicherschaltung, in nachteilhafter Weise die Schwierigkeiten beim Schaltungsdesign.
Es ist deshalb eine primäre Aufgabe der Erfindung, eine Multi-Eingangs-Speicherschaltung vom flankengetriggerten Typ zu schaffen, bei der ein System zum Anpassen der Phasen der Steuersignale für jeweilige Gates in bezug zueinander latent enthalten ist, wodurch die Möglichkeit vermieden wird, Dropout von Daten zu verursachen.
Es ist eine weitere Aufgabe der Erfindung, eine Multi-Eingangs-Speicherschaltung zu schaffen, die die Schwierigkeiten beim Schaltungsdesign verringert.
Diese Aufgaben werden durch eine Multi-Eingangs-Speicherschaltung nach den Ansprüchen 1, 2 oder 3 gelöst. Die abhängigen Ansprüche betreffen weitere vorteilhafte Aspekte der Erfindung.
Das erste Rückkopplungsgate enthält eine erste Transistorzeile mit einer Reihenschaltung mit in Reihe geschalteten ersten MOS-Transistoren eines ersten Leitfähigkeitstyps zum Empfang invertierter Signale aus der Vielzahl Taktsignale als jeweilige Gateeingaben und einem MOS-Transistor eines ersten Leitfähigkeitstyps zum Empfang einer Ausgabe des ersten invertierenden Gates als Gateeingang, wobei die Reihenschaltung der MOS-Transistoren des ersten Leitfähigkeitstyps in Reihe mit dem letzteren MOS-Transistor des ersten Leitfähigkeitstyps geschaltet ist, und eine zweite Transistorzeile mit einer Reihenschaltung mit in Reihe geschalteten MOS-Transistoren eines zweiten Leitfähigkeitstyps zum Empfang der Vielzahl Taktsignale jeweils als Gateeingänge und einem zweiten MOS-Transistors des zweiten Leitfähigkeitstyps zum Empfangen der Ausgabe des ersten invertierenden Gates als Gateeingang, wobei die Reihenschaltung der MOS-Transistoren des zweiten Leitfähigkeitstyps in Reihe mit dem letzteren MOS-Transistor des zweiten Leitfähigkeitstyps geschaltet ist, wobei eine Drainelektrode eines ersten Endes der ersten Transistorzeile und eine Drainelektrode des Endes der zweiten Transistorzeile miteinander verbunden sind, um einen Ausgabeanschluß zu bilden, wobei eine Sourceelektrode eines zweiten Endes der ersten Transistorzeile auf einem Potential einer Hochpotentialleistungsquelle festgelegt ist und wobei eine Sourceelektrode eines zweiten Endes der zweiten Transistorzeile auf einem Massepotential festgelegt ist.
Entsprechend der Erfindung kann, da das Steuersignal des ersten Eingangsgates und das Steuersignal des zweiten Eingangsgates mit derselben Phase arbeiten, ein Daten-Dropout vermieden werden. In dem Fall, in dem der Logikwert des Taktsignals sich von "1" auf "0" ändert, wenn das erste Eingangsgate freigegeben ist, wird das zweite Eingangsgate gleichzeitig gesperrt, wodurch jeder Daten-Dropout vermieden wird.
Auch wenn ein Schräglauf zwischen dem Taktsignal und dem invertierten Taktsignal auftritt, wird die Schaltungskonfiguration der Erfindung einen Daten-Dropout vermeiden.
Entsprechend hat die Erfindung den Vorteil, daß sie die Notwendigkeit der feinen Einstellung, um den Daten-Dropout zu vermeiden, und die Notwendigkeit der Neuüberprüfung vermeidet.
Fig. 1 ist ein Schaltdiagramm, das ein Beispiel der bekannten Speicherschaltung zeigt;
Fig. 2 ist ein Schaltdiagramm einer ersten Ausführungsform der Erfindung; und
Fig. 3 ist ein Schaltdiagramm einer zweiten Ausführungsform der Erfindung.
Bevorzugte Ausführungsformen der Erfindung werden nun beschrieben. Fig. 1 zeigt ein Schaltdiagramm, das die erste erfindungsgemäße Ausführungsform zeigt. Ähnlich der in Fig. 1 gezeigten bekannten Speicherschaltung hat diese Ausführungsform ein Taktsignal CLK1, ein invertiertes Signal CLK1B dieses Taktsignals CLK und ein Datensignal IN1 als erstes Eingangssystem, und ein Taktsignal CLK2, ein invertiertes Taktsignal CLK2B dieses Taktsignals CLK2 und ein Datensignal IN2 als zweites Eingangssystem. Durch Festlegen des Taktsignals des einen Systems auf einen Logikwert "1" wird das Datensignal in dem anderen System gehalten und synchron mit der ansteigenden Flanke des Taktsignals dieses Systems ausgegeben.
Bei der Speicherschaltung dieser Ausführungsform werden die Datensignale IN1 und IN2 jeweils getakteten Invertern 111 und 112 eingegeben, deren Ausgänge sowohl mit dem Eingang einer ersten Halteschaltung 10 als auch eines zweiten Eingangsgates 50 verbunden sind. Die getakteten Inverter 111 und 112 werden jeweils durch die invertierten Signale CLK1B und CLK2B der Taktsignale gesteuert. Die Ausgabe des zweiten Eingangsgates 50 wird als Eingabe einer zweiten Halteschaltung und einer Ausgangsschaltung 1 verwendet. Diese Ausgangsschaltung 1 enthält, ähnlich jener aus Fig. 1, einen Inverter 1A und einen Inverter 1B.
Nun wird der vertikal geschichtete Inverter, der die erste Halteschaltung 10 und das zweite Eingangsgate 50 bildet, und eines horizontal geschichteten Inverter, der die zweite Halteschaltung 40 bildet, beschrieben. Zunächst ist der "vertikal geschichte Inverter" ein Logikgate, das eine solche Struktur wie ein erstes Rückkopplungsgate 30 der ersten Halteschaltung hat und in Fig. 2 sechs MOS-Transistoren 131, 132, 133, 134, 135 und 136 enthält. Wie gezeigt wird, sind drei p-Kanal-MOS-Transistoren (erster Leitfähigkeitstyp) 131, 132 und 133 in Reihe geschaltet und in einer Zeile in vertikaler Schicht angeordnet, wobei ein Ende der Transistorzeile mit einem Leistungsquellenpotential verbunden ist. Die drei n-Kanal-MOS-Transistoren (zweiter Leitfähigkeitstyp) 134, 135 und 136 sind in Reihe geschaltet und in einer Reihe in vertikaler Schichtung angeordnet, wobei ein Ende der Transistorzeile mit einem Massepotential verbunden ist. Beide Transistorzeilen sind zwischen dem Leistungsquellenpotential und dem Massepotential gebildet, wodurch sie einen vertikal geschichteten Inverter bilden.
Der Knoten zwischen dem ersten Eingangsgate 20 und dem zweiten Eingangsgate 50 ist mit dem Knoten zwischen den Transistoren 133 und 136 des ersten Rückkopplungsgates 30 und über einen Inverter 2 auch mit den Steuersignal-Eingangsanschlüssen der Transistoren 132 und 135 verbunden.
Die Transistoren 134 und 131 werden jeweils durch das erste Taktsignal CLK1 bzw. dessen invertiertes Signal CLK1B gesteuert und die Transistoren 136 und 133 werden jeweils durch das zweite Taktsignal CLK2 bzw. dessen invertiertes Signal CLK2B gesteuert. Deshalb arbeitet der vertikal geschichtete Inverter nur dann als Inverter, wenn die Taktsignale CLK1 und CLK2 beide einen Logikwert gleich "1" haben, wobei seine Ausgabe ansonsten einen hohen Widerstandswert hat. Da dieser vertikal geschichte Inverter durch ein Taktsignal gesteuert wird, das in Phase mit dem Taktsignal ist, das das aus den getakteten Invertern 111 und 112 bestehende erste Eingangsgate 20 steuert, wird kein Daten- Dropout in dieser Speicherschaltung auftreten.
In ähnlicher Weise enthält das zweite Eingangsgate 50 sechs MOS-Transistoren 141, 142, 143, 144, 145 und 146, wobei die drei ersten p-Kanal-MOS-Transistoren und die zweiten drei n-Kanal-MOS-Transistoren sind, die alle zwischen dem Leistungsquellenpotential und dem Massepotential geschaltet sind. Die Transistoren 141 und 143 werden jeweils durch die invertierten Taktsignale CLK1B und CLK2B gesteuert, während die Transistoren 144 und 146 jeweils durch die Taktsignale CLK1 und CLK2 gesteuert werden. Das erste Eingangsgate 20 ist mit den Steuersignal-Eingangsanschlüssen der Transistoren 142 und 145 verbunden, und der Knoten zwischen den Transistoren 143 und 146 ist mit der Ausgangsschaltung 1 verbunden.
Der "horizontal geschichtete Inverter" ist ein Logikgate, das eine solche Struktur wie das zweite Rückkopplungsgate 60 der zweiten Halteschaltung 40 hat und in Fig. 2 sechs MOS-Transistoren 161, 162, 163, 164, 165 und 166 enthält. Wie gezeigt, sind die p-Kanal-MOS-Transistoren 161 und 162 parallel geschaltet und in horizontaler Schicht vorgesehen, wobei ein Ende der Parallelschaltung mit dem Leistungsquellenpotential und das andere Ende in Reihe mit dem p-Kanal- MOS-Transistor 163 in Vertikalschichtung verbunden ist. Die n-Kanal-MOS-Transistoren 164 und 165 sind parallel geschaltet, um in Horizontalschichtung angeordnet zu sein, wobei ein Ende der Parallelschaltung mit dem Massepotential und das andere Ende in Reihe mit dem n-Kanal-MOS-Transistor 166 in Vertikalschichtung verbunden ist. Die Transistoren 161- 163 und die Transistoren 164-166 sind zwischen dem Leistungsquellenpotential und dem Massepotential geschaltet, wobei sie einen horizontal geschichteten Inverter bilden.
Der Knoten zwischen dem zweiten Eingangsgate 50 und der Ausgangsschaltung 1 ist mit dem Knoten zwischen den Transistoren 163 und 166 des zweiten Rückkopplungsgates 60 und einen Inverter 3 auch mit den Steuersignal-Eingabeanschlüssen der Transistoren 163 und 166 verbunden.
Die Transistoren 161 und 164 werden jeweils durch das erste Taktsignal CLK1 bzw. das invertierte Taktsignal CLK1B gesteuert, während die Transistoren 162 und 165 jeweils durch das zweite Taktsignal CLK2 bzw. das invertierte Taktsignal CLK2B gesteuert werden. Deshalb arbeitet der horizontal geschichtete Inverter nur dann als ein Inverter, wenn eines der Taktsignale CLK1 und CLK2 einen Logikwert "1" hat, und sein Ausgang hat einen hohen Widerstandswert, wenn diese Taktsignale beide einen Logikwert "0" haben. Dieser horizontal geschichtete Inverter, ähnlich dem oben beschriebenen vertikal geschichteten Inverter, arbeitet synchron mit dem Steuertaktsignal des ersten Eingangsgates 20.
Eine detaillierte Beschreibung des Betriebs dieser Ausführungsform wird nun einfachhaltshalber für den Fall gegeben, in dem der Datenhaltebetrieb in bezug auf einen Satz des ersten Taktsignals CLK1 und das Datensignal IN1 ausgeführt wird. Das heißt, es wird angenommen, daß das zweite Taktsignal CLK2 immer einen Logikwert "1" und das invertierte Taktsignal CLK2B immer einen Logikwert "0" hat.
Das erste Eingangsgate 20 wählt eines der zwei Datensignalsysteme aus. In diesem Fall ist der getaktete Inverter 112, der durch das invertierte Taktsignal CLK2B gesteuert wird, immer gesperrt, wodurch das zweite Datensignal IN2 von der Speicherschaltung blockiert wird. Anders gesagt, das erste Eingangsgate 20 wird äquivalent zu einem getakteten Inverter, der das erste Datensignal IN1 als eine Eingabe empfängt und durch das invertierte Taktsignal CLK1B des ersten Taktsignals CLK1 gesteuert wird.
Eine erste Rückkopplungsschleife umfaßt das erste invertierende Gate 2 und die Transistoren 131, 132, 133, 134, 135 und 136, die das erste Rückkopplungsgate 30 bilden, und hält die Ausgabe des ersten Eingangsgates (getakteter Inverter 111), ähnlich der ersten Rückkopplungsschleife der in Fig. 1 gezeigten bekannten Speicherschaltung. In diesem Fall sind die Transistoren des ersten Rückkopplungsgates 30, die jeweils durch die Taktsignale CLK2 und CLK2B gesteuert werden, beide freigegeben. Das erste Rückkopplungs gate 30 ist deshalb äquivalent einem getakteten Inverter, der die Ausgabe des ersten invertierenden Gates 2 als eine Eingabe empfängt und durch das erste Taktsignal CLK1 gesteuert wird. Somit wird die erste Rückkopplungsschleife äquivalent zu der ersten Rückkopplungsschleife der in Fig. 1 gezeigten bekannten Speicherschaltung.
Die sechs MOS-Transistoren 141 bis 146, die das zweite Eingangsgate 50 bilden, übertragen ähnlich dem zweiten Eingangsgate 52 der bekannten in Fig. 1 gezeigten Speicherschaltung die Ausgabe des ersten Eingangsgates (invertierendes Gate 111) an die zweite Rückkopplungsschleife. In diesem Fall sind die Transistoren 143 und 146, die jeweils durch die invertierten Taktsignale CLK2B bzw. CLK2 gesteuert werden, beide freigegeben. Das zweite Eingangsgate 50 ist dementsprechend äquivalent einem getakteten Inverter, der die Ausgabe des ersten Eingangsgates (getakteter Inverter 111) als seine Eingabe empfängt und durch das erste Signal CLK1 gesteuert wird. Somit wird das zweite Eingangsgate 50 äquivalent dem zweiten Eingangsgate 52 der bekannten in Fig. 1 gezeigten Speicherschaltung.
Die zweite Rückkopplungsschleife umfaßt das zweite invertierende Gate 3 und die Transistoren 161 bis 166, die das zweite Rückkopplungsgate 60 bilden, und hält die Ausgabe des zweiten Eingangsgates 50 ähnlich der zweiten Rückkopplungsschleife der bekannten in Fig. 1 gezeigten Speicherschaltung. In diesem Fall sind die Transistoren 162 und 165, die jeweils durch die Taktsignale CLK2 und CLK2B gesteuert werden, beide gesperrt. Das zweite Rückkopplungsgate 60 ist deshalb äquivalent einem getakteten Inverter, der die Ausgabe des zweiten invertierenden Gates 3 als eine Eingabe empfängt und durch das erste Taktsignal CLK1 gesteuert wird. Somit wird die zweite Rückkopplungsschleife äquivalent der zweiten Rückkopplungsschleife der bekannten in Fig. 1 gezeigten Speicherschaltung.
Die Inverter 1A und 1B bilden einen Ausgabepuffer und treiben eine Lastschaltung in der nächsten Stufe, während sie die Last der zweiten Rückkopplungsschleife vermindern.
Wie vorangehend beschrieben wurde, arbeitet, wenn das zweite Taktsignal CLK2 den Logikwert "1" hat, diese Ausführungsform als eine gewöhnliche Einzeleingangs-Speicherschaltung, die durch die ansteigende Flanke der Eingabe gesteuert wird, wobei das erste Datensignal IN1 als Datensignal verwendet wird und das erste Taktsignal CLK1 als Taktsignal dient.
In ähnlicher Weise, wenn das erste Taktsignal CLK1 auf den Logikwert 1 festgelegt ist, arbeitet diese Ausführungsform als eine gewöhnliche Einzeleingangs-Speicherschaltung, die durch die ansteigende Flanke der Eingabe getriggert wird, wobei das zweite Datensignal IN2 als Datensignal verwendet wird und wobei das zweite Taktsignal CLK2 als Taktsignal dient.
Da das Steuersignal für das erste Eingangsgate 20 in Phase mit dem Steuersignal für das zweite Eingangsgate 50 bei dieser Ausführungsform arbeitet, wird nie ein Daten-Dropout auftreten. In dem Fall, in dem der Logikwert des Taktsignals sich von "1" auf "0" ändert, wird, wenn das erste Eingangsgate freigeschaltet wird, das zweite Eingangsgate gleichzeitig gesperrt, wodurch jeder Daten-Dropout vermieden wird.
Des weiteren, auch wenn ein Schräglauf zwischen dem Taktsignal und dem invertierten Taktsignal auftritt, wird die die Erfindung verkörpernde Speicherschaltung den Daten-Dropout vermeiden. In dem Fall, in dem ein p-Kanal-MOS-Transistor und ein n-Kanal-MOS-Transistor gleichzeitig aufgrund der Differenz zwischen ihren Schwellwerten leiten, wenn ein Taktsignal mit einem sehr verformten Signalverlauf und sein invertiertes Signal eingegeben werden, kann ein Daten-Dropout auftreten. Dies beruht auf dem Unterschied in dem Treiberverhalten der ersten Rückkopplungsschleife und dem zweiten Eingangsgate 50 und wird nie zu einem Problem bei praktischen Signalverläufen des Taktsignals und der Antriebsleistung für jedes Gate führen.
Dementsprechend wird diese Ausführungsform die Notwendigkeit zur Feineinstellung zur Vermeidung von Daten-Dropout und die Notwendigkeit der Neuüberprüfung vermeiden.
Nun wird die zweite erfindungsgemäße Ausführungsform beschrieben. Fig. 3 zeigt ein Schaltungsdiagramm der zweiten Ausführungsform. Bei dieser Ausführungsform ist ein invertierendes Gate 6 anstelle des Inverters 2 der ersten Ausführungsform vorgesehen, und ein Rücksetzsignal RSTB wird als eine Eingabe hinzugefügt. Die Ausführungsform führt die gleiche Funktion wie die erste Ausführungsform durch, wenn das Rücksetzsignal RSTB einen Logikwert "1" hat, aber sie gibt immer einen Logikwert "0" aus, wenn das Rücksetzsignal RSTB einen Logikwert "0" hat.
Bei dieser Ausführungsform sind das erste Eingangsgate 20, das erste Rückkopplungsgate 30, das zweite Eingangsgate 50, das zweite invertierende Gate 3, das zweite Rückkopplungsgate 60 und die Ausgangsschaltung 1 identisch mit jener der ersten Ausführungsform.
Das erste invertierende Gate empfängt die Ausgabe des ersten Eingangsgates 20 als eine Eingabe und das Rücksetzsignal RSTB als weitere Eingabe. Wenn das Rücksetzsignal RSTB einen logischen Wert "1" hat, arbeitet dieses Gate 6 auf die gleiche Art wie ein Inverter, so daß diese Ausführungsform äquivalent der ersten Ausführungsform wird. Wenn das Rücksetzsignal RSTB einen Logikwert "0" hat, gibt das erste invertierende Gate 6 immer "1" aus. Deshalb hält die erste Rückkopplungsschleife immer einen Logikwert "1", wodurch es der zweiten Rückkopplungsschleife ermöglicht wird, immer einen Logikwert "0" zu halten. Diese Ausführungsform gibt immer einen Logikwert "0" aus.
Wie vorangehend beschrieben wurde, wird die Ausführungsform als eine Speicherschaltung mit zwei Eingängen vom Anstiegsflankentriggertyp arbeiten, die die Ausgabe rücksetzen kann, indem das Rücksetzsignal RSTB auf einen Logikwert "0" festgelegt wird.
Obwohl die vorangehende Beschreibung in bezug auf den Fall vorgenommen wurde, in dem zwei Systeme aus Takt- und Datensignalen gehandhabt wurden, wird die Erfindung die gleichen Vorteile in dem Fall haben, in dem mehr als zwei Systeme aus Takt- und Datensignalen gehandhabt werden. Anders gesagt, die Erfindung kann leicht für eine Multi-Systemschaltung angepaßt werden, indem vertikal geschichtete Transistoren in dem vertikal geschichteten Inverter, die durch die ersten und zweiten Steuersignale gesteuert werden, in der gleichen Anzahl von Stufen wie die Anzahl der Systeme aus Taktsignalen vorgesehen werden, und indem horizontal geschichtete Transistoren in dem horizontal geschichteten Inverter, die durch die ersten und zweiten Steuersignale gesteuert werden, in der entsprechenden Zahl der Stufen der Zahl der Systemtaktsignale vorgesehen werden.
Obwohl die vorangehende Beschreibung dieser Ausführungsform eine Speicherschaltung vom Flankenanstiegstriggertyp beschrieben hat, kann eine Speicherschaltung vom Abfallkantentriggertyp leicht ausgebildet werden, indem alle Taktsignale durch ihre invertierten Signale ersetzt werden, und umgekehrt.

Claims

1. Speicherschaltung mit einer Vielzahl von Eingängen zum Empfangen einer Vielzahl von Taktsignalen (CLK1, CLK2) und einer Vielzahl von Datensignalen (IN1, IN2), die jeweils mit der Vielzahl von Taktsignalen gepaart sind und zum wahlweisen Benutzen eines beliebigen Satzes der Takt- und Datensignale, um Daten zu speichern und auszugeben, mit:

einem ersten Eingangsgate (20) zum Empfangen von invertierten Signalen (CLK1B, CLK2B) der Vielzahl von Taktsignalen (CLK1, CLK2) und der Vielzahl der Datensignale (IN1, IN2), und zum wahlweisen Ausgeben eines der Vielzahl der Datensignale auf der Basis des invertierten Signals der Vielzahl von Taktsignalen;

einer ersten Rückkopplungsschleife, die ein erstes invertierendes Gate (2, 6) und ein erstes Feedback-Gate (30) aufweist, dessen Eingangsanschluß verbunden ist mit dem Ausgangsanschluß des ersten invertierenden Gates (2, 6) und dessen Ausgangsanschluß mit einem Eingangsanschluß davon verbunden ist, wobei der Eingangsanschluß des ersten invertierenden Gates (2, 6) und der Ausgangsanschluß des ersten Rückkopplungsgates (30) mit einem Ausgangsanschluß des ersten Eingangsgates verbunden sind;

einem zweiten Eingangsgate (50) zum Empfangen eines Datums von dem ersten Eingangsgate (20) oder der ersten Rückkopplungsschleife und zum Ausgeben eines invertierten Datums dieses Datums; und

einer zweiten Rückkopplungsschleife, die ein zweites invertierendes Gate (3) und ein zweites Rückkopplungsgate (60) aufweist, dessen Eingangsanschluß verbunden ist mit dem Ausgangsanschluß des zweiten invertierenden Gates (3), und dessen Ausgangsanschluß verbunden ist mit dessen Eingangs anschluß, wobei der Eingangsanschluß des zweiten invertierenden Gates und der Ausgangsanschluß des zweiten Rückkopplungsgates (60) mit einem Ausgangsanschluß des zweiten Eingangsgates verbunden sind;

dadurch gekennzeichnet, daß das erste Rückkopplungsgate (30) eine erste Transistorreihe aufweist, die eine Serienschaltung aufweist mit serienverbundenen ersten Leitfähigkeitstyp-MOS-Transistoren (131, 133), um eines der invertierten Signale (CLK1B, CLK2B) der Vielzahl von Taktsignalen jeweils als Gateeingang zu empfangen, und einem zweiten Leitfähigkeitstyp-MOS-Transistor (132) zum Empfangen der Ausgabe des ersten invertierenden Gates (2) als Gateeingang, wobei die Serienschaltung der ersten Leitfähigkeitstyp-MOS-Transistoren (131, 133) in Serie verbunden ist mit dem ersten Leitfähigkeitstyp-MOS-Transistor (132), und eine zweite Transistorreihe, welche eine Serienschaltung mit serienverbundenen zweiten Leitfähigkeitstyp-MOS-Transistoren (134, 136) aufweist zum Empfangen eines der Vielzahl der Taktsignale (CLK1, CLK2) jeweils als Gateeingang, und einem zweiten Leitfähigkeitstyp-MOS-Transistor (135) zum Empfangen der Ausgabe des ersten invertierenden Gates (2) als Gateeingang, wobei die Serienschaltung der zweiten Leitfähigkeitstyp-MOS-Transistoren (134, 136) in Reihe verbunden ist mit dem zweiten Leitfähigkeitstyp-MOS-Transistor (135), wobei eine Drainelektrode eines ersten Endes der ersten Transistorreihe und eine Drainelektrode eines ersten Endes der zweiten Transistorreihe zusammen verbunden sind mit dem Ausgangsanschluß des ersten Rückkopplungsgates, wobei die Sourceelektrode eines zweiten Endes der ersten Transistorreihe fixiert ist auf ein Potential einer Hochpotentialspannungsquelle und eine Sourceelektrode eines zweiten Endes der zweiten Transistorreihe fixiert ist auf das Massepotential.

2. Speicherschaltung mit einer Vielzahl von Eingängen zum Empfangen einer Vielzahl von Taktsignalen (CLK1, CLK2) und einer Vielzahl von Datensignalen (IN1, IN2), die jeweils mit der Vielzahl von Taktsignalen gepaart sind und zum wahlweisen Benutzen eines beliebigen Satzes der Takt- und Datensignale, um Daten zu speichern und auszugeben, mit:

einer zweiten Rückkopplungsschleife, die ein zweites invertierendes Gate (3) und ein zweites Rückkopplungsgate (60) aufweist, dessen Eingangsanschluß verbunden ist mit dem Ausgangsanschluß des zweiten invertierenden Gates (3), und dessen Ausgangsanschluß verbunden ist mit dessen Eingangsanschluß, wobei der Eingangsanschluß des zweiten invertierenden Gates und der Ausgangsanschluß des zweiten Rückkopplungsgates (60) mit einem Ausgangsanschluß des zweiten Eingangsgates verbunden sind;

dadurch gekennzeichnet, daß

das zweite Eingangsgate (50) eine dritte Transistorreihe aufweist, welche eine Serienschaltung aufweist mit serienverbundenen ersten Leitfähigkeitstyp-MOS-Transistoren (141, 143) zum Empfangen eines der Vielzahl der invertierten Taktsignale (CLK1B, CLK2B) an ihren jeweiligen Gateeingängen und einem ersten Leitfähigkeitstyp-MOS-Transistor (142) zum Empfangen des Ausgangs des ersten Eingangsgates (20) als Gateeingang, wobei die Serienschaltung der ersten Leitfähigkeitstyp-MOS-Transistoren (141, 143) in Reihe verbunden sind mit dem ersten Leitfähigkeitstyp-MOS-Transistor (142), und eine vierte Transistorreihe, welche eine Serienschaltung aufweist mit serienverbundenen zweiten Leitfähigkeitstyp-MOS-Transistoren (144, 146), zum Empfangen eines der Signale (CLK1, CLK2) der Vielzahl von Taktsignalen an ihren jeweiligen Gateeingängen, und einem zweiten Leitfähigkeitstyp-MOS-Transistor (145) zum Empfangen der Ausgabe des ersten Eingangsgates (20) oder der ersten Rückkopplungsschleife als Gateeingang, wobei die Serienschaltung der zweiten Leitfähigkeitstyp-MOS-Transistoren (144, 146) in Serie verbunden sind mit dem zweiten Leitfähigkeitstyp- MOS-Transistor (145), wobei eine Drainelektrode eines ersten Endes der dritten Transistorreihe und eine Drainelektrode eines ersten Endes der vierten Transistorreihe miteinander verbunden sind, um den Ausgangsanschluß des zweiten Eingangsgates zu bilden, eine Sourceelektrode eines zweiten Endes der dritten Transistorreihe fixiert ist auf das Potential der Hochpotentialspannungsversorgung und eine Sourceelektrode eines zweiten Endes der vierten Transistorreihe fixiert ist auf das Massepotential.

3. Speicherschaltung mit einer Vielzahl von Eingängen zum Empfangen einer Vielzahl von Taktsignalen (CLK1, CLK2) und einer Vielzahl von Datensignalen (IN1, IN2), die jeweils mit der Vielzahl von Taktsignalen gepaart sind und zum wahlweisen Benutzen eines beliebigen Satzes der Takt- und Datensignale, um Daten zu speichern und auszugeben, mit:

dadurch gekennzeichnet, daß das zweite Rückkopplungsgate eine fünfte Transistorreihe aufweist, welche eine Parallelschaltung aufweist mit parallelverbundenen ersten Leitfähigkeitstyp-MOS-Transistoren (161, 162) zum Empfangen eines der Vielzahl der Taktsignale (CLK1, CLK2) jeweils als Gateeingang und einen ersten Leitfähigkeitstyp- MOS-Transistor (163) zum Empfangen des Ausgangs des zweiten invertierenden Gates (3) als Gateeingang, wobei die Parallelschaltung der ersten Leitfähigkeitstyp-MOS-Transistoren (161, 162) in Serie verbunden ist mit dem ersten Leitfähigkeitstyp-MOS-Transistor (163), und eine sechste Transistor reihe, die eine Parallelschaltung aufweist mit parallelverbundenen zweiten Leitfähigkeitstyp-MOS-Transistoren (164, 165) zum Empfangen eines der invertierten Signale (CLK1B, CLK2B) der Vielzahl der Taktsignale jeweils als Gateeingang und einen zweiten Leitfähigkeitstyp-MOS-Transistor (166) zum Empfangen des Ausgangs des zweiten invertierenden Gates (3) als Gateeingang, wobei die Parallelschaltung der zweiten Leitfähigkeitstyp-MOS-Transistoren (164, 165) in Serie verbunden ist mit dem zweiten Leitfähigkeitstyp-MOS-Transistor (166), wobei eine Drainelektrode eines ersten Endes der fünften Transistorreihe und eine Drainelektrode eines ersten Endes der sechsten Transistorreihe miteinander verbunden sind um den Ausgangsanschluß des zweiten Rückkopplungsgates (60) zu bilden, eine Sourceelektrode eines zweiten Endes der fünften Transistorreihe fixiert ist auf das Potential der Hochpotentialspannungsversorgung, und eine Sourceelektrode eines zweiten Endes der sechsten Transistorreihe fixiert ist auf das Massepotential.

4. Speicherschaltung nach Anspruch 1 oder 3, dadurch gekennzeichnet, daß das zweite Eingangsgate (50) eine dritte Transistorreihe aufweist, welche eine Serienschaltung aufweist mit serienverbundenen ersten Leitfähigkeitstyp-MOS-Transistoren (141, 143) zum Empfangen eines der Vielzahl der invertierten Taktsignale (CLK1B, CLK2B) an ihren jeweiligen Gateeingängen und einem ersten Leitfähigkeitstyp-MOS-Transistor (142) zum Empfangen des Ausgangs des ersten Eingangsgates (20) als Gateeingang, wobei die Serienschaltung der ersten Leitfähigkeitstyp-MOS-Transistoren (141, 143) in Reihe verbunden sind mit dem ersten Leitfähigkeitstyp-MOS-Transistor (142), und eine vierte Transistorreihe, welche eine Serienschaltung aufweist mit serienverbundenen zweiten Leitfähigkeitstyp-MOS-Transistoren (144, 146), zum Empfangen eines der Signale (CLK1, CLK2) der Vielzahl von Taktsignalen an ihren jeweiligen Gateeingängen, und einem zweiten Leitfä higkeitstyp-MOS-Transistor (145) zum Empfangen der Ausgabe des ersten Eingangsgates (20) oder der ersten Rückkopplungsschleife als Gateeingang, wobei die Serienschaltung der zweiten Leitfähigkeitstyp-MOS-Transistoren (144, 146) in Serie verbunden sind mit dem zweiten Leitfähigkeitstyp- MOS-Transistor (145), wobei eine Drainelektrode eines ersten Endes der dritten Transistorreihe und eine Drainelektrode eines ersten Endes der vierten Transistorreihe miteinander verbunden sind, um den Ausgangsanschluß des zweiten Eingangsgates zu bilden, eine Sourceelektrode eines zweiten Endes der dritten Transistorreihe fixiert ist auf das Potential der Hochpotentialspannungsversorgung und eine Sourceelektrode eines zweiten Endes der vierten Transistorreihe fixiert ist auf das Massepotential.

5. Speicherschaltung nach Anspruch 1, 2 oder 4, dadurch gekennzeichnet, daß das zweite Rückkopplungsgate eine fünfte Transistorreihe aufweist, welche eine Parallelschaltung aufweist mit parallelverbundenen ersten Leitfähigkeitstyp-MOS-Transistoren (161, 162) zum Empfangen eines der Vielzahl der Taktsignale (CLK1, CLK2) jeweils als Gateeingang und einen ersten Leitfähigkeitstyp- MOS-Transistor (163) zum Empfangen des Ausgangs des zweiten invertierenden Gates (3) als Gateeingang, wobei die Parallelschaltung der ersten Leitfähigkeitstyp-MOS-Transistoren (161, 162) in Serie verbunden ist mit dem ersten Leitfähigkeitstyp-MOS-Transistor (163), und eine sechste Transistorreihe, die eine Parallelschaltung aufweist mit parallelverbundenen zweiten Leitfähigkeitstyp-MOS-Transistoren (164, 165) zum Empfangen eines der invertierten Signale (CLK1B, CLK2B) der Vielzahl der Taktsignale jeweils als Gateeingang und einen zweiten Leitfähigkeitstyp-MOS-Transistor (166) zum Empfangen des Ausgangs des zweiten invertierenden Gates (3) als Gateeingang, wobei die Parallelschaltung der zweiten Leitfähigkeitstyp-MOS-Transistoren (164, 165) in Serie verbunden ist mit dem zweiten Leitfähigkeits typ-MOS-Transistor (166), wobei eine Drainelektrode eines ersten Endes der fünften Transistorreihe und eine Drainelektrode eines ersten Endes der sechsten Transistorreihe miteinander verbunden sind um den Ausgangsanschluß des zweiten Rückkopplungsgates (60) zu bilden, eine Sourceelektrode eines zweiten Endes der fünften Transistorreihe fixiert ist auf das Potential der Hochpotentialspannungsversorgung, und eine Sourceelektrode eines zweiten Endes der sechsten Transistorreihe fixiert ist auf das Massepotential.

6. Speicherschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das erste Eingangsgate (20) einen ersten getakteten Inverter (111) aufweist, der ein erstes Datensignal (IN1) empfängt und gesteuert wird durch ein invertiertes Signal (CLK1B) des ersten Taktsignals, und einen zweiten getakteten Inverter (112), der ein zweites Datensignal (IN2) empfängt und gesteuert wird durch ein invertiertes Signal (CLK2B) des zweiten Taktsignals, wobei die Ausgangsenden des ersten und zweiten getakteten Inverters miteinander verbunden sind.

7. Speicherschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das erste invertierende Gate ein Inverter (2) ist.

8. Speicherschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das erste invertierende Gate eine logische Schaltung (6) ist zum Empfangen der Ausgabe des ersten Eingangsgates (20) als ein Eingangssignal und ein Reset-Signal (RSTB) als weiteres Eingangssignal und zum Ausgeben des Eingangssignals nach Inversion wenn das Reset-Signal einen logischen Wert 1 hat und zum Ausgeben eines logischen Wertes 0, wenn das Reset-Signal den logischen Wert 0 hat.

9. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Leitfähigkeitstyp ein p-Kanal und der zweite Leitfähigkeitstyp ein n-Kanal sind.