KR100302849B1 - 모든 카운터의 출력이 한 단의 플립플롭 지연 시간을 갖는 동기 카운터 - Google Patents

Abstract

본 발명은 동기 카운터에 관한 것으로 특히, 특정 주기의 동기신호를 동기신호 입력단에 동시에 입력받는 일렬로 나열되어 있으며, 첫 번째 트리거 에지 플립플롭만은 자신의 반전출력을 데이터 입력으로 하는 N개의 1차 트리거 에지 플립플롭층과, 상기 1차 트리거 에지 플립플롭층의 첫 번째 트리거 에지 플립플롭의 비반전 출력을 동기신호 입력단에 동시에 입력받는 일렬로 나열되어 있으며, 첫 번째 트리거 에지 플립플롭만은 자신의 반전출력을 데이터 입력으로 하며 모든 플립플롭의 비반전 출력단은 자신의 배열위치보다 후단의 배열위치를 갖는 1차 트리거 에지 플립플롭층의 트리거 에지 플립플롭의 데이터 입력단에 연결되어 있는 N-1개의 2차 트리거 에지 플립플롭층, 및 상기 1차 및 2차 트리거 에지 플립플롭층간의 상관관계에 따라 상기 2차 트리거 에지 플립플롭층위로 m개의 트리거 에지 플립플롭층이 존재하는 것을 특징으로 하는 모든 카운터의 출력이 한 단의 플립플롭 지연 시간을 갖는 동기 카운터를 제공하여 많은 카운팅 비트의 구성과 동일한 타이밍에 카운터의 출력을 내보내면서도 빠른 지연 시간을 갖는 카운터를 구성하여 고속의 카운팅이 필요한 시스템에 사용 가능하다.

Description

모든 카운터의 출력이 한 단의 플립플롭 지연 시간을 갖는 동기 카운터{The Synchronous Preset Counter to have one flip-flop delay time for all outputs}

본 발명은 동기 카운터에 관한 것으로 특히, 많은 카운팅 비트의 구성과 동일한 타이밍에 카운터의 출력을 내보내면서도 빠른 지연 시간을 갖는 카운터를 구성하여 고속의 카운팅이 필요한 시스템에 사용 가능하도록 하기 위한 모든 카운터의 출력이 한 단의 플립플롭 지연 시간을 갖는 동기 카운터에 관한 것이다.

일반적으로, 디지털 전기 회로를 구현하는 데 있어 제어대상의 상태를 인식하거나 각조 데이터를 처리하는데 가장 많이 그리고 중요하게 사용되는 소자가 카운터인데, 통상적으로 카운터는 보통 기준 클럭을 입력으로 받아 증가(UP) 또는 감소(DOWN)하는 방향으로 카운팅 출력을 내보내는 회로이다.

가장 일반적인 카운터로는 리플 카운터(Ripple Counter)로써 토글(Toggle) 플립플롭을 이용하여 구성하고 전단의 카운터 출력이 다음 단의 입력으로 되는 구조이다.

그러나 이러한 구조는 각 플립플롭단이 늘어날수록 첫 번째 입력 클럭으로부터 마지막 카운터의 플립플롭 출력이 나올 때까지의 지연 시간으로 인해 고속의 카운터를 구성하는데 어려움이 있다. 또한 각종 시스템의 클럭이 고속화됨에 따라 카운터를 사용하여야 하는 고속 시스템에서는 더더욱 고속의 카운터가 필요하게 된다.

이러한 문제를 해결하기 위해서는 첫 번째 입력 클럭으로부터 모든 카운터의 플립 플롭 출력이 짧은 지연 시간을 가지면서 동일한 동기시점에 작동하는 동기 카운터(Synchronous Counter)를 구성해야 한다.

상술한 동기 카운터를 구현하는 대표적인 방식으로는 JK 플립플롭을 이용하여 기준 클럭에 대해 모든 카운터의 출력이 짧은 시간 안에 출력되도록 하는 방식이 있는데, 그러나 JK 플립플롭을 이용한 카운터를 실제 구현할 때 모든 카운터의 출력은 동일하지만 구성하는 소자수가 많아 레지스터 한 단의 지연시간이 크기 때문에 빠른 속도를 요구하는 근래 소비자의 추세에 부응하지 못한다는 문제점이 발생되었다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 많은 카운팅 비트의 구성과 동일한 타이밍에 카운터의 출력을 내보내면서도 빠른 지연 시간을 갖는 카운터를 구성하여 고속의 카운팅이 필요한 시스템에 사용 가능하도록 하는 모든 카운터의 출력이 한 단의 플립플롭 지연 시간을 갖는 동기 카운터를 제공하는 데 있다.

도 1은 본 발명에 따른 동기 리세트 카운터의 구성 예시도

도 2는 도 1의 주요 부분에서의 타이밍 예시도

도 3은 도 1의 시뮬레이션 파형 예시도

상기 못적을 달성하기 위한 본 발명의 특징은, 특정 주기의 동기신호를 동기신호 입력단에 동시에 입력받는 일렬로 나열되어 있으며, 첫 번째 트리거 에지 플립플롭만은 자신의 반전출력을 데이터 입력으로 하는 N개의 1차 트리거 에지 플립플롭층과, 상기 1차 트리거 에지 플립플롭층의 첫 번째 트리거 에지 플립플롭의 비반전 출력을 동기신호 입력단에 동시에 입력받는 일렬로 나열되어 있으며, 첫 번째 트리거 에지 플립플롭만은 자신의 반전출력을 데이터 입력으로 하며 모든 플립플롭의 비반전 출력단은 자신의 배열위치보다 후단의 배열위치를 갖는 1차 트리거 에지 플립플롭층의 트리거 에지 플립플롭의 데이터 입력단에 연결되어 있는 N-1개의 2차 트리거 에지 플립플롭층, 및 상기 1차 및 2차 트리거 에지 플립플롭층간의 상관관계에 따라 상기 2차 트리거 에지 플립플롭층위로 m개의 트리거 에지 플립플롭층이 존재하는 데 있다.

본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 후술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.

본 발명은 빠른 동기식 카운터를 구현하기 위해 에지 반응 플립플롭(Edge Sensitive Flip-Flop)을 사용하여 고속 카운터를 구성한 것으로, 첨부한 도 1은 본 발명에 따른 동기 프리세트 카운터의 구성 예시도로서, UP 카운터의 예시도이며, 첨부한 도 1에 따른 각 플립플롭의 출력이 도 2에 나타나 있다.

첨부한 도 1에 도시되어 있는 발명된 고속 동기 카운터의 기본 아이디어는 각 카운터의 출력을 CLK의 한 주기 전에 미리 세팅해 줌으로써 CLK의 트리거 에지에서 모든 플립플롭의 출력이 바로 나오도록 한 것이다.

첨부한 도1과 도 2를 참조하여 본 발명에 따른 동기 프리세트 카운터의 구성과 동작은 다음과 같다.

먼저 프리세트 카운터는 카운터의 최종 출력 Q1 Q2 Q3 ....QN을 내보내는 에지 감지형 플립플롭 어레이와

Q1 Q2 Q3 .... QN의 출력 값들을 기준 클럭의 한 주기 전에 세팅하여 주는 Q1x Q2x Q3x .... QNx의 출력을 갖는 플립플롭 어레이로 이루어져 있다.

플립 플롭은 클럭의 에지에서 샘플된 데이터를 출력하기 까지는 지연 시간이 필요하게 되는데 이때의 플립 플롭 한 단의 지연 시간을 t라고 할 때 Q1 Q2 Q3 .... QN의 출력은 지연 시간 t 직후에 모두 카운트 출력을 내보낸다.

이것이 가능한 것은 Q1x Q2x Q3x .... QNx 의 출력이 기준 클럭 (CLOCK)의 한 클럭 전에 다음의 Q1 Q2 Q3 .... QN 카운트 값들을 미리 세팅하여 주기 때문이다. Q1x Q2x Q3x .... QNx 의 출력은 Q1 출력에 의해 모두 동기하게 값들을 내보내며 기준 클럭으로부터 모두 2t의 지연 시간을 갖는다.

Q1x Q2x Q3x .... QNx 의 출력값들을 모두 2t 의 지연 시간을 갖게 하기 위해서는 다시 미리 Q1출력의 한 주기 전에 세팅하여야 한다. Q1y Q2y Q3y .... QNy의 값들이 그러한 역할을 하는데 이를 위해 Q1y Q2y Q3y .... QNy 의 출력을 갖는 플립 플롭 어레이는 리플 카운터(Ripple Counter)형식으로 이루어져 있다.

위에서 설명한 동기 프리세트 카운터의 구성은 최종 Q1 Q2 Q3 .... QN 의 카운트 출력값이 기준 클럭으로부터 t의 지연 시간을 갖게 하기 위해서 프리세트ting을 하여 주는 플립플롭 어레이들이 위치하고 있다.

첨부한 도 1의 구성에서는 전체적으로 프리세팅을 위한 두 단의 어레이(Qnx, Qny)와 최종 카운터 어레이(Qn) 한 단으로 이루어져 있다. 전체적으로 두 단의 어레이로 동기 프리세트 카운터를 구성하기 위해서는 Qny가 없어지고 Qnx 어레이를 리플로 연결함으로써, 프리세트를 위한 최소인 두 단의 어레이를 만들 수 있다.

그러나, 프리세트를 위한 플립 플롭 어레이가 리플로 연결이 되어 있기 때문에 전체를 두 단으로 할 경우 Q1x Q2x Q3x .... QNx 의 출력들이 플립 플롭 한 단을 거치면서 지연 시간이 배가되므로 Q1 Q2 Q3 .... QN의 카운터 출력을 모두 t로 일정하게 할 수 있으나 고속의 기준 클럭이 들어올 경우 프리세트 플립 플롭의 최종 지연 시간 Nt가 기준 클럭의 주기를 넘어서게 되면 Q1 Q2 Q3 .... QN로 세팅되는 값들이 변하게 되어 최종적으로 올바른 카운트 값을 출력할 수 없게 된다.

그러므로, Q1x Q2x Q3x .... QNx의 리플연결로 인한 지연 시간을 없애기 위해서는 프리세팅을 위해 한 단을 더 쌓아서 해결할 수 있다.

상술한 바와 같은 구성을 통하여 첨부한 도 1의 경우 최종적으로 리플로 연결된 플립플롭 어레이에서 리플 연결로 인한 지연 시간이 생기지만 마진(Margin)이 생겨 고속 카운팅이 가능하게 된다.

즉, 종래의 리플 카운터의 경우는 카운트 비트가 늘어날수록 최종 비트가 나오기까지의 지연 시간이 길어 입력 클럭 주기를 늘려야 하지만 동기 프리세트 카운터 구성은 비트 수가 증가한다 하더라도 플립플롭의 지연 시간에서 자유로울 수 있어 카운팅 클럭을 플립플롭 한 단의 지연 시간이 빠르면 빠를수록 고속화 할 수 있어 카운팅 속도는 이제 트랜지스터 제조 공정에만 의존적이라 할 수 있다.

첨부한 도 2는 첨부한 도 1에 도시되어 있는 발명된 동기 프리세트 카운터의 알고리즘을 이용한 도 1의 주요 부분에서의 타이밍 예시도이다.

기준 클럭 CLOCK에 의해 Q1이 에지감지 플립플롭 한 단의 지연 시간 후에 카운팅 펄스를 출력하며 Q2 역시 한 단의 지연 시간 후에 카운팅 펄스를 발생한다. Q2의 프리세트신호는 Q1x로부터 입력되며 Q2의 트리거는 클럭의 하강 에지에서 이루어진다. Q1x의 출력은 클럭보다 두 단의 플립플롭 지연 시간을 갖게 되므로 안정된 프리세트신호를 Q2에 제공한다.

그러므로 도 2의 타이밍도와 도 3의 시뮬레이션 결과에서 알 수 있듯이 Qn의 다음 클럭 사이클에서의 카운팅 값은 Qnx에 의해 동기하게 프리세트되며 Qnx는 다시 Qny에 의해 동기하게 프리세트되어 플립 플롭 한 단의 지연 시간 후에 많은 비트의 카운트를 고속으로 할 수 있다. 시뮬레이션 결과 0.24um 공정에서 1GHz까지카운터가 정상 동작한다.

이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.

이상 설명한 바와 같이 본 발명에 따르면, 발명된 카운터는 많은 출력 비트를 가지면서도 고속으로 운용할 수 있어 수 백 MHz이상에서 원활한 카운터 동작을 할 수가 있어 회로 디자이너에게 현재보다 훨씬 고속의 클럭에서도 카운터를 사용할 수 있게 하여 준다. 예를 들면 CPU등의 각종 콘트롤 프로세서에서 사용되는 카운터나 DRAM등에서 빠른 컬럼 억세스를 위한 고속의 어드레스 카운팅 등의 응용 분야에서 사용될 수 있다.

Claims (1)

1. 특정 주기의 동기신호를 동기신호 입력단에 동시에 입력받는 일렬로 나열되어 있으며, 첫 번째 트리거 에지 플립플롭만은 자신의 반전출력을 데이터 입력으로 하는 N개의 1차 트리거 에지 플립플롭층과;

   상기 1차 트리거 에지 플립플롭층의 첫 번째 트리거 에지 플립플롭의 비반전 출력을 동기신호 입력단에 동시에 입력받는 일렬로 나열되어 있으며, 첫 번째 트리거 에지 플립플롭만은 자신의 반전출력을 데이터 입력으로 하며 모든 플립플롭의 비반전 출력단은 자신의 배열위치보다 후단의 배열위치를 갖는 1차 트리거 에지 플립플롭층의 트리거 에지 플립플롭의 데이터 입력단에 연결되어 있는 N-1개의 2차 트리거 에지 플립플롭층; 및

   상기 1차 및 2차 트리거 에지 플립플롭층간의 상관관계에 따라 상기 2차 트리거 에지 플립플롭층위로 m개의 트리거 에지 플립플롭층이 존재하는 것을 특징으로 하는 모든 카운터의 출력이 한 단의 플립플롭 지연 시간을 갖는 동기 카운터.