JPH0388422A - 同期式カウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、り［１ツク信号に同期して動作する同期式カ
ウンタに関するものである。

（従来の技術） 従来、このような分野の技術としては、斉藤忠夫著「デ
ィジタル回路１６版（昭６２−１Ｏ−３０）コロナ社、
Ｐ、１０２−１０３に記載されるものかあった。以下、
その構成を図を用いて説明する。

第２図は、従来の４ビット同期式カウンタの一構成例を
示す回路図である。

この４ビット同期式カウンタは、４個のＪＫ型フリップ
フロップ（以下、ＪＫ−ＦＦという）１０〜１−３を有
し、その最下位ヒツト（以下、ＬＳＢという〉のＪＫ−
ＦＦ１−０の２入力端子Ｊ、Ｋに、論理ＩＩ　１　Ｉ＋
か接続されている。ＪＫ−ＦＦ−１−０の出力端子Ｑは
、ＬＳＢの出力端子ＱＯ，ＪＫ−ＦＦ１−１（７）２入
力端子Ｊ、Ｋ、及びキャリー（桁−Ｅげ）用のアンドゲ
ート（以下、ＡＮＤゲートという〉２，３にそれぞれ接
続されている。Ｊ、に−ＦＦ１．−１の出力端子Ｑは、
出力端子Ｑ１及びＡＮＤグー１〜２，３に接続され、そ
のＡＮＤゲート２がＪＫ＝ＦＦ１−２の２入力端子Ｊ、
Ｋに接続されている。ＪＫ−ＦＦ１−２の出力端子Ｑは
、出力端子Ｑ２及びＡＮＤゲート３に接続され、そのＡ
ＮＤゲート３かＪＫ−ＦＦ１−３の２入力端子Ｊ、Ｋに
接続され、ざらにくのＪＫ−ＦＦＩ−３の出力端子Ｑが
最上位ビット（以下、ＭＳＢという）の出力端子Ｑ３に
接続されている。各ＪＫ−ＦＦＩ−０〜１−３のり臼ツ
ク入力端子には、反転クロック信号π丁Ｋが共通接続さ
れている。　ＪＫ−ＦＦ１−０〜１−３は、２入力端子
Ｊ、Ｋを共に′Ｏ″とすれば、現在の状態が保持され、
共に“１″にすると出力が反転する。反転クロック信号
ＣＬＫの負のエツジトリ力（室上がり）により、ＪＫ−
ＦＦ１−０は、その反転クロック信号百丁Ｒを１／２分
周した信号を、出ツノ端子ＱＯ，ＪＫ−ＦＦ１−１の入
力端子ＪＫ、及びＡＮＤグーｌへ２，３へ出力する。Ｊ
ＫＦＦｌ−１は、出力端子ＱＯが“１パのとき、反転ク
ロック信号ＣＬＫの負のエツジトリ力に同期して出力状
態が反転し、それを出力端子Ｑ１及びＡＮＤゲート２，
３へ出力する。ＪＫ−ＦＦ１２．１−３は、それぞれ出
力端（子Ｑ１．Ｑ２が′“１′′のとき、反転クロック
信号ＣＬＫの負のエツジトリガに同期して出力状態か反
転し、それを出力端子Ｑ２．Ｑ３からそれぞれ出力する
。このようにして、４ビツトのバイナリ・カウンタ動作
か実行される。

第２図と同様の接続法により、ｎ個のＪＫ−ＦＦを用い
てｎヒ・ットの同期式カウンタを構成てきる。

（発明が解決しようとづ−る課題） しかしながら、上記構成の同期式カウンタては、次のよ
うな課題があった。

（ａ）　　ＪＫ−ＦＦ１−０〜１−３の数を増やしてビ
ット数を大きくすると、ＬＳＢのＪＫ−ＦＦ１−０の出
力端子Ｑに接続されるＪＫ−ＦＦ１−１〜１−３の数が
多くなり、そのＪＫ−ＦＦＩ−Ｏのファンアウト数（１
つのゲートの出力端子に接続しうる最大の並列負荷の数
）が増大する。そのため、同期式カウンタの動作速度が
遅くなるという問題があった。

（ｂ）　　ピッ１〜数か多くなると、ＭＳＢのＪＫ−Ｆ
Ｆ１−３の入力端子Ｊ、Ｋに接続されるＡＮＤゲート３
のファイン数（論理ゲートにおいて、１つのゲートに接
続しうる最大の入力の数）が増え、同期式カウンタの動
作速度を遅くするという問題もあった。

本発明は前記従来技術が持っていた課題として、ビット
数の増大によって動作速度が低下するという点について
解決した同期式カウンタを提供するものである。

（課題を解決するための手段〉 本発明は、前記課題を解決するために、クロック信号に
同期して動作する同期式カウンタにおいて、前記クロッ
ク信ｇに同期して動作する複数ビットの第１の同期式カ
ウンタ回路と、前記第１の同期式カウンタ回路の全出力
と前記クロック信号との論理をとってキャリー信号を生
成するグー１〜回路と、前記キャリー信号に同期して動
作する複数ビットの第２の同期式カウンタ回路と、前記
クロック信号に同期して、前記第１および第２の同期式
カウンタ回路の各出力をそれぞれ入力して所定のタイミ
ングでカウンタ出力信号を出力する複数個のノリツブフ
ロップとを、備えたものである。

前記ゲート回路は、ＡＮＤＮＯゲートたはノアゲート（
以下、ＮＯＲゲートという〉等で構成され、また前記フ
ロップフリップは遅延型フロップフリップ（以下、Ｄ−
「Ｆという）等で構成される。

（作　用） 本発明によれば、以上のように同期式カウンタを構成し
たので、第１の同期式カウンタ回路は、クロック信号を
入力して下位側のカウント動作を行い、第２の同期式カ
ウンタ回路は、ゲート回路を介してその第１の同期式カ
ウンタ回路の出力を入力して上位側のカウント動作を行
い、ビット数を２分割する働きがある。、そして、第１
及び第２の同期式カウンタ回路の出力は、複数個のフリ
ップフロップでタイミング調整され、クロック信号に同
期したカウンタ出力信号が出力される。これにより、第
１および第２の同開式カウンタ回路におけるＬＳＢ側の
ファンアウト数と、ＭＳＢ側のファンイン数との低減化
か図れる。従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の実施例を示すｍ＋ｎビット同期式カ
ウンタの）ｊ４或図である。

このｍ＋ｎピッ１〜同期式カウンタは、ｒｎｎピット同
期式カラン回路（第１の同期式カウンタ回路〉１０、ｎ
ヒツト同期式カウンタ回路（第２の同期式カウンタ回路
＞ＩＬｍ＋ｌ入力のＡＮＤゲート１２、及びｍ十ｎ（固
のＤ−ＦＦ１３−０〜１３−（ｎ＋ｍ−１＞により構成
されている。

ｍビット同期式カウンタ回路１０は、従来の第２図と同
様に、クロック信号ＣＬＫに同期して動作するｍ個のＪ
Ｋ−ＦＦを用いて構成され、そのｍ個の出力端子ＱＯ〜
Ｑ（ｍ−１）には、ＡＮＤゲート１２の入力端子、及び
り、−ＦＦ１３−０〜１３−　（ｍ−１＞のデータ入力
端子りがそれぞれ接続されている。Ｄ−Ｆ　Ｆ　１３−
０〜１３−　（ｍ−１〉の各クロック入力端子には、ク
ロック信号ＣＬＫが接続され、その各出力端子Ｑに、カ
ウンタ出力端子００−００−０（＞か接続されている。

クロック信＠　ＣＬ　ＫはＡＮＤゲート１２の入力端子
に接続され、そのＡＮＤゲート１２から出力されたキャ
リー信号Ｃが、ｎビット同期式カウンタ１１のクロック
入力端子に接続されている。ｎビット同期式カウンタ１
１は、従来の第２図と同様に、クロック信号ＣＬＫに同
期して動作するｎ個のＪＫ−ＦＦを用いて構成され、そ
のｎ個の出力端子Ｑｍ　〜Ｑ　（ｎ十ｍ−１）には、Ｄ
−ＦＦ１３−ｍ〜１３−　（ｎ＋ｍ、−１）のデータ入
力端子りがそれぞれ接続されている。Ｄ−ＦＦ１３−ｍ
〜１３−　（ｍ＋ｎ−１＞の各クロック入力端子には、
クロック信＠ＣＬ　Ｋが接続され、その各出力端子Ｑに
、カウンタ出力端子０ｍ−０（ｎ＋ｍ−１〉か接続され
ている。

次に、動作を説明する。

クロック信号ＣＬ　Ｋの正のエツジトリ力（立上がり）
により、ｍビット同期式カウンタ回路１０がカウントア
ツプしていき、そのカウント（直が出力端子ＱＯ〜Ｑ　
（ｍ−１＞から出力されてＡＮＤゲートに及びＤ−ＦＦ
１３−０〜１３−　（ｍ−１＞へ与えられる。Ｄ−ＦＦ
１３−０〜１３−　（ｍｌ〉の内、例えばＬＳＢのＤ−
ＦＦ１３−０は、クロック信号ＣＬＫの負のエツジ１〜
リカ（立上がり〉により動作してデータ入力端子り上の
信号を取込み、次のクロック信号ＣＬＫの負のエツジ１
〜リガにより、１クロック分遅れた信号を出力端子Ｑか
ら出力する。このようにして、ｍビット同期式カウンタ
回路１０の出力端子ＱＯ−Ｑ（ｍ−１＞から出力される
信号は、Ｄ−ＦＦ１３−０〜１３−（ｍ−１＞でリフロ
ックをかけられて１クロック分遅れ、カウンタ出力端子
ＯＯ〜Ｏ（ｍ−１＞から出力される。

ｍビット同期式カウンタ回路１０の出力端子ＱＯ〜Ｑ（
ｍ−１＞がオール“′１′′になると、つまりｍビット
目への桁上げが生じると、クロック信号ＣＬＫの正のエ
ツジ１〜リカによってＡＮＤゲート１２から１１１１＋
のキャリー信号Ｃが出力され、それがｎビット同期式カ
ウンタ回路１１のクロック入力端子に入力される。ｎビ
ット同期式カウンタ回路１１は、キャリー信号Ｃにおけ
る正のエツジトリガにより、ｍビット目への桁上げの回
数をカウントしていき、そのカウント値を出力端子Ｑｍ
−Ｑ　（ｎ＋ｍ−１＞から出力してＤ−ＦＦ１３ｍ〜１
３−　（ｎ十ｍ−１＞へ与える。ｎビット同期式カウン
タ回路１１の出力信号は、クロック信号ＣＬＫに同期し
ていない。そこて、Ｄ−ＦＦ１３−ｍ〜１３−　（ｎ十
ｍ−１＞は、クロック信号ＣＬＫの負のエツジトリガに
より動作し、出力端子Ｑｍ−Ｑ　（ｎ十ｍ−’１　）の
信号に対してリフロックをか【プ、クロック信号ＣＬＫ
に同期した信号をカウンタ出力端子Ｑｍ〜Ｏ（ｒｌ＋ｍ
−１）から出力する。

ここで、Ｄ−ＦＦ１３−ｍ　〜１３−　（ｎ＋ｍ１〉の
出力信号は、ｍヒツト同期式カウンタ回路１０の出力信
号より、１クロック分遅れる。そのため、ｍビット同期
式カウンタ回路１０の出力信号を、Ｄ−ＦＦ１３−０〜
１３−　（ｍ−１＞で！Ｊクリックをかりて１クロック
分遅らせることにより、タイミングを一致させている。

本実施例では、次のような利点を右している。。

ｍビット同期式カウンタ１０内においてＩｓＢを出力す
るＪ　Ｋ　−Ｆ　Ｆのファンアウト数は、ｍ−１となり
、さらにｎビット同期式カウンタ１１内においてＭＳＢ
を出力するＪＫ−ＦＦの入力端子に接続されるＡＮＤゲ
ートのファンイン数は、ｎ−１となる。従って、従来よ
りも前記ファンアウト数及びファイン数が少なくなり、
同期式カウンタの動作速度を速くてきる。

なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。

（ｉ）　同期式カウンタ回路１０．１１は、ＪＫ−ＦＦ
を用いて構成したが、Ｄ−ＦＦ等の他のノリツブフロッ
プで構成しても、上記実施例と同様１ の作用・効果か得られる。

（ｉｉ）　　前記（ｉ）において、同期式カウンタ回路
１０．１１から逆相の信号を出力する回路構成にした場
合、ＡＮＤグー１〜１２に代えてＮＯＲゲートを設けれ
ば、上記実施例と同様の作用・効果が得られる。

（ｉｉｉ＞　　Ｄ−ＦＦ１３−０〜１３−（ｎ＋ｍ−１
）は、タイミング調整用の他のフリップフロップに置き
代えることも可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、同期式カ
ウンタのビット数を、第１と第２の同期式カウンタ回路
で２分割し、その各同期式カウンタ回路の出力を、複数
個のノリツブフロップでタイミング調整して出力するよ
うにしたので、ビット数を大きくしても、クロック信号
に同期した適確なカウンタ出力が得られる。しかも、第
１と第２の同期式カウンタ回路でビット数を２分割した
ので、第１の同期式カウンタ回路におＩノるＬＳＢの出
力端子側のファンアウト数を低減でさると共２ に、第２の同期式カウンタ回路におけるＭＳＢの入力端
子側のファンイン数を低減でき、それによって動作速度
の向上が図れる。

【図面の簡単な説明】

第１図は、本発明の実施例を示すｒｎ　−１−ｒ）ピン
１〜同期式カウンタの構成ブロック図、第２図は従来に
おける４ヒツト同期式カウンタの回路図である。 １０・・・・・・ｍビット同期式カウンタ回路、１１・
・・・・・ｎビット同期式カウンタ回路、１２・・・・
・・ＡＮＤグー１〜．１３−０〜１３−　（ｎ十ｍ−１
＞−・−・Ｄ−ＦＦ。

Claims (1)

1. 【特許請求の範囲】 １、クロック信号に同期して動作する複数ビットの第１
   の同期式カウンタ回路と、 前記第１の同期式カウンタ回路の全出力と前記クロック
   信号との論理をとってキャリー信号を生成するゲート回
   路と、 前記キャリー信号に同期して動作する複数ビットの第２
   の同期式カウンタ回路と、 前記クロック信号に同期して前記第１および第２の同期
   式カウンタ回路の各出力をそれぞれ入力して所定のタイ
   ミングでカウンタ出力信号を出力する複数個のフリップ
   フロップとを、 備えたことを特徴とする同期式カウンタ。 ２、請求項１記載の同期式カウンタにおいて、前記ゲー
   ト回路をアンドゲートまたは、ノアゲートで構成すると
   共に、前記各フリップフロップを遅延型フリップフロッ
   プで構成した同期式カウンタ。