JPS6347014B2 - - Google Patents
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- JPS6347014B2 JPS6347014B2 JP56002747A JP274781A JPS6347014B2 JP S6347014 B2 JPS6347014 B2 JP S6347014B2 JP 56002747 A JP56002747 A JP 56002747A JP 274781 A JP274781 A JP 274781A JP S6347014 B2 JPS6347014 B2 JP S6347014B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- transfer gate
- output
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/38—Digital stores in which the information is moved stepwise, e.g. shift registers two-dimensional, e.g. horizontal and vertical shift registers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明はMOS LSI化に適したパラレル−シリ
アル変換回路に関する。
アル変換回路に関する。
従来、この種のパラレル−シリアル変換回路
は、第１図に示すようにパラレル信号P1〜Pn、
前段からの出力信号Ｑ、パラレル信号P1〜Pnと
出力信号Ｑのうちのいずれか一方を選択するため
に用いるモード切換信号Ｓ／Ｌ，を入力す
る選択回路１と、クロツク信号φ１，φ２を入力
して前記選択回路１の出力を前記クロツク信号φ
１，φ２の１周期だけ遅延させ、次段の選択回路
１に出力するシフトレジスタ２とからなる選択遅
延回路１０を複数個直列接続して構成されてい
た。
は、第１図に示すようにパラレル信号P1〜Pn、
前段からの出力信号Ｑ、パラレル信号P1〜Pnと
出力信号Ｑのうちのいずれか一方を選択するため
に用いるモード切換信号Ｓ／Ｌ，を入力す
る選択回路１と、クロツク信号φ１，φ２を入力
して前記選択回路１の出力を前記クロツク信号φ
１，φ２の１周期だけ遅延させ、次段の選択回路
１に出力するシフトレジスタ２とからなる選択遅
延回路１０を複数個直列接続して構成されてい
た。
かかる従来のパラレル−シリアル変換回路でパ
ラレル信号P1〜Pnをシリアル信号に変換する場
合は、第２図ｃに示すようにモード切換信号Ｓ／
Ｌを“１”（ロードモード）に切換えてパラレル
信号P1〜Pnをそれぞれ選択回路１に読み込み、
続いてモード切換信号Ｓ／Ｌを“０”（シフトモ
ード）に切換えて選択回路１０に読み込まれたパ
ラレル信号P1〜Pnを各シフトレジスタ２に加え
られるクロツク信号φ１，φ２（第２図ａ，ｂ参
照）に従つて次々と次段の選択遅延回路１０にシ
フトし、これによつて最終段の選択遅延回路１０
の出力端子QS1からパラレル信号P1〜PnからP1に
向つて続くシリアル信号を得ている。ここで、ク
ロツク信号φ１，φ２の１周期をτとすると、モ
ード切換信号Ｓ／Ｌのパルス幅はτであり、その
周期はnτである。
ラレル信号P1〜Pnをシリアル信号に変換する場
合は、第２図ｃに示すようにモード切換信号Ｓ／
Ｌを“１”（ロードモード）に切換えてパラレル
信号P1〜Pnをそれぞれ選択回路１に読み込み、
続いてモード切換信号Ｓ／Ｌを“０”（シフトモ
ード）に切換えて選択回路１０に読み込まれたパ
ラレル信号P1〜Pnを各シフトレジスタ２に加え
られるクロツク信号φ１，φ２（第２図ａ，ｂ参
照）に従つて次々と次段の選択遅延回路１０にシ
フトし、これによつて最終段の選択遅延回路１０
の出力端子QS1からパラレル信号P1〜PnからP1に
向つて続くシリアル信号を得ている。ここで、ク
ロツク信号φ１，φ２の１周期をτとすると、モ
ード切換信号Ｓ／Ｌのパルス幅はτであり、その
周期はnτである。
しかし、上記従来のパラレル−シリアル変換回
路は選択回路１部分が多くの素子（２個のアンド
回路、ノア回路、インバータ）で構成されている
ため、これをLSI化する場合にはチツプサイズの
増大、消費電力の増大を招く欠点があつた。ま
た、この欠点はパラレル信号のビツト数ｎが大き
くなればなるほど顕著に現われていた。
路は選択回路１部分が多くの素子（２個のアンド
回路、ノア回路、インバータ）で構成されている
ため、これをLSI化する場合にはチツプサイズの
増大、消費電力の増大を招く欠点があつた。ま
た、この欠点はパラレル信号のビツト数ｎが大き
くなればなるほど顕著に現われていた。
本発明は上記実情に鑑みてなされたもので、チ
ツプサイズの小型化および消費電力の節減を図る
ことができ、LSI化に適したパラレル−シリアル
変換回路を提供することを目的とする。
ツプサイズの小型化および消費電力の節減を図る
ことができ、LSI化に適したパラレル−シリアル
変換回路を提供することを目的とする。
この発明によれば、第１および第２の２つのト
ランスフアゲートの出力を共通接続して第１のイ
ンバータの入力とし、その出力を第３のトランス
フアゲートを介して第２のインバータに加えてな
る回路を第２のインバータの出力が次段の第２の
トランスフアゲートの入力となるように複数段直
列接続し、各回路の第３のトランスフアゲートの
ゲート端子にクロツク信号を加え、各回路の第１
のトランスフアゲートのゲート端子に前記クロツ
ク信号と逆相のクロツク信号をロードモードのと
きのみ加え、各回路の第２のトランスフアゲート
のゲート端子に前記逆相のクロツク信号をシフト
モードのときのみ加えることにより各回路の第１
のトランスフアゲートに加えられるパラレル信号
に対応するシリアル信号を最終段の第２のインバ
ータから取り出している。
ランスフアゲートの出力を共通接続して第１のイ
ンバータの入力とし、その出力を第３のトランス
フアゲートを介して第２のインバータに加えてな
る回路を第２のインバータの出力が次段の第２の
トランスフアゲートの入力となるように複数段直
列接続し、各回路の第３のトランスフアゲートの
ゲート端子にクロツク信号を加え、各回路の第１
のトランスフアゲートのゲート端子に前記クロツ
ク信号と逆相のクロツク信号をロードモードのと
きのみ加え、各回路の第２のトランスフアゲート
のゲート端子に前記逆相のクロツク信号をシフト
モードのときのみ加えることにより各回路の第１
のトランスフアゲートに加えられるパラレル信号
に対応するシリアル信号を最終段の第２のインバ
ータから取り出している。
以下、本発明を添付図面を参照して詳細に説明
する。
する。
第３図は本発明に係るパラレル−シリアル変換
回路の一実施例を示す回路図である。この回路は
３つのトランスフアゲート２１，２２，２３と２
つのインバータ２４，２５からなる選択遅延回路
２０を複数個（ｎ個）含むもので、第４図ａ，
ｂ，ｃに示すクロツク信号φ１，φ２Ｓ，φ２Ｌ
に基づきパラレル信号P1〜Pnをシリアル信号に
変換する。
回路の一実施例を示す回路図である。この回路は
３つのトランスフアゲート２１，２２，２３と２
つのインバータ２４，２５からなる選択遅延回路
２０を複数個（ｎ個）含むもので、第４図ａ，
ｂ，ｃに示すクロツク信号φ１，φ２Ｓ，φ２Ｌ
に基づきパラレル信号P1〜Pnをシリアル信号に
変換する。
選択遅延回路２０は、トランスフアゲート２
１，２２の出力を共通接続してインバータ２４に
加え、インバータ２４の出力をトランスフアゲー
ト２３に加え、トランスフアゲート２３の出力を
インバータ２５に加えるように構成されるととも
に、インバータ２５の出力が次段のトランスフア
ゲート２１の入力となるように各選択遅延回路２
０は直列接続され、各選択遅延回路２０のトラン
スフアゲート２１の入力にはパラレル信号P1〜
Pnがそれぞれ加えられるようになつている。
１，２２の出力を共通接続してインバータ２４に
加え、インバータ２４の出力をトランスフアゲー
ト２３に加え、トランスフアゲート２３の出力を
インバータ２５に加えるように構成されるととも
に、インバータ２５の出力が次段のトランスフア
ゲート２１の入力となるように各選択遅延回路２
０は直列接続され、各選択遅延回路２０のトラン
スフアゲート２１の入力にはパラレル信号P1〜
Pnがそれぞれ加えられるようになつている。
一方、トランスフアゲート２１，２２，２３は
クロツク信号φ１，φ２Ｓ，φ２Ｌによつて開閉
制御される。クロツク信号φ１（第１図ａ）は、
第２図に示したクロツク信号φ１と同一のもの
で、トランスフアゲート２３のゲート端子に加え
られる。クロツク信号φ２Ｓ，φ２Ｌ（第４図ｂ，
ｃ）は、第２図ｂ，ｃに示すクロツク信号φ１と
逆相のクロツク信号φ２とモード切換信号Ｓ／Ｌ
から形成されるもので、クロツク信号φ２Ｓは、
クロツク信号φ２のうちモード切換信号Ｓ／Ｌが
“０”（シフトモード）のときのみクロツクパルス
を出力する信号であり、クロツク信号φ２Ｌはク
ロツク信号φ２のうちモード切換信号Ｓ／Ｌが
“１”（ロードモード）のときのみクロツクパルス
を出力する信号である。
クロツク信号φ１，φ２Ｓ，φ２Ｌによつて開閉
制御される。クロツク信号φ１（第１図ａ）は、
第２図に示したクロツク信号φ１と同一のもの
で、トランスフアゲート２３のゲート端子に加え
られる。クロツク信号φ２Ｓ，φ２Ｌ（第４図ｂ，
ｃ）は、第２図ｂ，ｃに示すクロツク信号φ１と
逆相のクロツク信号φ２とモード切換信号Ｓ／Ｌ
から形成されるもので、クロツク信号φ２Ｓは、
クロツク信号φ２のうちモード切換信号Ｓ／Ｌが
“０”（シフトモード）のときのみクロツクパルス
を出力する信号であり、クロツク信号φ２Ｌはク
ロツク信号φ２のうちモード切換信号Ｓ／Ｌが
“１”（ロードモード）のときのみクロツクパルス
を出力する信号である。
ここで、上記クロツク信号φ２Ｓ，φ２Ｌを形
成するクロツク形成回路３０の一例を第５図に示
す。この回路３０はインバータ３１，３４，３５
とナンド回路３２，３３から構成されている。モ
ード切換信号Ｓ／Ｌはナンド回路３３に加えられ
るとともに、インバータ３１を介してナンド回路
３２に加えられる。また、クロツク信号φ２はナ
ンド回路３２，３３の他の入力にそれぞれ加えら
れる。ナンド回路３２の出力はインバータ３４を
介してクロツク信号φ２Ｓとして出力され、ナン
ド回路３３の出力はインバータ３５を介してクロ
ツク信号φ２Ｌとして出力される。これにより、
インバータ３４はモード切換信号Ｓ／Ｌが“０”
でクロツク信号φ２が“１”のとき信号“１”を
出力し、インバータ３５はモード切換信号Ｓ／Ｌ
が“１”でクロツク信号φ２が“１”のとき信号
“１”を出力する。このように形成されたクロツ
ク信号φ２Ｓは各選択遅延回路２０のトランスフ
アゲート２２のゲート端子に加えられ、またクロ
ツク信号φ２Ｌはトランスフアゲート２１のゲー
ト端子に加えられる。
成するクロツク形成回路３０の一例を第５図に示
す。この回路３０はインバータ３１，３４，３５
とナンド回路３２，３３から構成されている。モ
ード切換信号Ｓ／Ｌはナンド回路３３に加えられ
るとともに、インバータ３１を介してナンド回路
３２に加えられる。また、クロツク信号φ２はナ
ンド回路３２，３３の他の入力にそれぞれ加えら
れる。ナンド回路３２の出力はインバータ３４を
介してクロツク信号φ２Ｓとして出力され、ナン
ド回路３３の出力はインバータ３５を介してクロ
ツク信号φ２Ｌとして出力される。これにより、
インバータ３４はモード切換信号Ｓ／Ｌが“０”
でクロツク信号φ２が“１”のとき信号“１”を
出力し、インバータ３５はモード切換信号Ｓ／Ｌ
が“１”でクロツク信号φ２が“１”のとき信号
“１”を出力する。このように形成されたクロツ
ク信号φ２Ｓは各選択遅延回路２０のトランスフ
アゲート２２のゲート端子に加えられ、またクロ
ツク信号φ２Ｌはトランスフアゲート２１のゲー
ト端子に加えられる。
次に、上記パラレル−シリアル変換回路の動作
について説明する。
について説明する。
パラレル信号P1〜Pnはクロツク信号φ２Ｌが
立ち上がりトランスフアゲート２１がオンする
と、この時点からトランスフアゲート２２に加え
られるクロツク信号φ２Ｓが立ち上がるまで保持
され、信号eaとして出力される。この信号eaはイ
ンバータ２４で反転され、信号ebとしてトランス
フアゲート２３の入力に加えられる。信号ebはク
ロツク信号φ１が立ち上がりトランスフアゲート
２３がオンすると、信号ecとして出力される。こ
の信号ecはインバータ２５で反転され、次段の選
択遅延回路２０のトランスフアゲート２２の入力
信号edとして出力される。信号ecは次のクロツク
信号φ１の立ち上がりまで保持されるのでインバ
ータ２５の出力edもまたこの期間保持される。た
だし、最終段のインバータ２５の出力はパラレル
信号P1〜Pnのシリアル信号として出力される。
立ち上がりトランスフアゲート２１がオンする
と、この時点からトランスフアゲート２２に加え
られるクロツク信号φ２Ｓが立ち上がるまで保持
され、信号eaとして出力される。この信号eaはイ
ンバータ２４で反転され、信号ebとしてトランス
フアゲート２３の入力に加えられる。信号ebはク
ロツク信号φ１が立ち上がりトランスフアゲート
２３がオンすると、信号ecとして出力される。こ
の信号ecはインバータ２５で反転され、次段の選
択遅延回路２０のトランスフアゲート２２の入力
信号edとして出力される。信号ecは次のクロツク
信号φ１の立ち上がりまで保持されるのでインバ
ータ２５の出力edもまたこの期間保持される。た
だし、最終段のインバータ２５の出力はパラレル
信号P1〜Pnのシリアル信号として出力される。
ここで、パラレル信号P1を入力する選択遅延
回路２０に“０”の信号P1が加えられ、パラレ
ル信号P2を入力する選択遅延回路２０に“１”
の信号P2が加えられた場合について説明する。
この場合、信号P2（“１”）を入力するトランスフ
アゲート２１は、クロツク信号φ２Ｌの立ち上が
りに同期して信号ea（“１”）を少なくともトラン
スフアゲート２２がオンするまで、すなわちクロ
ツクφ１の周期τに対応する時間だけ出力する
（第４図ｄ）。この信号eaはインバータで反転され
て信号ebとなり（第４図ｅ）、トランスフアゲー
ト２３に加えられる。トランスフアゲート２３
は、クロツク信号φ１の立ち上がりに同期して信
号eb（“０”）を読み込み、これを信号ec（“０”）と
して次のクロツク信号φ１の立ち上がりまで出力
する（第４図ｆ）。この信号ec（“０”）はインバー
タ２５で反転され、信号ed（“１”）として次段の
トランスフアゲート２２に加えられる。続いて、
クロツク信号φ２Ｓが立ち上がりトランスフアゲ
ート２２がオンすると、信号ea（“１”）はトラン
スフアゲート２２に加わる入力信号eiに従がう。
ところで、パラレル信号P1を入力する選択遅延
回路２０は、信号P1（“０”）を入力しているた
め、パラレル信号P2（“１”）を入力する選択遅延
回路２０のインバータ２５が信号ed（“１”）を出
力するタイムスロツトにおいては、“０”の信号
eiを出力している。したがつて、信号ea（“１”）
はクロツク信号φ２Ｓの立ち上がりに同期して
“０”に立ち下がるとともに、信号eb（“０”）は
“１”に立ち上がる。次に、クロツク信号φ1が立
ち上がりトランスフアゲート２３がオンすると、
信号ecは“１”に立ち上がり、また信号edは
“０”に立ち下がる。
回路２０に“０”の信号P1が加えられ、パラレ
ル信号P2を入力する選択遅延回路２０に“１”
の信号P2が加えられた場合について説明する。
この場合、信号P2（“１”）を入力するトランスフ
アゲート２１は、クロツク信号φ２Ｌの立ち上が
りに同期して信号ea（“１”）を少なくともトラン
スフアゲート２２がオンするまで、すなわちクロ
ツクφ１の周期τに対応する時間だけ出力する
（第４図ｄ）。この信号eaはインバータで反転され
て信号ebとなり（第４図ｅ）、トランスフアゲー
ト２３に加えられる。トランスフアゲート２３
は、クロツク信号φ１の立ち上がりに同期して信
号eb（“０”）を読み込み、これを信号ec（“０”）と
して次のクロツク信号φ１の立ち上がりまで出力
する（第４図ｆ）。この信号ec（“０”）はインバー
タ２５で反転され、信号ed（“１”）として次段の
トランスフアゲート２２に加えられる。続いて、
クロツク信号φ２Ｓが立ち上がりトランスフアゲ
ート２２がオンすると、信号ea（“１”）はトラン
スフアゲート２２に加わる入力信号eiに従がう。
ところで、パラレル信号P1を入力する選択遅延
回路２０は、信号P1（“０”）を入力しているた
め、パラレル信号P2（“１”）を入力する選択遅延
回路２０のインバータ２５が信号ed（“１”）を出
力するタイムスロツトにおいては、“０”の信号
eiを出力している。したがつて、信号ea（“１”）
はクロツク信号φ２Ｓの立ち上がりに同期して
“０”に立ち下がるとともに、信号eb（“０”）は
“１”に立ち上がる。次に、クロツク信号φ1が立
ち上がりトランスフアゲート２３がオンすると、
信号ecは“１”に立ち上がり、また信号edは
“０”に立ち下がる。
すなわち、信号P2を入力する選択遅延回路２
０のインバータ２５は、クロツク信号φ２Ｌを入
力した後次に加わるクロツク信号φ１の１周期で
“１”の信号edを出力し、その次に加わるクロツ
ク信号φ１の１周期で“０”の信号edを出力す
る。ここで、インバータ２５から出力される信号
edの信号“１”はパラレル信号P2の情報であり、
また、信号“０”はパラレル信号P1の情報であ
る。なお、パラレル信号P1が“１”の場合は、
信号edは“０”に立ち下がらずに続けて信号
“１”を出力する。
０のインバータ２５は、クロツク信号φ２Ｌを入
力した後次に加わるクロツク信号φ１の１周期で
“１”の信号edを出力し、その次に加わるクロツ
ク信号φ１の１周期で“０”の信号edを出力す
る。ここで、インバータ２５から出力される信号
edの信号“１”はパラレル信号P2の情報であり、
また、信号“０”はパラレル信号P1の情報であ
る。なお、パラレル信号P1が“１”の場合は、
信号edは“０”に立ち下がらずに続けて信号
“１”を出力する。
以上のようにこのパラレル−シリアル変換回路
は、周期nτのクロツク信号φ２Ｌの立ち上がり
でパラレル信号P1〜Pnを読み込み、読み込んだ
パラレル信号P1〜Pnをクロツク信号φ２Ｓの立
ち上がりで次段に次々に伝える。したがつて、最
終段の出力Ｑには信号Pnから信号Ｐ１に向つて
続くシリアル信号が得られる。
は、周期nτのクロツク信号φ２Ｌの立ち上がり
でパラレル信号P1〜Pnを読み込み、読み込んだ
パラレル信号P1〜Pnをクロツク信号φ２Ｓの立
ち上がりで次段に次々に伝える。したがつて、最
終段の出力Ｑには信号Pnから信号Ｐ１に向つて
続くシリアル信号が得られる。
以上説明したように本発明によれば、各シフト
レジスタに１個のトランスフアゲートを付加する
のみで済むため、従来回路に比べて大幅に素子数
を減少させることが可能である。また、これによ
つてチツプサイズの縮少および消費電力の節減を
図ることができ、LSI化に適したパラレル−シリ
アル変換回路を提供することができる。
レジスタに１個のトランスフアゲートを付加する
のみで済むため、従来回路に比べて大幅に素子数
を減少させることが可能である。また、これによ
つてチツプサイズの縮少および消費電力の節減を
図ることができ、LSI化に適したパラレル−シリ
アル変換回路を提供することができる。
なお、クロツク信号φ２Ｓ，φ２Ｌを得るため
に若干の素子を必要とするが、本発明回路の素子
数に比べるとはるかに少なく、これがLSIのチツ
プサイズおよび消費電力に及ぼす影響は非常に少
ない。
に若干の素子を必要とするが、本発明回路の素子
数に比べるとはるかに少なく、これがLSIのチツ
プサイズおよび消費電力に及ぼす影響は非常に少
ない。
第１図は従来のパラレル−シリアル変換回路の
一例を示す回路図、第２図は第１図の各部に加わ
る信号のタイムチヤート、第３図は本発明による
パラレル−シリアル変換回路の一実施例を示す回
路図、第４図ａ〜ｃは第３図の各部に加わるクロ
ツク信号のタイムチヤート、第４図ｄ〜ｇは第３
図を説明するために用いた信号のタイムチヤー
ト、第５図は本発明に係わるクロツク形成回路の
一例を示す回路図である。 １……選択回路、２……シフトレジスタ、１
０，２０……選択遅延回路、２１，２２，２３…
…トランスフアゲート、２４，２５……インバー
タ、３０……クロツク形成回路、φ１，φ２Ｓ，
φ２Ｌ……クロツク信号、P1〜Pn……パラレル
信号。
一例を示す回路図、第２図は第１図の各部に加わ
る信号のタイムチヤート、第３図は本発明による
パラレル−シリアル変換回路の一実施例を示す回
路図、第４図ａ〜ｃは第３図の各部に加わるクロ
ツク信号のタイムチヤート、第４図ｄ〜ｇは第３
図を説明するために用いた信号のタイムチヤー
ト、第５図は本発明に係わるクロツク形成回路の
一例を示す回路図である。 １……選択回路、２……シフトレジスタ、１
０，２０……選択遅延回路、２１，２２，２３…
…トランスフアゲート、２４，２５……インバー
タ、３０……クロツク形成回路、φ１，φ２Ｓ，
φ２Ｌ……クロツク信号、P1〜Pn……パラレル
信号。
Claims (1)
- １ 第１および第２の２つのトランスフアゲート
の出力を共通接続して第１のインバータの入力と
し、その出力を第３のトランスフアゲートを介し
て第２のインバータに加えてなる回路を前記第２
のインバータの出力が次段の第２のトランスフア
ゲートの入力となるように複数段直列接続し、各
回路の第３のトランスフアゲートのゲート端子に
クロツク信号を加え、各回路の第１のトランスフ
アゲートのゲート端子に前記クロツク信号と逆相
のクロツク信号をロードモードのときのみ加え、
各回路の第２のトランスフアゲートのゲート端子
に前記逆相のクロツク信号をシフトモードのとき
のみ加えることにより各回路の第１のトランスフ
アゲートの入力に加えられるパラレル信号に対応
するシリアル信号を最終段の第２のインバータか
ら取り出すことを特徴とするパラレル−シリアル
変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56002747A JPS57116424A (en) | 1981-01-13 | 1981-01-13 | Parallel-to-serial converting circuit |
| US06/324,557 US4418418A (en) | 1981-01-13 | 1981-11-24 | Parallel-serial converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56002747A JPS57116424A (en) | 1981-01-13 | 1981-01-13 | Parallel-to-serial converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57116424A JPS57116424A (en) | 1982-07-20 |
| JPS6347014B2 true JPS6347014B2 (ja) | 1988-09-20 |
Family
ID=11537939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56002747A Granted JPS57116424A (en) | 1981-01-13 | 1981-01-13 | Parallel-to-serial converting circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4418418A (ja) |
| JP (1) | JPS57116424A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4651333A (en) * | 1984-10-29 | 1987-03-17 | Raytheon Company | Shift register memory cell having a transmission gate disposed between an inverter and a level shifter |
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