WO2004082142A1 - 論理回路 - Google Patents

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Hiroyuki Kobayashi
Masaki Okuda
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Fujitsu Limited
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    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses

Definitions

  • the present invention relates to a logic circuit mounted on a semiconductor device, and the logic level (H) period does not overlap even when an input signal whose logic level (H) period partially overlaps is received.
  • the present invention relates to a logic circuit that outputs a signal. Background art
  • An EX-OR (exclusive-or) circuit is well known as a logic circuit that outputs signals whose logic level (H) periods do not overlap.
  • EX-OR circuit when one signal rises, it is affected by the other signal. This is a major problem in circuits such as DLL (delay-lockedloo) circuits that emphasize signal rising.
  • DLL delay-lockedloo
  • the phase of the clock signal may fluctuate due to propagation delay or the like.
  • the logic circuit is particularly used.
  • compatibility with circuits that emphasize signal rising is important.
  • a logic circuit that outputs a signal whose logic level (H) period does not overlap can be used for circuits such as DLL circuits that place importance on the rise by affecting the fall without affecting the rise of the signal. Is required.
  • FIG. 1A shows an example of a conventional logic circuit.
  • FIG. 1B shows signal waveforms of input signals A and B and output signals C and D for the logic circuit of FIG. 1A.
  • the logic circuit in Figure 1A is a general EX-OR circuit that outputs signals whose logic level (H) periods do not overlap.
  • This EX-OR circuit is composed of an inverter 1, an inverter 2, an inverter 3, an inverter 4, a NOR gate 5, and a NOR gate 6.
  • the input signal A and the input signal B are slightly shifted.
  • the input signal A and the input signal B are, for example, two clock signals having different phases.
  • the phase of the input clock signal may vary due to a propagation delay of a clock signal or the like.
  • the rising edge of the input signal A is output as the output signal C after waiting for the transition of the input signal B to the logic level (L).
  • the EX-OR circuit in Fig. 1A removes the portion of input signal A where input signal B and logic level (H) overlap, from the portion that transitions from logic level (L) to logic level (H). As a result, it operates so as to eliminate the overlap of the logic level (H) of the output signal.
  • FIG. 2 shows the case where the input signal is out of phase once every few cycles.
  • FIG. 2 is a diagram for explaining the operation of the logic circuit of FIG. 1A.
  • the present invention has been made in view of the above-described problems, and has no effect on the rise of a signal, but has an effect on a fall, so that it can be used for a circuit such as a DLL circuit that emphasizes the rise.
  • Another object of the present invention is to provide a logic circuit that outputs signals whose logic level (H) periods do not overlap.
  • a logic circuit includes a first circuit for receiving first and second input signals having a partially overlapped period of a first logic level and a second circuit having a period of a first logic level which does not overlap.
  • a logic circuit that outputs a first output signal and a second output signal, wherein when a transition from the second logic level to the first logic level of the first input signal is detected, the first output signal is converted to a second output signal.
  • the logic circuit of the present invention when one input signal rises, it is possible to output a level signal whose logic level (H) period is overlapped without being affected by the other input signal. Become.
  • a circuit such as a DLL circuit that emphasizes the rise of a signal
  • extra delay time can be reduced without being affected by fluctuations of the other input signal when one input signal rises. It can be shortened, and it is possible to guarantee that signals whose logic level (H) periods do not overlap are output.
  • FIG. 1A is a circuit diagram showing a conventional logic circuit.
  • FIG. 1B is a waveform diagram showing signal waveforms of input signals A and B and output signals C and D with respect to the logic circuit of FIG. 1A.
  • FIG. 2 is a diagram for explaining the operation of the logic circuit of FIG. 1A.
  • FIG. 3 is a circuit diagram showing a logic circuit according to one embodiment of the present invention.
  • FIG. 4 is a block diagram illustrating a configuration example of a semiconductor device that needs to output first and second signals using an EX-OR circuit in which the periods of the logic level (H) do not overlap.
  • FIG. 5 is a circuit diagram showing an example of a circuit which requires signals whose logic level (H) periods in FIG. 4 do not overlap.
  • FIG. 6A is a waveform diagram showing signal waveforms of input signals A and B and output signals C and D with respect to the logic circuit of FIG.
  • FIG. 6B is a diagram for explaining the operation of the logic circuit of FIG. 3 when outputting the output signal C in response to the input signals A and B.
  • FIG. 6C is a diagram for explaining the operation of the logic circuit of FIG. 3 when outputting the output signal D in response to the input signals A and B.
  • FIG. 3 shows a logic circuit according to one embodiment of the present invention.
  • the circuit element of the upper circuit block that outputs the output signal C and the circuit element of the lower circuit block that outputs the output signal D are symmetrically arranged.
  • the upper circuit block of the logic circuit shown in FIG. 3 is composed of an output section 51 A for outputting the output signal C, a circuit element group 52 A for transmitting the input signal B, and a logic of the input signal A and the other party's input signal B.
  • a circuit element group 53 A that controls the transmission path (path) of the circuit element group 52 A using Circuit element group 52 A and circuit element group 53 A are input signal A and input signal When B goes to the logic level (H) at the same time, it functions as a state holding unit that holds the state of the input signal B immediately before it.
  • the circuit block on the lower side of the logic circuit in FIG. 3 is composed of an output section 51B for outputting an output signal D, a circuit element group 52B for transmitting an input signal A, and an input section B for inputting the input signal B and a partner input. It includes a circuit element group 53 B that controls the transmission path (path) of the circuit element group 52 B using the logic of the force signal A.
  • the circuit element group 5 2B and the circuit element group 5 3B function as a state holding unit that holds the state of the input signal A immediately before the input signal A and the input signal B become the logic level (H) at the same time. .
  • circuit elements of the upper and lower circuit blocks are the same, only the circuit elements of the upper circuit block will be described here for convenience, and the description of the lower circuit block will be omitted.
  • the circuit element group 51 A includes an inverter 21 to which an input signal A is input, and a NOR gate 22 to which an output of the inverter 21 and an output of the circuit element group 52 A are input.
  • Circuit element group 53 A includes NAND gate 32 to which input signal A and input signal B are input, transistor 33, and transistor 34.
  • the transistor 33 has a gate to which the output signal of the NAND gate 32 is input, and a source-drain path having one end connected to the negative voltage line and the other end connected to the source / drain path of the transistor 28.
  • the transistor 34 has a gate to which an output of the NAND gate 32 is input, and a source-drain path having one end grounded and the other end connected to the output of the circuit element group 52 #.
  • the circuit element group 52A includes an inverter 23 to which the input signal B is input, an inverter 24 to which the output of the impeller 23 is input, a transistor 25, a transistor 26, a transistor 27, and a transistor. 28, an inverter 29, a transistor 30 and a transistor 31.
  • Transistors 25 and 26 each have a source-drain path connected to each other, one of the source-drain paths being connected to the output of inverter 24 and the other being connected to the input of inverter 29. I have.
  • Transistor 25 has a gate to which the output of NAND gate 32 is input.
  • Transistor 26 has a gate to which the output signal of inverter 35 is input.
  • the transistor 28 has a gate connected to the output signal of the inverter 29, one end connected to the source / drain path of the transistor 33, and the other end connected to the transistor 27.
  • the transistor 27 has a source / drain path connected to the source / drain path.
  • the transistor 27 has a gate connected to the output of the inverter 29, and one end connected to the source / drain path of the transistor 36.
  • the other end has a source / drain path connected to the source / drain path of the transistor 28.
  • the impeller 29 is connected to the input connected to the source / drain paths of the transistors 27 and 28 and to the source / drain paths of the transistors 30 and 31.
  • Transistor 30 and transistor 31 each have a source-drain path connected to each other, one of each source-drain path being connected to the output of impeller 29 and the other being connected to the source-drain path of transistor 34. It is connected.
  • Transistor 30 has a gate to which an output signal of NAND gate 32 is input.
  • Transistor 31 has a gate to which the output of inverter 35 is input.
  • the upper circuit block of the logic circuit of FIG. 3 further includes an inverter 35 to which the output of the NAND gate 32 is input, and a transistor 36.
  • the transistor 36 has a gate to which the output of the inverter 35 is input, and one end connected to the source / drain path of the transistor 27 and the other end grounded to the source / drain path.
  • the circuit block on the lower side of the logic circuit in FIG. 3 has the same configuration as the circuit block on the upper side, and has an output section 51 B for outputting the output signal D and a circuit for transmitting the input signal A. It includes an element group 52B and a circuit element group 53B that controls the transmission path (path) of the circuit element group 52B using the logic of the input signal B and the input signal A of the partner.
  • FIG. 6A shows signal waveforms of input signals A and B and output signals C and D for the logic circuit of FIG.
  • FIG. 6B is a diagram for explaining the operation of the logic circuit of FIG. 3 when outputting the output signal C in response to the input signals A and B.
  • FIG. 6C is a diagram for explaining the operation of the logic circuit of FIG. 3 when outputting the output signal D in response to the input signals A and B.
  • t1, t2, t3, t4, and t5 are the signal waves of FIG. These correspond to the timings of the input and output signals, which are indicated by the same reference numerals.
  • FIG. 6B shows signal waveforms of input signals A and B and output signals C and D for the logic circuit of FIG.
  • FIG. 6B is a diagram for explaining the operation of the logic circuit of FIG. 3 when outputting the output signal C in response to the input signals A and B.
  • FIG. 6C is a diagram for explaining the operation of the logic circuit of FIG. 3 when outputting the output signal D in
  • a, b, c, d, e, f, and g correspond to the respective nodes indicated by the same reference numerals in the upper circuit block of the logic circuit in FIG.
  • h, i, j, k, 1, m, and ⁇ in FIG. 6C correspond to the respective nodes indicated by the same reference numerals in the lower circuit block of the logic circuit in FIG.
  • the input signal A is at the logic level (L) and the input signal B is at the logic level (H).
  • input signal A transitions to a logic level (H)
  • both input signal A and input signal B go to a logic level (H).
  • input signal B transitions to a logic level (L) and input signal A remains at a logic level (H).
  • input signal A transitions to a logic level (L)
  • input signal B remains at a logic level (L).
  • input signal B transitions to a logic level (H) and input signal A remains at a logic level (L).
  • the rise of one input signal is affected by the other input signal, and the fall is not affected.
  • the rise is not affected by the input signal of the partner, and the fall is affected by the state of the input signal of the partner.
  • the logic circuit of the present invention outputs two output signals whose logic level (H) periods do not overlap, the rise of one input signal does not affect the other input signal, the rise is important.
  • a circuit such as a DLL circuit, not only the extra delay time is shortened, but also the rise is not affected by the phase variation of the input signal of the other party, making it a very suitable circuit. I have.
  • Figure 4 shows a signal using a EX-OR circuit that does not overlap the period of the logic level (H). 4 illustrates a configuration example of a semiconductor device including a circuit that needs to output.
  • this semiconductor device has a DLL de 1 ay circuit group 61, a DLL comparison circuit 'control circuit 62, an EX-OR circuit 63, and a logic level (H) overlapping. Circuits requiring signals 64. A circuit 64 that requires a signal whose logic level (H) does not overlap will be described later with reference to FIG.
  • the semiconductor device of FIG. 4 is obtained by introducing an EX-OR circuit 63 having the same configuration as the logic circuit of FIG. 1A into a circuit configuration including a general DLL circuit.
  • FIG. 5 shows an example of the circuit 64 in the semiconductor device of FIG. 4 which requires signals whose logic levels (H) do not overlap.
  • the circuit in FIG. 5 is a circuit in which the outputs are connected in a wired-or (wired—or) manner.
  • the circuit of FIG. 5 is composed of an inverter 71, an inverter 72, a transistor 73, a transistor 74, a transistor 75, a transistor 76, an inverter 77, an inverter 78, and an inverter 79. including.
  • the 0-degree clock signal is input to the comparator 71 and also to the gate of the transistor 73.
  • a signal obtained by inverting the output of the comparator 71 is input to the gate of the transistor 74.
  • the source / drain paths of the transistors 73 and 74 are connected to each other.
  • Data 0 for clock input is input to one end of the transistor 73 and the output path of the circuit of FIG. 5 through the other end.
  • Transmitted to The i 80-degree clock signal is input to the inverter 72 and also to the gate of the transistor 75.
  • a signal obtained by inverting the output of the inverter 72 is input to the gate of the transistor 76.
  • the source / drain paths of the transistors 75 and 76 are connected to each other, data 180 for clock input is input to one end of the path, and the circuit of FIG. 5 is connected to the other end through the other end. It is transmitted to the output part.
  • the data bus is divided between the 0-degree clock input and the 180-degree clock input.
  • data is serially output using a 0-degree clock signal and a 180-degree clock signal. That is, the circuit in FIG. 5 is a parallel-serial conversion circuit, which receives data 0 for clock input at 0 degree and data 2 for clock input at 180 ° in parallel, and outputs the clock signal at 0 degree. And serially output data using the 180 degree clock signal.
  • the logic level is changed from the logic level (L) of the input signal. Since the transition to level (H) is not cut off, it is possible to suppress the variation in operation.
  • an output signal whose logic level (H) period does not overlap can be output without being affected by the other input signal.
  • the logic circuit of the present invention By applying the logic circuit of the present invention to a circuit such as a DLL circuit that emphasizes the rising of the signal, the delay of the input signal is not affected by the fluctuation of the input signal of the other party at the time of the rising of the input signal. Can be shortened.
  • it since there is no cause for deteriorating the underflow of the DLL circuit as in the case where a conventional logic circuit is applied, it is effective as a logic circuit that outputs signals whose logic level (H) periods do not overlap. .
  • the present invention has been described based on the embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made within the scope described in the claims.

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Abstract

第１論理レベルの期間が一部重複する第１及び第２の入力信号を受信して、第１論理レベルの期間が重複しない第１及び第２の出力信号を出力する論理回路が、　前記第１の入力信号の第２論理レベルから第１論理レベルへの遷移を検出したとき、前記第１の出力信号を第２論理レベルから第１論理レベルへ遷移させる手段と、前記第１の入力信号の前記遷移の検出時に前記第２の入力信号が第１論理レベルであることを検出したとき、前記第２の出力信号を第１論理レベルから第２論理レベルへ遷移させる手段とを備える。

Description

技術分野
本発明は、 半導体装置に搭載される論理回路であって、 論理レベル (H) の期 間が一部重複している入力信号を受信しても、 論理レベル (H) の期間が重なら ない信号を出力する論理回路に関するものである。 背景技術
論理レベル (H) の期間が重ならない信号を出力する論理回路として、 EX— OR (e x c l u s i v e— o r) 回路がよく知られている。
EX— OR回路の場合、 一方の信号の立上り時に、 他方の信号の影響を受けて しまう。信号の立上りを重視する DLL (d e l a y- l o c k e d l o o ) 回路等の回路において、 これは大きな問題である。 クロック信号に同期させて高 速動作する回路を搭載した半導体装置において、 クロック信号が伝搬遅れ等によ り、 位相のばらつきが生じることがある。 このようなクロック信号の位相ばらつ きをできる限り赚する目的で、 その半導体装置に、 論理レベル (H) の期間が 重ならない信号を出力する論理回路を勵口して用いる場合には、 特に、 信号の立 上りを重視する回路との適合性が重要である。
そこで、 信号の立上りに関して影響を与えず、 立下りに影響を与えることで、 立上りを重視する DLL回路等の回路にも使用できる、 論理レベル (H) の期間 が重ならない信号を出力する論理回路が求められている。
図 1Aに、 従来の論理回路の一例を示す。 図 1Bは、 図 1 Aの論理回路に対す る入力信号 Aと B、 及び出力信号 Cと Dの信号波形を示す。
図 1 Aの論理回路は、 論理レベル (H) の期間が重ならない信号を出力する、 一般的な EX— OR回路である。 この EX— OR回路は、 インパータ 1と、 イン バータ 2と、 インバータ 3と、 インバータ 4と、 NORゲート 5と、 NORゲー ト 6と力 ら清-成される。
図 1 Aの EX— OR回路において、 入力信号 Aはインバータ 1へ入力され、 入 力信号 Bはィンバータ 2へ入力される。 インバータ 1の出力は、 インバ一タ 3へ 入力されるとともに、 NORゲート 5の一方の入力へ入力される。 インパーク 2 の出力は、 インバータ 4へ入力されるとともに、 NORゲート 6の一方の入力へ 入力される。 ィンバータ 3の出力は NORゲート 6の他方の入力へ入力される。 インパータ 4の出力は NORゲート 5の他方の入力へ入力される。 NORゲート 5は、インパーク 1及ぴィンバータ 4からの出力を受取って出力信号 Cを出力し、 NORゲート 6は、 ィンバータ 2及びインバータ 3からの出力を受取って出力信 号 Dを出力する。
図 1 Bにおいて、 入力信号 Aと入力信号 Bの位相が多少ずれている場合を考え る。 入力信号 Aと入力信号 Bは、 例えば、 異なる位相を有する 2つのクロック信 号である。 ク口ック信号に同期させて高速動作する回路を搭載した半導体装置に おける、 クロック信号の伝搬遅れ等により、 これら入カク口ック信号には位相の ばらつきが生じる場合がある。
図 1 Bに示したように、 入力信号 Aが論理レベル (L) から論理レベル (H) へ遷移した状態で （立上り時)、入力信号 Bが論理レベル (L) であるときは、入 力信号 Aはそのまま出力信号 Cへ伝わる。 しカゝし、 入力信号 Aの立上り時に、 入 力信号 Bが論理レベル (H) であるときは、 出力信号 Cは論理レベル (L) のま まである。入力信号 Bが論理レベル (H)力ら論理レベル (L) へ遷移したとき、 はじめて、 入力信号 Aは出力信号 Cへ伝わる。
つまり、 入力信号 Aの立上りは、 入力信号 Bの論理レベル (L) への遷移を待 つて、 出力信号 Cとして出力されることになる。 言い換えれば、 図 1Aの EX— OR回路は、 入力信号 Aの、 入力信号 Bと論理レベル (H) が重なっている部分 を、 論理レベル (L) から論理レベル (H) へ遷移した部分から削ることで、 出 力信号の論理レベル (H) の重なりをなくすように動作する。
しかし、 この EX— OR回路の方式では、 立上りを重視する DLL回路のよう な回路では、 立上りの遅延が相手信号の影響を受けてしまうため、 余分な遅延時 間 （ロス） が生じ、 DLL回路のアンダーフロー （d e 1 a y最小値で表される 回路性能） を悪化させる要因になる。
また、 図 2は、 入力信号が数サイクルに一度位相ずれを生じる場合における、 図 1 Aの論理回路の動作を説明するための図である。
図 2に示したように、 入力信号 Aに対する入力信号 Bが、 1サイクル毎に位相 ずれを生じるのではなく、 数サイクルに一度位相ずれを生じる場合には、 入力信 号 Aの位相ばらつきを生じる要因にもなる。 発明の開示
本発明は、 上記の問題点に鑑みてなされたものであって、 信号の立上りに関し て影響を与えず、 立下りに影響を与えることで、 立上りを重視する D L L回路等 の回路にも使用できる、 論理レベル (H) の期間が重ならない信号を出力する論 理回路を提供することを目的とする。
上記課題を解決するために、 本発明の論理回路は、 第 1論理レベルの期間が一 部重複する第 1及び第 2の入力信号を受信して、 第 1論理レベルの期間が重複し ない第 1及び第 2の出力信号を出力する論理回路であって、 前記第 1の入力信号 の第 2論理レベルから第 1論理レベルへの遷移を検出したとき、 tiff己第 1の出力 信号を第 2論理レベルから第 1論理レベルへ遷移させる手段と、 前記第 1の入力 信号の前記遷移の検出時に前記第 2の入力信号が第 1論理レベルであることを検 出したとき、 前記第 2の出力信号を第 1論理レベルから第 2論理レベルへ遷移さ せる手段とを備えることを特徴とする。
2つの出力信号の論理レベル (H) の期間が重ならない論理回路として、 E X 一 OR回路の場合は、 一方の入力信号の立上り時に、 他方の入力信号が論理レべ ル （H) であると出力信号が影響を受けてしまう。 本発明の論理回路では、 立上 りに関しては、 他方の入力信号の影響を受けない。
したがって、 本発明の論理回路によれば、 一方の入力信号の立上り時に、 他方 の入力信号の影響を受けることなく、 論理レベル (H) の期間が重ならなレヽ信号 を出力することが可能となる。 信号の立上りを重視する D L L回路のような回路 に、 本発明の論理回路を適用することにより、 一方の入力信号の立上り時に他方 の入力信号のゆらぎの影響を受けずに、 余分な遅延時間を短縮することができ、 論理レベル (H) の期間が重ならない信号を出力することを保証できる。 図面の簡単な説明
本発明の他の目的、 特徴及ひ U点については、 添付の図面に基づき下記の発明 の詳細な説明を参照することにより明確となる。
図 1 Aは、 従来の論理回路を示す回路図である。
図 1 Bは、 図 1 Aの論理回路に対する入力信号 Aと B、 及ぴ出力信号 Cと Dの 信号波形を示す波形図である。
図 2は、 図 1 Aの論理回路の動作を説明するための図である。
図 3は、 本発明の一実施例の論理回路を示す回路図である。
図 4は、 E X— OR回路を用いて、 論理レべノレ (H) の期間が重ならない第 1 及び第 2の信号を出力することが必要な半導体装置の構成例を示すプロック図。 図 5は、 図 4における論理レベル (H) の期間が重ならない信号を必要とする 回路の一例を示す回路図である。
図 6 Aは、 図 3の論理回路に対する入力信号 Aと B及ぴ出力信号 Cと Dの信号 波形を示す波形図である。
図 6 Bは、 入力信号 Aと Bに対し出力信号 Cを出力する際の図 3の論理回路の 動作を説明するための図である。
図 6 Cは、 入力信号 Aと Bに対し出力信号 Dを出力する際の図 3の論理回路の 動作を説明するための図である。 発明を実施するための最良の形態
本発明の実施の形態を添付の図面を用いて説明する。
図 3は、 本発明の一実施例の論理回路を示す。
図 3の論理回路において、 出力信号 Cを出力する上側の回路プロックの回路要 素と、 出力信号 Dを出力する下側の回路プロックの回路要素とは対称に配置され ている。
図 3の論理回路の上側の回路プロックは、 出力信号 Cを出力する出力部 5 1 A と、 入力信号 Bを伝送する回路素子群 5 2 Aと、 入力信号 Aと相手の入力信号 B の論理を用いて、 回路素子群 5 2 Aの伝送路 （パス） の制御を行う回路素子群 5 3 Aとを含む。 回路素子群 5 2 Aと回路素子群 5 3 Aは、 入力信号 Aと入力信号 Bが同時に論理レベル (H) となるとき、 その直前の入力信号 Bの状態を保持す る状態保持部として機能する。
同様に、 図 3の論理回路の下側の回路プロックは、 出力信号 Dを出力する出力 部 5 1 Bと、 入力信号 Aを伝送する回路素子群 5 2 Bと、 入力信号 Bと相手の入 力信号 Aの論理を用いて、 回路素子群 5 2 Bの伝送路 （パス） の制御を行う回路 素子群 5 3 Bとを含む。 回路素子群 5 2 Bと回路素子群 5 3 Bは、 入力信号 Aと 入力信号 Bが同時に論理レベル (H) となるとき、 その直前の入力信号 Aの状態 を保持する状態保持部として機能する。
上側と下側の各回路プロックの回路要素は同一であるので、 ここでは便宜上、 上側の回路ブロックの回路要素についてのみ説明し、 下側の回路プロックについ ては説明を省略する。
回路素子群 5 1 Aは、 入力信号 Aが入力されるインパータ 2 1と、 インバータ 2 1の出力及ぴ回路素子群 5 2 Aの出力が入力される NORゲート 2 2とを含む。 回路素子群 5 3 Aは、 入力信号 Aと入力信号 Bが入力される NANDゲート 3 2と、 トランジスタ 3 3と、 トランジスタ 3 4とを含む。 トランジスタ 3 3は、 NANDゲート 3 2の出力信号が入力されるゲートと、 一端が Λ¾電圧線と接続 され、 他端がトランジスタ 2 8のソース ' ドレイン経路と接続されたソース■ ド レイン経路とを有する。 トランジスタ 3 4は、 NANDゲ ト 3 2の出力が入力 されるゲートと、 一端が接地され、 他端が回路素子群 5 2 Αの出力と接続された ソース ' ドレイン経路とを有する。
回路素子群 5 2 Aは、 入力信号 Bが入力されるインバータ 2 3と、 インパータ 2 3の出力が入力されるインパータ 2 4と、 トランジスタ 2 5と、 トランジスタ 2 6と、 トランジスタ 2 7と、 トランジスタ 2 8と、 インバータ 2 9と、 トラン ジスタ 3 0と、 トランジスタ 3 1とを含む。 トランジスタ 2 5とトランジスタ 2 6はそれぞれ互いに接続されたソース · ドレイン経路を有し、 各ソース · ドレイ ン経路の一方がィンバータ 2 4の出力へ接続され、 他方がィンパータ 2 9の入力 へ接続されている。 トランジスタ 2 5は、 N ANDゲート 3 2の出力が入力され るゲートを有する。 トランジスタ 2 6は、 ィンバータ 3 5の出力信号が入力され るゲートを有する。 また、 回路素子群 5 2 Aにおいて、 トランジスタ 2 8は、 インバータ 2 9の出 力信号が入力されるゲートと、 一端がトランジスタ 3 3のソース · ドレイン経路 と接続され、 他端がトランジスタ 2 7のソース " ドレイン経路と接続されたソ一 ス · ドレイン経路とを有する。 トランジスタ 2 7は、 インバータ 2 9の出力が入 力されるゲートと、一端がトランジスタ 3 6のソース'ドレイン経路と接続され、 他端がトランジスタ 2 8のソース ' ドレイン経路と接続されたソース · ドレイン 経路とを有する。 ·
また、 回路素子群 5 2 Aにおいて、 インパ一タ 2 9は、 トランジスタ 2 7及び 2 8のソース · ドレイン経路と接続された入力と、 トランジスタ 3 0及ぴ 3 1の ソース · ドレイン経路と接続された出力とを有する。 トランジスタ 3 0とトラン ジスタ 3 1はそれぞれ互いに接続されたソース' ドレイン経路を有し、各ソース■ ドレイン経路の一方がィンパータ 2 9の出力へ接続され、 他方がトランジスタ 3 4のソース ' ドレイン経路へ接続されている。 トランジスタ 3 0は、 NANDゲ ート 3 2の出力信号が入力されるゲートを有する。 トランジスタ 3 1は、 ィンバ ータ 3 5の出力が入力されるゲートを有する。
図 3の論理回路の上側の回路ブロックはさらに、 N ANDゲート 3 2の出力が 入力されるインパータ 3 5と、 トランジスタ 3 6と含む。 トランジスタ 3 6は、 インパータ 3 5の出力が入力されるゲートと、 一端がトランジスタ 2 7のソ一 ス ' ドレイン経路と接続され、 他端が接地されたソース ' ドレイン経路とを有す る。
前述のように、 図 3の論理回路の下側の回路プロックは、 上側の回路プロック と同一の構成を有し、 出力信号 Dを出力する出力部 5 1 Bと、 入力信号 Aを伝送 する回路素子群 5 2 Bと、 入力信号 Bと相手の入力信号 Aの論理を用いて、 回路 素子群 5 2 Bの伝送路 （パス） の制御を行う回路素子群 5 3 Bとを含む。
図 6 Aは、 図 3の論理回路に対する入力信号 Aと B及び出力信号 Cと Dの信号 波形を示す。 図 6 Bは、 入力信号 Aと Bに対し出力信号 Cを出力する際の図 3の 論理回路の動作を説明するための図である。 図 6 Cは、 入力信号 Aと Bに対し出 力信号 Dを出力する際の図 3の論理回路の動作を説明するための図である。 図 6 B及び図 6 Cにおける t 1、 t 2、 t 3、 t 4、 t 5は、 図 6 Aの信号波 形に同一の参照符号で示した、 入出力信号における各タイミングとそれぞれ対応 する。 図 6 Bにおける a， b , c , d , e , f , gは、 図 3の論理回路の上側回 路ブロックにおいて同一の参照符号で示した各ノードとそれぞれ対応する。また、 図 6 Cにおける h， i， j , k， 1 , m, ηは、 図 3の論理回路の下側回路プロ ックにおいて同一の参照符号で示した各ノードとそれぞれ対応する。
図 6 Αの信号波形から分かるように、 t 1のとき、入力信号 Aは論理レベル（ L ) であり、 入力信号 Bは論理レベル (H) である。 t 2のとき、 入力信号 Aは論理 レベル (H) へ遷移し、入力信号 Aと入力信号 Bは共に論理レベル (H)になる。 t 3のとき、 入力信号 Bは論理レベル (L) へ遷移し、 入力信号 Aは論理レベル (H) のままである。 t 4のとき、 入力信号 Aは論理レベル (L) へ遷移し、 入 力信号 Bは論理レベル (L) のままである。 t 5のとき、 入力信号 Bは論理レべ ル （H) へ遷移し、 入力信号 Aは論理レベル (L) のままである。
図 6 Aに示したように、 入力信号 Aが論理レベル (L) 力 ら論理レベル (H) へ遷移したとき（ t 2 )、図 3の論理回路は、相手側の入力信号 Bが論理レベル (H) であっても、 入力信号 Aをそのまま出力信号 Cとして伝える。 '
—方、 相手側の入力信号 Bが論理レベル (H) ら論理レベル (L) へ遷移し たとき （t 3 )、 出力信号 Dは論理レベル (L) のままであり、入力信号 Bは出力 信号 Dとして伝わらなレ、。 入力信号に対し出力信号の立下りの位置はずれること になる。
前述のように、 図 1 Aの E X— O R回路では、 一方の入力信号の立上りが他方 の入力信号の影響を受け、 立下りは影響を受けない。 一方、 本発明の論理回路で は、 立上りに関しては、 相手側の入力信号の影響を受けず、 立下りに関しては、 相手側の入力信号の状態の影響を受けることが分かる。
本宪明の論理回路は、 一方の入力信号の立上りが他方の入力信号の影響を与え ることなく、 論理レベル (H) の期間が重ならない 2つの出力信号を出力するた め、 立上りを重視する D L L回路のような回路に適用した場合、 余分な遅延時間 を短縮するだけでなく、 相手側の入力信号の位相ばらつきに対し、 立上りが影響 を受けないため、 非常に適した回路となっている。
図 4は、 E X— O R回路を用いて論理レベル (H) の期間が重ならない信号を 出力することが必要な回路を含む半導体装置の構成例を示す。
図 4において、 この半導体装置は、 D L Lの d e 1 a y回路群 6 1と、 D L L の比較回路'制御回路 6 2と、 E X— O R回路 6 3と、 論理レベル (H) が重な らなヽ信号を必要とする回路 6 4とを含む。 論理レベル (H) が重ならない信号 を必要とする回路 6 4については図 5を用いて後述する。
図 4の半導体装置は、 一般的な D L L回路を含む回路構成に、 図 1 Aの論理回 路と同じ構成の E X— O R回路 6 3を揷入したものである。
図 5は、 図 4の半導体装置における、 論理レベル (H) が重ならない信号を必 要とする回路 6 4の一例を示す。 図 5の回路は、 出力がワイヤード ·オア (w i r e d— o r ) 接続されている回路である。
図 5の回路は、 インバータ 7 1と、 インバータ 7 2と、 トランジスタ 7 3と、 トランジスタ 7 4と、 トランジスタ 7 5と、 トランジスタ 7 6と、 インバータ 7 7と、 インバータ 7 8と、 インバータ 7 9とを含む。
0度クロック信号は、 ィンパ一タ 7 1へ入力されるとともに、 トランジスタ 7 3のゲートへ入力される。 ィンパータ 7 1の出力を反転させた信号が、 トランジ スタ 7 4のゲートへ入力される。 トランジスタ 7 3及び 7 4の各ソース · ドレイ ン経路は互いに接続されており、 その一端に 0度クロック入力用データ d a t a 1が入力され、 もう一方の端部を介して図 5の回路の出力部分へ伝送される。 i 8 0度クロック信号は、 インパータ 7 2へ入力されるとともに、 トランジス タ 7 5のゲートへ入力される。 インパータ 7 2の出力を反転させた信号が、 トラ ンジスタ 7 6のゲートへ入力される。 トランジスタ 7 5及び 7 6の各ソース · ド レイン経路は互いに接続されており、 その一端に 1 8 0度クロック入力用データ d a t a 2が入力され、 もう一方の端部を介して図 5の回路の出力部分へ伝送さ れる。
図 5の回路では、 0度クロック入力用と 1 8 0度クロック入力用とでデータバ スが分力ゝれている。 図 5の回路の出力部分において、 0度クロック信号と 1 8 0 度ク口ック信号を用いてデータをシリアルに出力する。すなわち、図 5の回路は、 パラレルーシリアル変換回路であり、 0度クロック入力用データ d a t a 1と 1 8 0度クロック入力用データ d a t a 2をパラレルに受信し、 0度クロック信号 と 1 8 0度クロック信号を用いてデータをシリアルに出力する。
図 5の回路において、 出力制御を行っている 0度ク口ック信号と 1 8 0度クロ ック信号が同時に論理レぺル (H) を出力すると、 データの状態によっては、 デ ータが衝突してしまう。
このため、 論理レベル (H) が重ならないことを保障する必要があるため、 図 4の半導体装置では、 E X— O R回路 6 3を挿入している。
しかし、 従来の E X— O R回路 6 3では、 入力信号の論理レベル (L) 力ら論 理レベル (H) への遷移部分を削って保障しているため、 D L L回路で位相を合 わせて出力しているにも関わらず、 E X— O R回路 6 3におけるクロック信号の 遷移部分の削れによって、 ばらつきが生じてしまう。
もちろん、 E X— O R回路 6 3に入力される前のクロック信号に論理レベル (H) の期間の重なりが全くなければ問題ないが、 D L L— D e 1 a y回路群 6 1通過中におけるク口ック信号のパルス幅の変動や、 ディレイ位置の変動による ばらつきなどの影響があるため、 入力クロック信号の論理レベル (H) の期間が 全く重ならないという保障はできない。
このため、 E X— O R回路 6 3においてクロック信号の削れが発生し、 動作ば らつきの要因となってしまう。
このような場合、 図 4の半導体装置における E X— O R回路 6 3の代わりに、 図 3の論理回路を用いることで、 図 6 Aに示したように、 入力信号の論理レベル (L) から論理レベル （H) への遷移部分の削れが発生しないため、 動作ばらつ きを抑えることが可能となる。
本発明の論理回路によれば、 一方の入力信号の立上り時に、 他方の入力信号の 影響を受けることなく、 論理レベル (H) の期間が重ならない出力信号を出力す ることが可能となる。 本発明の論理回路は、 信号の立上りを重視する D L L回路 のような回路に適用することにより、 入力信号の立上り時に相手の入力信号のゆ らぎの影響を受けることがなく、余分な遅延時間を短縮することができる。また、 従来の論理回路を適用した場合のような、 D L L回路のァンダーフ口一を悪化さ せる要因は生じないので、 論理レベル (H) の期間が重ならない信号を出力する 論理回路として有効である。 以上、 本発明を実施例に基づいて説明したが、 本発明は上記実施例に限定され るものではなく、 請求項に記載した範囲内で様々な変形が可能である。

Claims

請求の範囲
1 .第 1論理レベルの期間が一部重複する第 1及び第 2の入力信号を受信して、 第 1論理レベルの期間が重複しない第 1及び第 2の出力信号を出力する論理回路 であって、
前記第 1の入力信号の第 2論理レベルから第 1論理レベルへの遷移を検出した とき、 前記第 1の出力信号を第 2論理レベルから第 1論理レベルへ遷移させる手 と、
前記第 1の入力信号の前記遷移の検出時に前記第 2の入力信号が第 1論理レべ ルであることを検出したとき、 前記第 2の出力信号を第 1論理レベルから第 2論 理レベルへ遷移させる手段と
を備えることを特徴とする論理回路。
2. 前記第 2の入力信号の第 2論理レベルから第 1論理レベルへの遷移を検出 したとき、 前記第 2の出力信号を第 2論理レベルから第 1論理レベルへ遷移させ るとともに、 前記第 2の入力信号の前記遷移の検出時に前記第 1の入力信号が第 1論理レベルであることを検出したとき、 前記第 1の出力信号を第 1論理レベル から第 2論理レベルへ遷移させることを特徴とする請求項 1記載の論理回路。
3 . 前記第 1の出力信号を出力する第 1の出力部と、
前記第 2の出力信号を出力する第 2の出力部と、
前記第 1及び第 2の入力信号が同時に第 1論理レベルとなるとき、 その直前の 前記第 1の入力信号の状態を保持する第 1の状態保持部と、
前記第 1及び第 2の入力信号が同時に第 1論理レベルとなるとき、 その直前の 前記第 2の入力信号の状態を保持する第 2の状態保持部とを備え、
前記第 1の出力部は前記第 1の入力信号及び前記第 2の状態保持部に保持され た情報に基づいて前記第 1の出力信号を出力するとともに、 前記第 2の出力部は 前記第 2の入力信号及び前記第 1の状態保持部に保持された情報に基づいて tUlB 第 2の出力信号を出力することを特徴とする請求項 1記載の論理回路。
4 . 前記第 1及ぴ第 2の入力信号は、 互いに位相がずれた 2つのクロック信号 であることを特徵とする請求項 1記载の論理回路。
5 . 第 1論理レベルの期間が一部重複する第 1及び第 2の入力クロック信号を 受信して、 第 1論理レベルの期間が重複しない第 1及び第 2の出カク口ック信号 を出力する論理回路と、 第 1及び第 2のデータをパラレルに受信して、 シリアル に出力するパラレル一シリアル変換回路とを備え、 前記論理回路からの前記第 1 及び第 2の出力クロック信号が前記パラレルーシリアル変換回路へク口ック信号 として供給される半導体装置であって、
前記論理回路が、
前記第 1の入力クロック信号の第 2論理レベルから第 1論理レベルへの遷移を 検出したとき、 前記第 1の出力クロック信号を第 2論理レベルから第 1論理レべ ルへ遷移させる手段と、
前記第 1の入力クロック信号の前記遷移の検出時に前記第 2の入力クロック信 号が第 1論理レベルであることを検出したとき、 前記第 2の出力クロック信号を 第 1論理レベルから第 2論理レベルへ遷移させる手段と
を備えることを特徴とする半導体装置。
6 . 前記論理回路は、 前記第 2の入力クロック信号の第 2論理レベルから第 1 論理レベルへの遷移を検出したとき、 tfflS第 2の出力クロック信号を第 2論理レ ベルから第 1論理レベルへ遷移させるとともに、 前記第 2の入カク口ック信号の 前記遷移の検出時に前記第 1の入カク口ック信号が第 1論理レベルであることを 検出したとき、 tfilB第 1の出力クロック信号を第 1論理レベルから第 2論理レべ ルへ遷移させることを特徴とする請求項 5記載の半導体装置。
7 . 前記論理回路は、
前記第 1の出力クロック信号を出力する第 1の出力部と、
前記第 2の出力クロック信号を出力する第 2の出力部と、 前記第 1及ぴ第 2の入力クロック信号が同時に第 1 ff 理レベルとなるとき、 そ の直前の前記第 1の入力クロック信号の状態を保持する第 1の状態保持部と、 前記第 1及ぴ第 2の入力ク口ック信号が同時に第 1論理レベルとなるとき、 そ の直前の前記第 2の入カク口ック信号の状態を保持する第 2の状態保持部と、 を備え、 前記第 1の出力部が、 前記第 1の入カク口ック信号及び前記第 2の状 態保持部に保持された情報に基づレヽて前記第 1の出カク口ッタ信号を出力すると ともに、 前記第 2の出力部が、 前記第 2の入力クロック信号及び前記第 1の状態 保持部に保持された情報に基づいて前記第 2の出力クロック信号を出力すること を特徴とする請求項 5記載の半導体装置。
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