JPH0697815A - 排他的論理和回路 - Google Patents
排他的論理和回路Info
- Publication number
- JPH0697815A JPH0697815A JP4242956A JP24295692A JPH0697815A JP H0697815 A JPH0697815 A JP H0697815A JP 4242956 A JP4242956 A JP 4242956A JP 24295692 A JP24295692 A JP 24295692A JP H0697815 A JPH0697815 A JP H0697815A
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- Japan
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- output
- exclusive
- signal
- type mos
- circuit
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Abstract
(57)【要約】
【目的】本発明は、不確定なデータを出力しない排他的
論理和回路を提供するものである。 【構成】両入力信号１、２が「１」の論理値の時は、Ｑ
１、Ｑ２、Ｑ８、Ｑ９がオンになり、出力４、３は「０」
及「１」となる。両入力信号１、２が「０」の時は、Ｑ３、
Ｑ４、Ｑ５、Ｑ６がオンになり、出力４、３は「０」及び
「１」になる。両入力信号１、２が互いに異なる時は、Ｑ
１、Ｑ２、Ｑ５、Ｑ６、Ｑ７が出力の値の決定に供給し
ない。入力１、２がそれぞれ「１」及び「０」の時、Ｑ３及
びＱ８はオンになり、出力４、３の値が「１」及び「０」に
なる。一方、入力１、２がそれぞれ「０」及び「１」の時、
Ｑ４及びＱ９は導通状態になり、出力４、３の信号値が
それぞれ「１」及び「０」となる。
論理和回路を提供するものである。 【構成】両入力信号１、２が「１」の論理値の時は、Ｑ
１、Ｑ２、Ｑ８、Ｑ９がオンになり、出力４、３は「０」
及「１」となる。両入力信号１、２が「０」の時は、Ｑ３、
Ｑ４、Ｑ５、Ｑ６がオンになり、出力４、３は「０」及び
「１」になる。両入力信号１、２が互いに異なる時は、Ｑ
１、Ｑ２、Ｑ５、Ｑ６、Ｑ７が出力の値の決定に供給し
ない。入力１、２がそれぞれ「１」及び「０」の時、Ｑ３及
びＱ８はオンになり、出力４、３の値が「１」及び「０」に
なる。一方、入力１、２がそれぞれ「０」及び「１」の時、
Ｑ４及びＱ９は導通状態になり、出力４、３の信号値が
それぞれ「１」及び「０」となる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルシステムの
構成要素として幅広い範囲で用いられる、排他的論理和
又は排他的否定論理和の出力の機能を有する所謂排他的
論理和回路の構成に関する。
構成要素として幅広い範囲で用いられる、排他的論理和
又は排他的否定論理和の出力の機能を有する所謂排他的
論理和回路の構成に関する。
【０００２】
【従来の技術】排他的論理和回路の役割を果たすものと
して、従来から１９８９年４月２５日発行の飯塚哲哉編
「ＣＭＯＳ超ＬＳＩの設計」（培風館)の頁１９に図３
に示すようなＱ１１，Ｑ１３及びＱ１５の三個のｐ型Ｍ
ＯＳトランジスタとＱ１２，Ｑ１４及びＱ１６の三個の
ｎ型ＭＯＳトランジスタから構成されている排他的論理
和素子が提案されている。また、排他的論理和及び排他
的否定論理和両方の出力を持つ回路に関しては、技術論
文「K.Yano,et al.,"A 3.8ns, CMOS 16x16-b Multiplier
Using Complementary Pass-transistor Logic," IEEE
Journal of Solid State Circuits, Vol.25,No.2, pp.3
88-395, Apr.1990」に８個のゲートで構成できる素子が
述べられている。
して、従来から１９８９年４月２５日発行の飯塚哲哉編
「ＣＭＯＳ超ＬＳＩの設計」（培風館)の頁１９に図３
に示すようなＱ１１，Ｑ１３及びＱ１５の三個のｐ型Ｍ
ＯＳトランジスタとＱ１２，Ｑ１４及びＱ１６の三個の
ｎ型ＭＯＳトランジスタから構成されている排他的論理
和素子が提案されている。また、排他的論理和及び排他
的否定論理和両方の出力を持つ回路に関しては、技術論
文「K.Yano,et al.,"A 3.8ns, CMOS 16x16-b Multiplier
Using Complementary Pass-transistor Logic," IEEE
Journal of Solid State Circuits, Vol.25,No.2, pp.3
88-395, Apr.1990」に８個のゲートで構成できる素子が
述べられている。
【０００３】
【発明が解決しようとする課題】上記の図３のような排
他的論理和を用いるときは、図４に示すように図３の素
子の入力５及び入力６の信号１００及び１１０の変化と
その変化の順序によって、図３の素子の出力８の信号１
５０の値が「０」から「１」へ及び「１」から「０」へ変化する
とき、図４に示すような個所にデータが不確定である間
隔を持つ。このような特徴を持つ回路は加算器等の構成
要素とするとき、演算の処理速度に影響を及ぼす恐れが
ある。また、排他的否定論理和の出力を前記の素子の出
力を否定素子で得ることができるが、時間遅延が付加さ
れてしまう。そこで、両方の排他的否定論理和及び排他
的論理和を同時に出力する素子が望ましい。
他的論理和を用いるときは、図４に示すように図３の素
子の入力５及び入力６の信号１００及び１１０の変化と
その変化の順序によって、図３の素子の出力８の信号１
５０の値が「０」から「１」へ及び「１」から「０」へ変化する
とき、図４に示すような個所にデータが不確定である間
隔を持つ。このような特徴を持つ回路は加算器等の構成
要素とするとき、演算の処理速度に影響を及ぼす恐れが
ある。また、排他的否定論理和の出力を前記の素子の出
力を否定素子で得ることができるが、時間遅延が付加さ
れてしまう。そこで、両方の排他的否定論理和及び排他
的論理和を同時に出力する素子が望ましい。
【０００４】従って本発明の目的とするところは、前記
の不確定なデータの間隔を持たないく、しかも、排他的
論理和及び排他的否定論理和の出力を持つ回路を提供す
ることである。
の不確定なデータの間隔を持たないく、しかも、排他的
論理和及び排他的否定論理和の出力を持つ回路を提供す
ることである。
【０００５】
【課題を解決するための手段】一組のｎ型ＭＯＳトラン
ジスタＱ１とＱ２及び一組ｐ型ＭＯＳトランジスタＱ５
とＱ６が、Ｑ１のソース端子をＱ２のドレイン端子に及
びＱ６のソース端子をＱ５のドレイン端子に接続する。
また、二個のｐ型ＭＯＳトランジスタＱ３とＱ４のドレ
イン端子は、Ｑ１とＱ２のトーテムのＱ１のドレインに
接続して、この接続点を排他的論理和出力端子とする。
Ｑ５とＱ６のトーテムのＱ６のドレイン端子を一個のｎ
型ＭＯＳトランジスタＱ７のゲート端子に接続して、こ
の接続点を排他的否定論理和出力端子とする。そして、
Ｑ７のドレイン端子を排他的論理和出力端子に接続し、
Ｑ２及びＱ７のソース端子をグランド(ＧＮＤと表す)に
接続する。また、二個のｎ型ＭＯＳトランジスタＱ８と
Ｑ９のドレイン端子を排他的否定論理和出力端子に接続
する。そして、Ｑ３のソース端子をＱ８，Ｑ６、Ｑ４及
びＱ１のゲート端子に、並びにＱ９のソース端子に接続
して、この接続点を一つの入力端子とする。Ｑ４のソー
ス端子をＱ９，Ｑ５、Ｑ３及びＱ２のゲート端子に、並
びにＱ８のソース端子に接続して、この接続点をもう一
つの入力端子とする。一個のｐ型ＭＯＳトランジスタＱ
１０のドレイン端子を排他的否定論理和出力端子に、Ｑ
１０のゲート端子を排他的論理和出力端子に接続する。
Ｑ５及びＱ１０のソース端子を電源(ＶＤＤと表す)に接
続する。前記の二本の入力及び二本の出力をもち、入力
信号の変化に直接に伴う出力信号の変化を実現する構造
の論理回路を用いることによって上記の目的が達成され
る。
ジスタＱ１とＱ２及び一組ｐ型ＭＯＳトランジスタＱ５
とＱ６が、Ｑ１のソース端子をＱ２のドレイン端子に及
びＱ６のソース端子をＱ５のドレイン端子に接続する。
また、二個のｐ型ＭＯＳトランジスタＱ３とＱ４のドレ
イン端子は、Ｑ１とＱ２のトーテムのＱ１のドレインに
接続して、この接続点を排他的論理和出力端子とする。
Ｑ５とＱ６のトーテムのＱ６のドレイン端子を一個のｎ
型ＭＯＳトランジスタＱ７のゲート端子に接続して、こ
の接続点を排他的否定論理和出力端子とする。そして、
Ｑ７のドレイン端子を排他的論理和出力端子に接続し、
Ｑ２及びＱ７のソース端子をグランド(ＧＮＤと表す)に
接続する。また、二個のｎ型ＭＯＳトランジスタＱ８と
Ｑ９のドレイン端子を排他的否定論理和出力端子に接続
する。そして、Ｑ３のソース端子をＱ８，Ｑ６、Ｑ４及
びＱ１のゲート端子に、並びにＱ９のソース端子に接続
して、この接続点を一つの入力端子とする。Ｑ４のソー
ス端子をＱ９，Ｑ５、Ｑ３及びＱ２のゲート端子に、並
びにＱ８のソース端子に接続して、この接続点をもう一
つの入力端子とする。一個のｐ型ＭＯＳトランジスタＱ
１０のドレイン端子を排他的否定論理和出力端子に、Ｑ
１０のゲート端子を排他的論理和出力端子に接続する。
Ｑ５及びＱ１０のソース端子を電源(ＶＤＤと表す)に接
続する。前記の二本の入力及び二本の出力をもち、入力
信号の変化に直接に伴う出力信号の変化を実現する構造
の論理回路を用いることによって上記の目的が達成され
る。
【０００６】
【作用】上記の装置の構造を図示する図１を用いて、本
発明の手段の作用を以下に説明する。入力１と２の信号
(100と110)が両方とも「１」のとき、Ｑ１及びＱ２が導通
状態になり出力４の信号値(130)を「０」にする。同時
に、Ｑ８及びＱ９が導通状態になり出力３の信号値(12
0)を「１」にする。また、入力１と２の信号(100と110)が
両方とも「０」のとき、Ｑ５及びＱ６が導通状態になるに
連れて、信号値(120)が「１」になる。同時に、Ｑ３及び
Ｑ４が導通状態になり信号値(130)が「０」になる。信号
値１２０が「１」になると共にＱ７を導通状態に入って出
力４の信号値(130)の「０」に提供する。信号値１３０が
「０」になると共にＱ１０を導通状態に入って出力３の信
号値(120)の「１」に提供する。入力１と２の信号(100と1
10)が異なるときは、Ｑ１とＱ２及びＱ５とＱ６のトー
テムの片方のトランジスタしか導通状態に入らないた
め、これらのトランジスタ及びＱ７が出力４の信号値(1
30)の決定に供給しない。このときも、Ｑ１０が出力３
の信号値(120)の決定に供給しない。入力１及び入力２
の信号値がそれぞれ「１」及び「０」のとき、Ｑ３が導通状
態になり出力４の値を「１」にする。同時に、Ｑ８が導通
状態になり出力３の値を「０」にする。一方、入力１及び
入力２の信号値がそれぞれ「０」及び「１」のとき、Ｑ４が
導通状態になり出力４の値を「１」にするに連れてＱ９が
導通状態になり出力３の値を「０」にする。このように図
１の素子が排他的に入力の値の論理和及び否定論理和を
とることが確認できる。
発明の手段の作用を以下に説明する。入力１と２の信号
(100と110)が両方とも「１」のとき、Ｑ１及びＱ２が導通
状態になり出力４の信号値(130)を「０」にする。同時
に、Ｑ８及びＱ９が導通状態になり出力３の信号値(12
0)を「１」にする。また、入力１と２の信号(100と110)が
両方とも「０」のとき、Ｑ５及びＱ６が導通状態になるに
連れて、信号値(120)が「１」になる。同時に、Ｑ３及び
Ｑ４が導通状態になり信号値(130)が「０」になる。信号
値１２０が「１」になると共にＱ７を導通状態に入って出
力４の信号値(130)の「０」に提供する。信号値１３０が
「０」になると共にＱ１０を導通状態に入って出力３の信
号値(120)の「１」に提供する。入力１と２の信号(100と1
10)が異なるときは、Ｑ１とＱ２及びＱ５とＱ６のトー
テムの片方のトランジスタしか導通状態に入らないた
め、これらのトランジスタ及びＱ７が出力４の信号値(1
30)の決定に供給しない。このときも、Ｑ１０が出力３
の信号値(120)の決定に供給しない。入力１及び入力２
の信号値がそれぞれ「１」及び「０」のとき、Ｑ３が導通状
態になり出力４の値を「１」にする。同時に、Ｑ８が導通
状態になり出力３の値を「０」にする。一方、入力１及び
入力２の信号値がそれぞれ「０」及び「１」のとき、Ｑ４が
導通状態になり出力４の値を「１」にするに連れてＱ９が
導通状態になり出力３の値を「０」にする。このように図
１の素子が排他的に入力の値の論理和及び否定論理和を
とることが確認できる。
【０００７】
【実施例】本発明の一つの実施例を図１に示す。図２
に、比較を行うために図３の素子に印加された１００と
１１０の信号を用いられ、図１の回路の一つの内部線３
並びに図１の素子の出力４の信号130を示す。
に、比較を行うために図３の素子に印加された１００と
１１０の信号を用いられ、図１の回路の一つの内部線３
並びに図１の素子の出力４の信号130を示す。
【０００８】上記に説明したように図１の構造が排他的
な論理和に対応するため、以下では、図４のタイムダイ
アグラムを用いて図１の素子が不確定なデータ間隔を持
たないことだけを説明し明らかにする。まず、１００と
１１０が「１」の時点(図１の左片)から本発明の実施例の
動作を説明する。このとき、Ｑ１とＱ２が導通状態で出
力４を「０」にする。また、Ｑ８とＱ９が導通状態で出力
３を「１」にする。更に、Ｑ１０が導通状態であるため出
力３が強力的に「１」に設定される(Ｑ８とＱ９のｎ型Ｍ
ＯＳトランジスタが通常「１」を良く伝わらない)。そし
て、１１０の信号が「１」から「０」へ変わるとき、Ｑ３と
Ｑ５が導通状態に入り始める。１１０の信号が「０」にな
ったとき、Ｑ３が導通状態になり出力４の値が「０」から
「１」へ変化する。これと同時に、Ｑ９が非導通状態に入
り、Ｑ８が導通状態を保ちながら「１」を伝わるから「０」
に伝わるようになり出力３の値を「０」にする。一方、１
００の信号が「０」へ変化するときは、Ｑ３が導通の状態
を保ちながら「１」を伝わることから「０」を伝わるように
なり、Ｑ４が導通状態に入り始め、Ｑ３と共に出力４の
「０」への変化を開始させる。これと同時に、Ｑ６が導通
状態になり、出力３の信号が「１」となってＱ７が導通状
態へ変化させられる。Ｑ７が導通状態になると出力４が
強力的に「０」に設定される(Ｑ３とＱ４のｐ型ＭＯＳト
ランジスタが通常「０」を良く伝わらない)。また、信号
１００が「０」で信号１１０が「１」に変化するときは、Ｑ
４が導通の状態を保ちながら「０」を伝わることから「１」
を伝わるようになり、出力４の「１」への変化が開始され
る。これと同時に、Ｑ９が導通状態に入り、出力３の
「０」への変化が開始される。同様に、信号１００が「１」
へ変化するとき、Ｑ１の導通状態への変化と共に出力４
の信号130が「１」から「０」へ変化し始める。また、Ｑ９
が導通の状態を保ちながら「０」を伝わることから「１」を
伝わるようになり、Ｑ８が導通状態に入り始め、Ｑ９と
共に出力３の「１」への変化を開始させる。その他の信号
１００及び１１０の変化の事例によって出力４の信号１
３０及び出力３の信号１２０の変化を上記と同様に推定
できる。上記の説明で解かるように本発明のＱ３とＱ４
及びＱ８とＱ９の働きによって、提案する回路の出力信
号が入力信号の変化と共に変わり、図４のような不確定
なデータ間隔を持たない。
な論理和に対応するため、以下では、図４のタイムダイ
アグラムを用いて図１の素子が不確定なデータ間隔を持
たないことだけを説明し明らかにする。まず、１００と
１１０が「１」の時点(図１の左片)から本発明の実施例の
動作を説明する。このとき、Ｑ１とＱ２が導通状態で出
力４を「０」にする。また、Ｑ８とＱ９が導通状態で出力
３を「１」にする。更に、Ｑ１０が導通状態であるため出
力３が強力的に「１」に設定される(Ｑ８とＱ９のｎ型Ｍ
ＯＳトランジスタが通常「１」を良く伝わらない)。そし
て、１１０の信号が「１」から「０」へ変わるとき、Ｑ３と
Ｑ５が導通状態に入り始める。１１０の信号が「０」にな
ったとき、Ｑ３が導通状態になり出力４の値が「０」から
「１」へ変化する。これと同時に、Ｑ９が非導通状態に入
り、Ｑ８が導通状態を保ちながら「１」を伝わるから「０」
に伝わるようになり出力３の値を「０」にする。一方、１
００の信号が「０」へ変化するときは、Ｑ３が導通の状態
を保ちながら「１」を伝わることから「０」を伝わるように
なり、Ｑ４が導通状態に入り始め、Ｑ３と共に出力４の
「０」への変化を開始させる。これと同時に、Ｑ６が導通
状態になり、出力３の信号が「１」となってＱ７が導通状
態へ変化させられる。Ｑ７が導通状態になると出力４が
強力的に「０」に設定される(Ｑ３とＱ４のｐ型ＭＯＳト
ランジスタが通常「０」を良く伝わらない)。また、信号
１００が「０」で信号１１０が「１」に変化するときは、Ｑ
４が導通の状態を保ちながら「０」を伝わることから「１」
を伝わるようになり、出力４の「１」への変化が開始され
る。これと同時に、Ｑ９が導通状態に入り、出力３の
「０」への変化が開始される。同様に、信号１００が「１」
へ変化するとき、Ｑ１の導通状態への変化と共に出力４
の信号130が「１」から「０」へ変化し始める。また、Ｑ９
が導通の状態を保ちながら「０」を伝わることから「１」を
伝わるようになり、Ｑ８が導通状態に入り始め、Ｑ９と
共に出力３の「１」への変化を開始させる。その他の信号
１００及び１１０の変化の事例によって出力４の信号１
３０及び出力３の信号１２０の変化を上記と同様に推定
できる。上記の説明で解かるように本発明のＱ３とＱ４
及びＱ８とＱ９の働きによって、提案する回路の出力信
号が入力信号の変化と共に変わり、図４のような不確定
なデータ間隔を持たない。
【０００９】図５は、入力信号１００及び１１０に対す
る図1の回路の出力信号１３０と図３の回路の出力信号
１５０を比較的に示し、改善された点を図示する。
る図1の回路の出力信号１３０と図３の回路の出力信号
１５０を比較的に示し、改善された点を図示する。
【００１０】
【発明の効果】本発明は、算術論理演算器や自己同期シ
ステム(self-timed systems)等に用いられる排他的(否
定)論理和回路に適用できる。しかし、図４に示すよう
な不確定なデータの間隔で処理の速度あるいは厳密性を
失う恐れのあるシステム及び排他的論理和と排他的否定
論理和の出力をもつ要素の構成に適切である。
ステム(self-timed systems)等に用いられる排他的(否
定)論理和回路に適用できる。しかし、図４に示すよう
な不確定なデータの間隔で処理の速度あるいは厳密性を
失う恐れのあるシステム及び排他的論理和と排他的否定
論理和の出力をもつ要素の構成に適切である。
【図１】本発明の実施例の構造を示す図である。
【図２】本発明の図１の実施例の幾つかの事例動作を例
示するタイムダイアグラムである。
示するタイムダイアグラムである。
【図３】従来技術の一つの回路例である。
【図４】図３の回路の幾つかの事例動作を例示するタイ
ムダイアグラムである。
ムダイアグラムである。
【図５】本発明の回路の動作と図３の回路の動作を比較
的に図示する図である。
的に図示する図である。
１…入力線、２…入力線、３…排他的否定論理和出力
線、４…排他的論理和出力線、５…入力線、６…入力
線、７…内部線、８…出力線、Ｑ１…ｎ型ＭＯＳトラン
ジスタ、Ｑ２…ｎ型ＭＯＳトランジスタ、Ｑ３…ｐ型Ｍ
ＯＳトランジスタ、Ｑ４…ｐ型ＭＯＳトランジスタ、Ｑ
５…ｐ型ＭＯＳトランジスタ、Ｑ６…ｐ型ＭＯＳトラン
ジスタ、Ｑ７…ｎ型ＭＯＳトランジスタ、Ｑ８…ｎ型Ｍ
ＯＳトランジスタ、Ｑ９…ｎ型ＭＯＳトランジスタ、Ｑ
10…ｐ型ＭＯＳトランジスタ、Ｑ11…ｐ型ＭＯＳトラン
ジスタ、Ｑ12…ｎ型ＭＯＳトランジスタ、Ｑ13…ｐ型Ｍ
ＯＳトランジスタ、Ｑ14…ｎ型ＭＯＳトランジスタ、Ｑ
15…ｐ型ＭＯＳトランジスタ、Ｑ16…ｎ型ＭＯＳトラン
ジスタ、100…入力信号、110…入力信号、120…出力線
３の信号、130…出力線４の信号、140…内部線７の信
号、150…出力線８の信号、VDD…電源、GND…グラン
ド。
線、４…排他的論理和出力線、５…入力線、６…入力
線、７…内部線、８…出力線、Ｑ１…ｎ型ＭＯＳトラン
ジスタ、Ｑ２…ｎ型ＭＯＳトランジスタ、Ｑ３…ｐ型Ｍ
ＯＳトランジスタ、Ｑ４…ｐ型ＭＯＳトランジスタ、Ｑ
５…ｐ型ＭＯＳトランジスタ、Ｑ６…ｐ型ＭＯＳトラン
ジスタ、Ｑ７…ｎ型ＭＯＳトランジスタ、Ｑ８…ｎ型Ｍ
ＯＳトランジスタ、Ｑ９…ｎ型ＭＯＳトランジスタ、Ｑ
10…ｐ型ＭＯＳトランジスタ、Ｑ11…ｐ型ＭＯＳトラン
ジスタ、Ｑ12…ｎ型ＭＯＳトランジスタ、Ｑ13…ｐ型Ｍ
ＯＳトランジスタ、Ｑ14…ｎ型ＭＯＳトランジスタ、Ｑ
15…ｐ型ＭＯＳトランジスタ、Ｑ16…ｎ型ＭＯＳトラン
ジスタ、100…入力信号、110…入力信号、120…出力線
３の信号、130…出力線４の信号、140…内部線７の信
号、150…出力線８の信号、VDD…電源、GND…グラン
ド。
Claims (1)
- 【請求項１】五個のｎ型ＭＯＳトランジスタ（Ｑ１，Ｑ
２，Ｑ７，Ｑ８及びＱ９）と、 五個のｐ型ＭＯＳトランジスタ（Ｑ３，Ｑ４，Ｑ５，Ｑ
６及びＱ１０）と、 二つの入力（１、２）と、 二つの出力（３、４）とを具備してなり、 上記二つの入力に印加される信号が同じ論理値をもつ時
は、上記二つの出力の一方と他方とはそれぞれ「１」と
「０」となり、 上記二つの入力に印加される信号が異なる論理値をもつ
時は、上記二つの出力の一方と他方とはそれぞれ「０」と
「１」となることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242956A JPH0697815A (ja) | 1992-09-11 | 1992-09-11 | 排他的論理和回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242956A JPH0697815A (ja) | 1992-09-11 | 1992-09-11 | 排他的論理和回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697815A true JPH0697815A (ja) | 1994-04-08 |
Family
ID=17096731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4242956A Pending JPH0697815A (ja) | 1992-09-11 | 1992-09-11 | 排他的論理和回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697815A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004082142A1 (ja) * | 2003-03-13 | 2004-09-23 | Fujitsu Limited | 論理回路 |
| KR100500922B1 (ko) * | 1998-12-22 | 2005-10-24 | 주식회사 하이닉스반도체 | 저전압에서 안정적인 연산 동작을 수행하기위한 논리 연산 회로 |
-
1992
- 1992-09-11 JP JP4242956A patent/JPH0697815A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500922B1 (ko) * | 1998-12-22 | 2005-10-24 | 주식회사 하이닉스반도체 | 저전압에서 안정적인 연산 동작을 수행하기위한 논리 연산 회로 |
| WO2004082142A1 (ja) * | 2003-03-13 | 2004-09-23 | Fujitsu Limited | 論理回路 |
| US7190204B2 (en) | 2003-03-13 | 2007-03-13 | Fujitsu Limited | Logical circuit |
| US7330062B2 (en) | 2003-03-13 | 2008-02-12 | Fujitsu Limited | Input/output logical circuit |
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