JPWO2008044639A1 - スパイクノイズ除去回路、およびそれを用いたデジタルシステム、ｉｉｃバス - Google Patents

Abstract

所定のパルス幅以下のスパイクノイズを確実に除去できるとともに、所定幅より広い信号パルスについては、これを正確に伝達出力できるスパイクノイズ除去回路を提供する。入力信号と、除去すべきノイズの最大パルス幅を遅延量として前記入力信号を遅延させた第１の遅延信号とのレベル一致検出を行い、前記レベル一致検出の結果得られた信号で、前記入力信号または前記入力信号を一定時間遅延させた第２の遅延信号のいずれかをサンプリングすることで、前記入力信号のスパイクノイズを除去する。

Description

本発明は、入力信号中のスパイクノイズを除去するスパイクノイズ除去回路、および、これを入力信号のスパイクノイズの除去に用いるデジタルシステムやＩＩＣバスに関する。

デジタルシステムの入力インターフェイス部に使用され、入力信号に生じるスパイクノイズを除去する回路として、従来は図９に示すようなＣＲ遅延回路が用いられていた。この従来のＣＲ遅延回路５０では、入力端子５１から入力された信号は、インバータ素子５２を介して抵抗５３、容量５４で遅延させられ、シュミット・トリガ回路５５を経て出力端子５６に出力される。しかしながら、この回路では、抵抗（Ｒ）と容量（Ｃ）とを用いているために集積化が困難であること、また、設定される遅延量の精度が不十分であるなどの課題を有していた。

一方、この課題を解決し、入力信号が「０（“Ｌｏ”）」の時に生じるプラス方向のスパイクノイズと、入力信号が「１（“Ｈｉ”）」の時に生じるマイナス方向のスパイクノイズの両方を除去する、デジタル回路としてのスパイクノイズ除去回路が提案されている（特許文献１）。

このスパイクノイズ除去回路６０は、図１０に示すように、２つの遅延ゲート６２、６３と３つのアンドゲート６４，６５，６６、および、１つのオアゲート６７から構成されている。入力端子６１から入力された入力信号ａは、遅延ゲート６２で除去すべきスパイクノイズのパルス幅ΔＴだけ遅延されて遅延信号ｂとなり、遅延信号ｂはもう一つの遅延ゲート６３でさらにΔＴだけ遅延されて遅延信号ｃとなる。

アンドゲート６４は、入力信号ａと遅延信号ｂが入力され、オアゲート６７の１つの入力端子に出力信号ｄを与える。アンドゲート６５は、入力信号ａと遅延信号ｃが入力され、オアゲート６７の２つ目の入力端子に出力信号ｅを与える。そしてアンドゲート６６は、遅延信号ｂと遅延信号ｃが入力され、オアゲート６７の最後の入力端子に出力信号ｆを与える。３つの入力信号が入力されたときのオアゲート６７の出力信号ｇが、出力端子６８に出力される。この出力信号ｇが、入力信号ａから、所定パルス幅以下のスパイクノイズを除去したスパイクノイズ除去回路６０の出力信号であり、デジタルシステムやＩＩＣバス制御システムの入力信号となる。

なお、ＩＩＣバスとは「Inter IC BUS」の略語であり、ＩＣ間や装置内部のコミュニケーション用のシリアルバスのことを示し、ＩＩＣバスは、データとクロックとの２本の双方向制御線から成り立っている。

次に、この従来のスパイクノイズ除去回路６０で、スパイクノイズが除去しうることを図１１および図１２に示すタイミングチャートを用いて説明する。

まず、図１１は、入力信号が「０」の場合を示し、図１１（ａ）はスパイクノイズが入力した場合を示す。図１１（ａ）に示すように、入力信号ａに時刻ｔ５においてスパイクノイズが発生した場合、このノイズは遅延ゲート６２及び６３により、ΔＴ遅れて遅延信号ｂに、また、２ΔＴ遅れて遅延信号ｃに現れる。しかし、アンドゲート６４、６５，６６の出力信号ｄ、ｅ、ｆはいずれも「０」であるので、これら３つの信号を入力とするオアゲート６７の出力信号ｇも「０」となる。このようにして、入力信号ａのスパイクノイズを除去した出力信号ｇが得られるのである。

一方、入力信号ａに正規の信号が加わり、レベルが「０」から「１」に変化した場合を示すのが、図１１（ｂ）である。図１１（ｂ）に示すように、入力信号ａが時刻ｔ８で「１」に変化した場合、遅延信号ｂではΔＴだけ、また、遅延信号ｃでは２ΔＴだけこれが遅延して伝わる。そして、アンドゲート６４の出力信号ｄは、ｔ８からΔＴ遅れた時刻ｔ９で、また、アンドゲート６５，６６の出力信号ｅ、ｆは、２ΔＴ遅れた時刻ｔ１０で、信号レベルが「１」に変化する。このため、オアゲート６７の出力信号ｇは、ｔ９において「１」に変わりそのまま維持される。このようにして、正規の入力信号ａがΔＴ遅れて出力信号ｇとなることが分かる。

次に、入力信号ａが「１」である場合の、負のスパイクパルスの除去と、「１」が「０」に変わる正規の信号が入力された場合のタイムチャートを示すのが図１２である。図１２（ａ）に示すように、入力信号ａに時刻ｔ５において負のスパイクノイズが加わった場合、２つの遅延ゲート６２，６３からの遅延信号ｂ、ｃ、および３つのアンドゲート６４，６５，６６の出力信号ｄ、ｅ、ｆは図のようになる。これら３つの信号が入力されるオアゲート６７の出力信号ｇは、スパイクノイズが除去された信号として与えられる。また、入力信号ａが時刻ｔ８において「１」から「０」に変化した場合には、図１２（ｂ）に示すように、出力信号ｇは所定時間ΔＴ遅れて、時刻ｔ９に「１」から「０」に変化し、入力信号ａの変化が伝わっている。
特開平５−１９１２２６号公報

ここで、上記従来のスパイクノイズ除去回路６０に、ΔＴよりも長く、２ΔＴより短いパルス状の信号が入力した場合を考えてみる。

図１３（ａ）は、入力信号ａが「０」のとき、パルス幅が「ΔＴ」より広くΔＴの２倍の「２ΔＴ」よりも狭い正の信号が時刻ｔ１１に入力された場合を示す。信号の「１」の期間はｔ１１からｔ１２までの幅を持つため、ΔＴ＜信号幅（ｔ１２−ｔ１１）＜２ΔＴという関係が成り立つ。

この場合、アンドゲート６４の出力信号ｄには入力信号ａと遅延ゲート６２によりΔＴ遅延された遅延信号ｂが入力されるため、その出力信号ｄとして時刻（ｔ１１＋ΔＴ）からｔ１２の間に「１」が出力される。また、アンドゲート６６の出力信号ｆとしては、遅延信号ｂと遅延ゲート６３からの遅延信号ｃとの「１」の重なり期間が（ｔ１１＋２ΔＴ）から（ｔ１２＋ΔＴ）の間に出力される。なお、入力信号ａと遅延信号ｃが入力されるアンドゲート６５の出力信号ｅは「０」のままである。このため、オアゲート６７の出力信号ｇは、「１」が時刻（ｔ１１＋ΔＴ）からｔ１２までの間と、時刻（ｔ１１＋２ΔＴ）から（ｔ１２＋ΔＴ）までの間に２回の短いパルスとして出力されることになる。

同じように、入力信号ａが「１」のとき、パルス幅が「ΔＴ」より広く「２ΔＴ」よりも狭い負の信号が時刻ｔ１１に入力された場合を示すのが図１３（ｂ）である。図１３（ｂ）の場合も、図１３（ａ）の場合と同様に、出力信号ｇとして、「０」が時刻（ｔ１１＋ΔＴ）からｔ１２までの間と、時刻（ｔ１１＋２ΔＴ）から（ｔ１２＋ΔＴ）の間に２回の短いパルスとして出力されることになる。

このように、従来のスパイクノイズ除去回路では、除去すべきスパイクノイズ幅であるΔＴよりも広くその２倍のパルス幅である２ΔＴよりも狭いパルス幅の信号が入力された場合には、正規の信号を出力できずに、２つのパルス信号を出力信号としてしまうという誤動作を生じることとなる。

言うまでもなく、デジタルシステムにおいてのスパイクノイズ除去回路としては、高い精度と動作の安定性が要求される。したがって、除去されるべきスパイクノイズ幅として規定されたパルス幅以下のノイズを正確に除去することもさることながら、除去すべきではない正規の信号パルスが入力された場合に、誤動作を生じることは許されない。

本発明は上記従来の課題を解決するもので、所定のパルス幅以下のスパイクノイズを確実に除去できるとともに、所定幅より広い信号パルスについては、これを正確に伝達出力できるスパイクノイズ除去回路を提供することを目的とする。

上記課題を解決するため、本発明のスパイクノイズ除去回路は、入力信号と、除去すべきノイズの最大パルス幅を遅延量として前記入力信号を遅延させた第１の遅延信号とのレベル一致検出を行い、前記レベル一致検出の結果得られた信号で、前記入力信号または前記入力信号を一定時間遅延させた第２の遅延信号のいずれかをサンプリングすることで、前記入力信号のスパイクノイズを除去することを特徴とする。

このようにすることで、所定幅以下のスパイクノイズを確実に除去し、除去すべきノイズ幅以上の信号を正確に出力信号とすることができる。

本発明の実施の形態にかかるスパイクノイズ除去回路の回路構成を示すブロック図である。 本発明のスパイクノイズ除去回路の動作を説明するためのタイミングチャートである。 本発明のスパイクノイズ除去回路の動作を説明するためのタイミングチャートである。 本発明のスパイクノイズ除去回路のノイズ除去手法を示すフローチャートである。 本発明の実施の形態にかかるスパイクノイズ除去回路の第１の応用例における回路構成を示すブロック図である。 本発明の実施の形態にかかるスパイクノイズ除去回路の第２の応用例における回路構成を示すブロック図である。 本発明のスパイクノイズ除去回路を用いたデジタルシステム構成を示すブロック図である。 本発明のスパイクノイズ除去回路を用いたＩＩＣバスの構成を示すブロック図である。 従来のＣＲ遅延回路の構成を示す回路図である。 従来のスパイクノイズ除去回路の構成を示す回路図である。 従来のスパイクノイズ除去回路の動作を説明するためのタイミングチャートである。 従来のスパイクノイズ除去回路の動作を説明するためのタイミングチャートである。 従来のスパイクノイズ除去回路の動作を説明するためのタイミングチャートである。

符号の説明

１ スパイクノイズ除去回路
２ 入力端子
３ 遅延ゲート
４ 一致検出ゲート
５ 遅延ゲート
６ フリップフロップ
７ 出力端子
８ 遅延回路
１０ 同期信号（水平または垂直）
１１ 出力同期信号
１２ 映像表示用出力信号群
５０ ＣＲ遅延回路
５１ 入力端子
５２ インバータ素子
５３ 抵抗
５４ 容量
５５ シュミット・トリガ回路
５６ 出力端子
６０ スパイクノイズ除去回路
６１ 入力端子
６２ 遅延ゲート
６３ 遅延ゲート
６４ アンドゲート
６５ アンドゲート
６６ アンドゲート
６７ オアゲート
６８ 出力端子
１００ デジタルシステム
１１０ 入力インターフェイス（Ｉ／Ｆ）部
１２０ デジタルブロック
２００ ＩＩＣバス
２０１ シリアルデータ入出力端子（ＳＤＡ）
２０２ シリアルクロック入力端子（ＳＣＬ）
２０３ サージ保護素子
２０４ シュミットバッファ
２０５ シリアルデータ出力信号スロープ制御部
２０６ オープンドレインｎ−ＭＯＳ ＦＥＴ
２０７ サージ保護素子
２０８ シュミットバッファ
２１０ 入力インターフェイス部
２２０ 送受信制御部

上記、スパイクノイズ除去回路においては、前記入力信号を一定時間遅延させた第２の遅延信号として、前記レベル一致検出に用いられた前記第１の遅延信号を用いること、または、前記入力信号を所定時間遅延させる遅延回路によって遅延させた信号を用いることができる。

また、前記入力信号、または前記入力信号を一定時間遅延させた第２の遅延信号のサンプリングを、前記レベル一致検出を行う一致ゲートの出力信号を遅延させた信号がクロック入力端子に入力され、前記入力信号、または前記入力信号を一定時間遅延させた第２の遅延信号がデータ入力端子に入力されるフリップフロップで行うことが好ましい。

また、入力インターフェイス部でスパイクノイズ除去を行う構成のデジタルシステムやＩＩＣバス制御でのシリアルクロック入力やシリアルデータ入力部で、前記スパイクノイズの除去を本発明にかかるスパイクノイズ除去回路で行うことが好ましい。

以下、本発明の実施形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の実施の形態にかかるスパイクノイズ除去回路１の回路構成を示すブロック図である。本実施形態のスパイクノイズ除去回路１は、入力端子２から入力された信号を遅延する遅延ゲート３と、一致検出ゲート４，さらにもう一つの遅延ゲート５、フリップフロップ（ＦＦ）６とから構成されている。

入力信号Ａは、第１の遅延ゲート３で、除去すべきノイズの最大パルス幅と同じ所定の遅延量が与えられ、第１の遅延信号Ｂとして一致検出ゲート４に入力される。一致検出ゲート４では、第１の遅延信号Ｂと入力信号Ａとの一致を検出し、出力信号Ｃとする。この出力信号Ｃは、２つめの遅延ゲート５でごくわずか遅らされて、遅延信号Ｄとなり、フリップフロップ６のクロック入力端子（ＣＫ）に入力される。また、入力信号Ａは、フリップフロップ６データ入力端子（Ｄ）に入力され、フリップフロップ６の非反転出力信号がスパイクノイズ除去回路１の出力信号Ｅとなる。このようにすることで、入力信号Ａと、この入力信号Ａに除去すべきノイズの最大パルス幅を遅延量として遅延させた信号である第１の遅延信号Ｂとのレベル一致検出を行い、レベル一致検出の結果得られた信号Ｃで入力信号Ａをサンプリングすることができる。

次に、本実施の形態のスパイクノイズ除去回路１の動作を示すタイミングチャートである図２および図３を用いて、信号の処理を説明する。

まず、図２は、入力信号が「０」の時を示し、図２（ａ）は従来のスパイクノイズ除去回路で誤動作が生じた、除去すべきノイズの最大パルス幅を遅延量ΔＴとしたとき、「ΔＴ」より広く「２ΔＴ」より狭い幅の信号が入力された場合のタイミングチャートである。

時刻ｔ１において、除去すべきノイズの最大パルス幅であるΔＴより広く、「２ΔＴ」よりは狭いパルス幅を持つ正極性の信号が入力される。この信号のパルス幅はｔ２−ｔ１であるから、ΔＴ＜信号幅（ｔ２−ｔ１）＜２ΔＴという関係が成り立つ。

遅延ゲート３が出力する第１の遅延信号Ｂは、入力信号ＡをΔＴだけ遅らせたものであり、入力信号Ａと第１の遅延信号Ｂとの一致をみる一致検出ゲート４の出力信号Ｃは、図に示すように時刻ｔ１からΔＴの間と、時刻ｔ２からΔＴの間のみ「０」となる。言い換えれば、信号Ｃは、時刻ｔ１＋ΔＴと時刻ｔ２＋ΔＴとにおいて立ち上がりエッジを生じる。この信号Ｃを、２つめの遅延ゲート５によって僅かな遅延量（遅延時間α）だけ遅延させた信号Ｄによって、フリップフロップ６により入力信号Ａをサンプリングする。従って、サンプリングするタイミングは、時刻ｔ１＋ΔＴ＋αと、時刻ｔ２＋ΔＴ＋αであり、フリップフロップ６から得られる信号は、時刻ｔ１＋ΔＴ＋αで立ち上がり、時刻ｔ２＋ΔＴ＋αで立ち下がるものとなる。結果としてパルス幅（ｔ２−ｔ１）の信号がΔＴ＋α遅れて出力されることとなり、入力信号Ａを正しく伝達することとなる。

一方、所定のパルス幅ΔＴよりも狭いパルス幅の、スパイクノイズが入力された場合のタイミングチャートを示したものが図２（ｂ）である。

時刻ｔ３に、パルス幅が（ｔ４−ｔ３）＜ΔＴのスパイクノイズが入力された場合、遅延ゲート３によってΔＴ遅らせた遅延信号Ｂと入力信号Ａとは、ノイズによっていずれか一方が「１」となっている場合に両者が相違することになるため、一致検出ゲート４の出力信号Ｃは、この期間だけ「０」となる。言い換えると、時刻ｔ４と時刻ｔ４＋ΔＴとにおいて立ち上がりエッジを生じる。

この信号Ｃを僅かな遅延量αだけ遅延させた信号Ｄをフリップフロップ６のクロック入力端子に入力することで、入力信号Ａをサンプリングすると、時刻ｔ４＋αと時刻ｔ４＋ΔＴ＋αのサンプリング時では、入力信号Ａのレベルはいずれも「０」であるため、出力信号Ｅは「０」を維持し、スパイクノイズが除去されたことが分かる。

次に図３は、入力信号が「１」の時を示し、図３（ａ）は「ΔＴ」より広く「２ΔＴ」より狭い幅の信号が入力された場合、図３（ｂ）は所定のパルス幅ΔＴよりも狭いパルス幅のスパイクノイズが入力された場合のタイミングチャートである。

図３（ａ）に示すように、時刻ｔ１においてパルス幅（ｔ２−ｔ１）の負の信号が入力された場合でも、一致検出にはその方向性がないため一致ゲート４の出力信号Ｃは図２（ａ）の場合と同じになる。この出力信号Ｃをわずかな遅延量遅延させてサンプリングすると、入力信号Ａは、時刻ｔ１＋ΔＴ＋αでは「０」、また、時刻ｔ２＋ΔＴ＋αでは「１」であるから、フリップフロップ６から得られる出力信号Ｅは、時刻ｔ１＋ΔＴ＋αで立ち下がり、時刻ｔ２＋ΔＴ＋αで立ち上がるものとなる。結果としてパルス幅（ｔ２−ｔ１）の負の信号が、ΔＴ＋α遅れて出力されることとなり、入力信号Ａを正しく伝達することとなる。

一方、所定のパルス幅ΔＴよりも狭いパルス幅のスパイクノイズが入力された場合は、図３（ｂ）に示すとおりであり、やはり一致ゲート４の出力信号Ｃは図３（ｂ）の場合と同じになる。時刻ｔ４＋αと時刻ｔ４＋ΔＴ＋αとにおいてサンプリングされる入力信号Ａは、いずれも「１」であるから、出力信号Ｅは「１」を維持し、スパイクノイズが除去されたことが分かる。

上記図２及び図３のタイミングチャートで示した、本実施形態にかかるスパイクノイズ除去回路での手法を説明するため、信号処理の流れをフロー図として示したものが図４である。

図４に示すように、本実施形態でのスパイクノイズ除去回路１では、入力端子２から入力される入力信号Ａと、これに遅延ゲート３で除去すべきノイズのパルス幅である所定量の遅延を付加した第１の遅延信号Ｂとの、両者の一致を一致検出ゲート４で検出して信号Ｃとして出力する。この信号Ｃに遅延ゲート５でごくわずかな量のサンプリングマージン用遅延を付加した信号Ｄを得て、その立ち上がりタイミングで入力信号をサンプリングすることでフリップフロップ６により非反転出力として出力信号Ｅを得るのである。

このように、本実施形態にかかるスパイクノイズ除去回路では、除去すべきパルス幅によって定まる所定量の遅延を一度だけ行って信号を作成しているため、従来のスパイクノイズ除去回路のように「２ΔＴ」という遅延が生じず、「ΔＴ」と「２ΔＴ」との間のパルス幅の信号が特殊ケースとして誤動作を引き起こすことがないようになっている。また、パルス幅がΔＴ以上の信号の場合は、ΔＴ遅延された信号の両エッジのタイミングで元の信号をサンプリングし、パルス幅がΔＴ以下の除去すべきスパイクノイズの場合は、スパイクノイズ信号とΔＴ遅延した信号のトレイリングエッジのタイミングで元の信号をサンプリングするようにしたため、パルス幅がΔＴより小さいスパイクノイズと、ΔＴより大きい正規の信号とを判別して処理することができる。

なお、上記本実施形態では、サンプリングの信号として入力信号Ａを用いた例を示したが、本発明はこれに限らず、例えばサンプリングの信号として、入力信号ＡをΔＴ以下の一定時間遅延させた第２の遅延信号を用いることができる。

ここで、第２の遅延信号の遅延時間（β）は、ΔＴ以下であれば良いので、例えば入力信号Ａを除去すべきノイズのパルス幅ΔＴだけ遅延させた第１の遅延信号Ｂを、そのまま第２の遅延信号として用いることができる。

図５は、本実施形態にかかるスパイク除去回路の第１の応用例である回路構成を示すブロック図を示す。この、第１の応用例は、サンプリング信号である第２の遅延信号として、第１の遅延信号Ｂを用いるものである。

図５に示す、本実施形態のスパイクノイズ除去回路１の第１の応用例は、図１に示した本実施形態のスパイクノイズ除去回路１と構成する回路部品は同じであり、入力端子２から入力された信号を遅延する遅延ゲート３の出力である第１の遅延信号Ｂが、フリップフロップ（ＦＦ）６のデータ入力端子（Ｄ）に入力されている点が図１の回路構成と異なる。

図５に示した、サンプリング信号である第２の遅延信号として第１の遅延信号Ｂを用いる、本実施形態にかかるスパイク除去回路の第１の応用例でも、図１に示した本実施形態にかかるスパイクノイズ除去回路の場合と同様に動作することは、図２および図３に示したタイミングチャートから明らかである。すなわち、本実施形態にかかるスパイク除去回路では、信号Ｄによってフリップフロップ６に入力された信号のサンプリングを行い、フリップフロップ６の非反転出力信号がスパイクノイズ除去回路１の出力信号Ｅとなるものである。そして、図２（ａ）（ｂ）、図３（ａ）（ｂ）から、フリップフロップ６でサンプリングする対象の信号が入力信号Ａから第１の遅延信号Ｂに変更された場合であっても、出力信号Ｅが同じとなることは明らかである。

この第１の応用例の場合のように、サンプリングされる信号として入力信号Ａをそのまま用いず、第１の遅延信号Ｂを用いた場合には、ごく短時間のパルス（ひげ）ノイズの混在の可能性が常にある入力信号Ａを用いる場合と比較して、ΔＴの遅延ゲート３を介することでこのパルスノイズが消滅することが期待できる。

上記したように、ΔＴ以下の遅延時間（β）を持つ第２の遅延信号として、入力信号Ａに任意の遅延量βを付加した信号を用いることができる。図６は、本実施形態のスパイクノイズ除去回路１の第２の応用例として、入力信号ＡにΔＴ以下の任意の遅延量βを付加した信号を用いる場合の回路構成を示すブロック図である。

図６に示す、本実施形態にかかるスパイクノイズ除去回路の第２の応用では、入力信号Ａに所定の遅延量βを付加する遅延回路８を有している。そして、入力信号Ａを遅延時間βだけ遅延させた信号Ｆを、フリップフロップ６のデータ入力端子（Ｄ）に入力する構成となっている。この第２の応用例の場合でも、第２の遅延信号として第１の遅延信号Ｂを用いた第１の応用例の場合と同じ、スパイクノイズ除去回路１の出力信号Ｅを得ることができる。

また、この第２の応用例に用いた遅延回路８としては、他の遅延素子と同じく一般の遅延ゲートを用いることができることは、言うまでもない。また、サンプリングされる信号として遅延された信号を用いることから、上記した第１の応用例の場合と同じく、遅延回路８で入力信号Ａに混在している可能性があるパルスノイズが除去されるという効果を期待することができる。

なお、本実施の形態として示した、サンプリングされる信号として入力信号Ａをそのまま用いる場合は、入力信号Ａを所定時間β遅延させた第２の遅延信号をサンプリングされる信号として用いる第１の応用例および第２の応用例の場合と比較して、回路の動作マージンを大きくとることができるというメリットがある。したがって、本実施形態にかかるスパイクノイズ除去回路として、図１に示したものを用いるか、それとも応用例である図５または図６に示したものを用いるかは、入力信号に混在するパルスノイズ除去の効果を期待するか否かと合わせ、回路の動作マージンを考慮して適宜選択すればよい。

（第２の実施形態）
図７は、本発明にかかるスパイク信号除去回路１を入力インターフェイス（Ｉ／Ｆ）部１１０に用いたデジタルシステム１００のブロック構成を示す図である。

図に示すように、デジタルブロック１２０に入力される入力信号は、たとえば映像表示用ＬＳＩなどでは、映像信号と同期している水平同期信号と垂直同期信号である。デジタルブロック１２０での表示コントロール制御における水平表示、垂直表示の基準タイミング信号である、水平／垂直の同期信号１０が、本発明にかかるスパイク信号除去回路１の入力端子２に各々入力される。デジタルブロック１２０では、水平表示の制御と表示用出力信号を作成する主な処理としての水平ＰＬＬと、垂直表示の制御と、映像表示用出力信号群１２を作成する主な処理部としての通常、垂直カウントダウンと呼ばれる処理を備えている。

このため、本発明にかかるスパイク信号除去回路１で、基準入力信号の水平同期信号と垂直同期信号に混在されるスパイクノイズを除去した後の出力同期信号１１として出力することにより、安定した映像表示を行うようにしたのが実施形態２の構成である。

また、図８は、本発明にかかるスパイク信号除去回路１をＩＩＣバスの入出力段構成２００に用いた場合のブロック図である。

ＩＩＣバスの送受信制御は、シリアルクロックと、シリアルデータの２本で行われる。入力インターフェイス部２１０において、シリアルデータの受信時にシリアルデータの入出力端子２０１は、入力端子となってシリアルデータの信号が入力され、シリアルクロック入力端子２０２は、シリアルクロック信号が入力されて、シリアルデータの受信をつかさどっている。これらの入力信号から、スパイクノイズを除去した後、ＩＩＣバスの送受信制御部２２０に入力信号が送られる。図中２０５と２０６は、シリアルデータ送信時のブロックとオープンドレイン出力のｎ−ＭＯＳＦＥＴである。２０５は通常、シリアルデータ出力信号スロープ制御部と呼ばれるものである。

シリアルデータ入力信号、シリアルクロック入力信号とも、各々２０４．２０８のシュミット回路を介して、本発明にかかるスパイク信号除去回路１の入力信号Ａとしており、これらのシュミット回路で除去できないスパイク性の所定の一定幅以上のノイズを除去できるように構成した実施形態である。特にＩＩＣバス制御ではバスの仕様としてスパイクノイズの許容される所定の幅が規定されている。なお、２０３と２０７は、サージ保護素子である。

以上のように、本発明によれば、所定のパルス幅よりも小さな信号はスパイクノイズとして除去し、それよりも大きなパルス幅の信号は正規の信号として伝達できるという、精度と安定性の高いスパイクノイズ除去回路を提供することができる。

このため、映像表示用コントローラなどのデジタルシステムやＩＩＣバス制御の入力インターフェイス部に適用して、誤動作の防止や信頼性の高い動作保証をおこなうことが可能となる。

本発明は、入力信号中のスパイクノイズを除去するスパイクノイズ除去回路、および、これを入力信号のスパイクノイズの除去に用いるデジタルシステムやＩＩＣバスに関する。

デジタルシステムの入力インターフェイス部に使用され、入力信号に生じるスパイクノイズを除去する回路として、従来は図９に示すようなＣＲ遅延回路が用いられていた。この従来のＣＲ遅延回路５０では、入力端子５１から入力された信号は、インバータ素子５２を介して抵抗５３、容量５４で遅延させられ、シュミット・トリガ回路５５を経て出力端子５６に出力される。しかしながら、この回路では、抵抗（Ｒ）と容量（Ｃ）とを用いているために集積化が困難であること、また、設定される遅延量の精度が不十分であるなどの課題を有していた。

一方、この課題を解決し、入力信号が「０（“Ｌｏ”）」の時に生じるプラス方向のスパイクノイズと、入力信号が「１（“Ｈｉ”）」の時に生じるマイナス方向のスパイクノイズの両方を除去する、デジタル回路としてのスパイクノイズ除去回路が提案されている（特許文献１）。

このスパイクノイズ除去回路６０は、図１０に示すように、２つの遅延ゲート６２、６３と３つのアンドゲート６４，６５，６６、および、１つのオアゲート６７から構成されている。入力端子６１から入力された入力信号ａは、遅延ゲート６２で除去すべきスパイクノイズのパルス幅ΔＴだけ遅延されて遅延信号ｂとなり、遅延信号ｂはもう一つの遅延ゲート６３でさらにΔＴだけ遅延されて遅延信号ｃとなる。

アンドゲート６４は、入力信号ａと遅延信号ｂが入力され、オアゲート６７の１つの入力端子に出力信号ｄを与える。アンドゲート６５は、入力信号ａと遅延信号ｃが入力され、オアゲート６７の２つ目の入力端子に出力信号ｅを与える。そしてアンドゲート６６は、遅延信号ｂと遅延信号ｃが入力され、オアゲート６７の最後の入力端子に出力信号ｆを与える。３つの入力信号が入力されたときのオアゲート６７の出力信号ｇが、出力端子６８に出力される。この出力信号ｇが、入力信号ａから、所定パルス幅以下のスパイクノイズを除去したスパイクノイズ除去回路６０の出力信号であり、デジタルシステムやＩＩＣバス制御システムの入力信号となる。

なお、ＩＩＣバスとは「Inter IC BUS」の略語であり、ＩＣ間や装置内部のコミュニケーション用のシリアルバスのことを示し、ＩＩＣバスは、データとクロックとの２本の双方向制御線から成り立っている。

次に、この従来のスパイクノイズ除去回路６０で、スパイクノイズが除去しうることを図１１および図１２に示すタイミングチャートを用いて説明する。

まず、図１１は、入力信号が「０」の場合を示し、図１１（ａ）はスパイクノイズが入力した場合を示す。図１１（ａ）に示すように、入力信号ａに時刻ｔ５においてスパイクノイズが発生した場合、このノイズは遅延ゲート６２及び６３により、ΔＴ遅れて遅延信号ｂに、また、２ΔＴ遅れて遅延信号ｃに現れる。しかし、アンドゲート６４、６５，６６の出力信号ｄ、ｅ、ｆはいずれも「０」であるので、これら３つの信号を入力とするオアゲート６７の出力信号ｇも「０」となる。このようにして、入力信号ａのスパイクノイズを除去した出力信号ｇが得られるのである。

一方、入力信号ａに正規の信号が加わり、レベルが「０」から「１」に変化した場合を示すのが、図１１（ｂ）である。図１１（ｂ）に示すように、入力信号ａが時刻ｔ８で「１」に変化した場合、遅延信号ｂではΔＴだけ、また、遅延信号ｃでは２ΔＴだけこれが遅延して伝わる。そして、アンドゲート６４の出力信号ｄは、ｔ８からΔＴ遅れた時刻ｔ９で、また、アンドゲート６５，６６の出力信号ｅ、ｆは、２ΔＴ遅れた時刻ｔ１０で、信号レベルが「１」に変化する。このため、オアゲート６７の出力信号ｇは、ｔ９において「１」に変わりそのまま維持される。このようにして、正規の入力信号ａがΔＴ遅れて出力信号ｇとなることが分かる。

次に、入力信号ａが「１」である場合の、負のスパイクパルスの除去と、「１」が「０」に変わる正規の信号が入力された場合のタイムチャートを示すのが図１２である。図１２（ａ）に示すように、入力信号ａに時刻ｔ５において負のスパイクノイズが加わった場合、２つの遅延ゲート６２，６３からの遅延信号ｂ、ｃ、および３つのアンドゲート６４，６５，６６の出力信号ｄ、ｅ、ｆは図のようになる。これら３つの信号が入力されるオアゲート６７の出力信号ｇは、スパイクノイズが除去された信号として与えられる。また、入力信号ａが時刻ｔ８において「１」から「０」に変化した場合には、図１２（ｂ）に示すように、出力信号ｇは所定時間ΔＴ遅れて、時刻ｔ９に「１」から「０」に変化し、入力信号ａの変化が伝わっている。
特開平５−１９１２２６号公報

ここで、上記従来のスパイクノイズ除去回路６０に、ΔＴよりも長く、２ΔＴより短いパルス状の信号が入力した場合を考えてみる。

図１３（ａ）は、入力信号ａが「０」のとき、パルス幅が「ΔＴ」より広くΔＴの２倍の「２ΔＴ」よりも狭い正の信号が時刻ｔ１１に入力された場合を示す。信号の「１」の期間はｔ１１からｔ１２までの幅を持つため、ΔＴ＜信号幅（ｔ１２−ｔ１１）＜２ΔＴという関係が成り立つ。

この場合、アンドゲート６４の出力信号ｄには入力信号ａと遅延ゲート６２によりΔＴ遅延された遅延信号ｂが入力されるため、その出力信号ｄとして時刻（ｔ１１＋ΔＴ）からｔ１２の間に「１」が出力される。また、アンドゲート６６の出力信号ｆとしては、遅延信号ｂと遅延ゲート６３からの遅延信号ｃとの「１」の重なり期間が（ｔ１１＋２ΔＴ）から（ｔ１２＋ΔＴ）の間に出力される。なお、入力信号ａと遅延信号ｃが入力されるアンドゲート６５の出力信号ｅは「０」のままである。このため、オアゲート６７の出力信号ｇは、「１」が時刻（ｔ１１＋ΔＴ）からｔ１２までの間と、時刻（ｔ１１＋２ΔＴ）から（ｔ１２＋ΔＴ）までの間に２回の短いパルスとして出力されることになる。

同じように、入力信号ａが「１」のとき、パルス幅が「ΔＴ」より広く「２ΔＴ」よりも狭い負の信号が時刻ｔ１１に入力された場合を示すのが図１３（ｂ）である。図１３（ｂ）の場合も、図１３（ａ）の場合と同様に、出力信号ｇとして、「０」が時刻（ｔ１１＋ΔＴ）からｔ１２までの間と、時刻（ｔ１１＋２ΔＴ）から（ｔ１２＋ΔＴ）の間に２回の短いパルスとして出力されることになる。

このように、従来のスパイクノイズ除去回路では、除去すべきスパイクノイズ幅であるΔＴよりも広くその２倍のパルス幅である２ΔＴよりも狭いパルス幅の信号が入力された場合には、正規の信号を出力できずに、２つのパルス信号を出力信号としてしまうという誤動作を生じることとなる。

言うまでもなく、デジタルシステムにおいてのスパイクノイズ除去回路としては、高い精度と動作の安定性が要求される。したがって、除去されるべきスパイクノイズ幅として規定されたパルス幅以下のノイズを正確に除去することもさることながら、除去すべきではない正規の信号パルスが入力された場合に、誤動作を生じることは許されない。

本発明は上記従来の課題を解決するもので、所定のパルス幅以下のスパイクノイズを確実に除去できるとともに、所定幅より広い信号パルスについては、これを正確に伝達出力できるスパイクノイズ除去回路を提供することを目的とする。

上記課題を解決するため、本発明のスパイクノイズ除去回路は、入力信号と、除去すべきノイズの最大パルス幅を遅延量として前記入力信号を遅延させた第１の遅延信号とのレベル一致検出を行い、前記レベル一致検出の結果得られた信号で、前記入力信号または前記入力信号を一定時間遅延させた第２の遅延信号のいずれかをサンプリングすることで、前記入力信号のスパイクノイズを除去することを特徴とする。

このようにすることで、所定幅以下のスパイクノイズを確実に除去し、除去すべきノイズ幅以上の信号を正確に出力信号とすることができる。

上記、スパイクノイズ除去回路においては、前記入力信号を一定時間遅延させた第２の遅延信号として、前記レベル一致検出に用いられた前記第１の遅延信号を用いること、または、前記入力信号を所定時間遅延させる遅延回路によって遅延させた信号を用いることができる。

また、前記入力信号、または前記入力信号を一定時間遅延させた第２の遅延信号のサンプリングを、前記レベル一致検出を行う一致ゲートの出力信号を遅延させた信号がクロック入力端子に入力され、前記入力信号、または前記入力信号を一定時間遅延させた第２の遅延信号がデータ入力端子に入力されるフリップフロップで行うことが好ましい。

また、入力インターフェイス部でスパイクノイズ除去を行う構成のデジタルシステムやＩＩＣバス制御でのシリアルクロック入力やシリアルデータ入力部で、前記スパイクノイズの除去を本発明にかかるスパイクノイズ除去回路で行うことが好ましい。

以下、本発明の実施形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の実施の形態にかかるスパイクノイズ除去回路１の回路構成を示すブロック図である。本実施形態のスパイクノイズ除去回路１は、入力端子２から入力された信号を遅延する遅延ゲート３と、一致検出ゲート４，さらにもう一つの遅延ゲート５、フリップフロップ（ＦＦ）６とから構成されている。

入力信号Ａは、第１の遅延ゲート３で、除去すべきノイズの最大パルス幅と同じ所定の遅延量が与えられ、第１の遅延信号Ｂとして一致検出ゲート４に入力される。一致検出ゲート４では、第１の遅延信号Ｂと入力信号Ａとの一致を検出し、出力信号Ｃとする。この出力信号Ｃは、２つめの遅延ゲート５でごくわずか遅らされて、遅延信号Ｄとなり、フリップフロップ６のクロック入力端子（ＣＫ）に入力される。また、入力信号Ａは、フリップフロップ６データ入力端子（Ｄ）に入力され、フリップフロップ６の非反転出力信号がスパイクノイズ除去回路１の出力信号Ｅとなる。このようにすることで、入力信号Ａと、この入力信号Ａに除去すべきノイズの最大パルス幅を遅延量として遅延させた信号である第１の遅延信号Ｂとのレベル一致検出を行い、レベル一致検出の結果得られた信号Ｃで入力信号Ａをサンプリングすることができる。

次に、本実施の形態のスパイクノイズ除去回路１の動作を示すタイミングチャートである図２および図３を用いて、信号の処理を説明する。

まず、図２は、入力信号が「０」の時を示し、図２（ａ）は従来のスパイクノイズ除去回路で誤動作が生じた、除去すべきノイズの最大パルス幅を遅延量ΔＴとしたとき、「ΔＴ」より広く「２ΔＴ」より狭い幅の信号が入力された場合のタイミングチャートである。

時刻ｔ１において、除去すべきノイズの最大パルス幅であるΔＴより広く、「２ΔＴ」よりは狭いパルス幅を持つ正極性の信号が入力される。この信号のパルス幅はｔ２−ｔ１であるから、ΔＴ＜信号幅（ｔ２−ｔ１）＜２ΔＴという関係が成り立つ。

遅延ゲート３が出力する第１の遅延信号Ｂは、入力信号ＡをΔＴだけ遅らせたものであり、入力信号Ａと第１の遅延信号Ｂとの一致をみる一致検出ゲート４の出力信号Ｃは、図に示すように時刻ｔ１からΔＴの間と、時刻ｔ２からΔＴの間のみ「０」となる。言い換えれば、信号Ｃは、時刻ｔ１＋ΔＴと時刻ｔ２＋ΔＴとにおいて立ち上がりエッジを生じる。この信号Ｃを、２つめの遅延ゲート５によって僅かな遅延量（遅延時間α）だけ遅延させた信号Ｄによって、フリップフロップ６により入力信号Ａをサンプリングする。従って、サンプリングするタイミングは、時刻ｔ１＋ΔＴ＋αと、時刻ｔ２＋ΔＴ＋αであり、フリップフロップ６から得られる信号は、時刻ｔ１＋ΔＴ＋αで立ち上がり、時刻ｔ２＋ΔＴ＋αで立ち下がるものとなる。結果としてパルス幅（ｔ２−ｔ１）の信号がΔＴ＋α遅れて出力されることとなり、入力信号Ａを正しく伝達することとなる。

一方、所定のパルス幅ΔＴよりも狭いパルス幅の、スパイクノイズが入力された場合のタイミングチャートを示したものが図２（ｂ）である。

時刻ｔ３に、パルス幅が（ｔ４−ｔ３）＜ΔＴのスパイクノイズが入力された場合、遅延ゲート３によってΔＴ遅らせた遅延信号Ｂと入力信号Ａとは、ノイズによっていずれか一方が「１」となっている場合に両者が相違することになるため、一致検出ゲート４の出力信号Ｃは、この期間だけ「０」となる。言い換えると、時刻ｔ４と時刻ｔ４＋ΔＴとにおいて立ち上がりエッジを生じる。

この信号Ｃを僅かな遅延量αだけ遅延させた信号Ｄをフリップフロップ６のクロック入力端子に入力することで、入力信号Ａをサンプリングすると、時刻ｔ４＋αと時刻ｔ４＋ΔＴ＋αのサンプリング時では、入力信号Ａのレベルはいずれも「０」であるため、出力信号Ｅは「０」を維持し、スパイクノイズが除去されたことが分かる。

次に図３は、入力信号が「１」の時を示し、図３（ａ）は「ΔＴ」より広く「２ΔＴ」より狭い幅の信号が入力された場合、図３（ｂ）は所定のパルス幅ΔＴよりも狭いパルス幅のスパイクノイズが入力された場合のタイミングチャートである。

図３（ａ）に示すように、時刻ｔ１においてパルス幅（ｔ２−ｔ１）の負の信号が入力された場合でも、一致検出にはその方向性がないため一致ゲート４の出力信号Ｃは図２（ａ）の場合と同じになる。この出力信号Ｃをわずかな遅延量遅延させてサンプリングすると、入力信号Ａは、時刻ｔ１＋ΔＴ＋αでは「０」、また、時刻ｔ２＋ΔＴ＋αでは「１」であるから、フリップフロップ６から得られる出力信号Ｅは、時刻ｔ１＋ΔＴ＋αで立ち下がり、時刻ｔ２＋ΔＴ＋αで立ち上がるものとなる。結果としてパルス幅（ｔ２−ｔ１）の負の信号が、ΔＴ＋α遅れて出力されることとなり、入力信号Ａを正しく伝達することとなる。

一方、所定のパルス幅ΔＴよりも狭いパルス幅のスパイクノイズが入力された場合は、図３（ｂ）に示すとおりであり、やはり一致ゲート４の出力信号Ｃは図３（ｂ）の場合と同じになる。時刻ｔ４＋αと時刻ｔ４＋ΔＴ＋αとにおいてサンプリングされる入力信号Ａは、いずれも「１」であるから、出力信号Ｅは「１」を維持し、スパイクノイズが除去されたことが分かる。

上記図２及び図３のタイミングチャートで示した、本実施形態にかかるスパイクノイズ除去回路での手法を説明するため、信号処理の流れをフロー図として示したものが図４である。

図４に示すように、本実施形態でのスパイクノイズ除去回路１では、入力端子２から入力される入力信号Ａと、これに遅延ゲート３で除去すべきノイズのパルス幅である所定量の遅延を付加した第１の遅延信号Ｂとの、両者の一致を一致検出ゲート４で検出して信号Ｃとして出力する。この信号Ｃに遅延ゲート５でごくわずかな量のサンプリングマージン用遅延を付加した信号Ｄを得て、その立ち上がりタイミングで入力信号をサンプリングすることでフリップフロップ６により非反転出力として出力信号Ｅを得るのである。

このように、本実施形態にかかるスパイクノイズ除去回路では、除去すべきパルス幅によって定まる所定量の遅延を一度だけ行って信号を作成しているため、従来のスパイクノイズ除去回路のように「２ΔＴ」という遅延が生じず、「ΔＴ」と「２ΔＴ」との間のパルス幅の信号が特殊ケースとして誤動作を引き起こすことがないようになっている。また、パルス幅がΔＴ以上の信号の場合は、ΔＴ遅延された信号の両エッジのタイミングで元の信号をサンプリングし、パルス幅がΔＴ以下の除去すべきスパイクノイズの場合は、スパイクノイズ信号とΔＴ遅延した信号のトレイリングエッジのタイミングで元の信号をサンプリングするようにしたため、パルス幅がΔＴより小さいスパイクノイズと、ΔＴより大きい正規の信号とを判別して処理することができる。

なお、上記本実施形態では、サンプリングの信号として入力信号Ａを用いた例を示したが、本発明はこれに限らず、例えばサンプリングの信号として、入力信号ＡをΔＴ以下の一定時間遅延させた第２の遅延信号を用いることができる。

ここで、第２の遅延信号の遅延時間（β）は、ΔＴ以下であれば良いので、例えば入力信号Ａを除去すべきノイズのパルス幅ΔＴだけ遅延させた第１の遅延信号Ｂを、そのまま第２の遅延信号として用いることができる。

図５は、本実施形態にかかるスパイク除去回路の第１の応用例である回路構成を示すブロック図を示す。この、第１の応用例は、サンプリング信号である第２の遅延信号として、第１の遅延信号Ｂを用いるものである。

図５に示す、本実施形態のスパイクノイズ除去回路１の第１の応用例は、図１に示した本実施形態のスパイクノイズ除去回路１と構成する回路部品は同じであり、入力端子２から入力された信号を遅延する遅延ゲート３の出力である第１の遅延信号Ｂが、フリップフロップ（ＦＦ）６のデータ入力端子（Ｄ）に入力されている点が図１の回路構成と異なる。

図５に示した、サンプリング信号である第２の遅延信号として第１の遅延信号Ｂを用いる、本実施形態にかかるスパイク除去回路の第１の応用例でも、図１に示した本実施形態にかかるスパイクノイズ除去回路の場合と同様に動作することは、図２および図３に示したタイミングチャートから明らかである。すなわち、本実施形態にかかるスパイク除去回路では、信号Ｄによってフリップフロップ６に入力された信号のサンプリングを行い、フリップフロップ６の非反転出力信号がスパイクノイズ除去回路１の出力信号Ｅとなるものである。そして、図２（ａ）（ｂ）、図３（ａ）（ｂ）から、フリップフロップ６でサンプリングする対象の信号が入力信号Ａから第１の遅延信号Ｂに変更された場合であっても、出力信号Ｅが同じとなることは明らかである。

この第１の応用例の場合のように、サンプリングされる信号として入力信号Ａをそのまま用いず、第１の遅延信号Ｂを用いた場合には、ごく短時間のパルス（ひげ）ノイズの混在の可能性が常にある入力信号Ａを用いる場合と比較して、ΔＴの遅延ゲート３を介することでこのパルスノイズが消滅することが期待できる。

上記したように、ΔＴ以下の遅延時間（β）を持つ第２の遅延信号として、入力信号Ａに任意の遅延量βを付加した信号を用いることができる。図６は、本実施形態のスパイクノイズ除去回路１の第２の応用例として、入力信号ＡにΔＴ以下の任意の遅延量βを付加した信号を用いる場合の回路構成を示すブロック図である。

図６に示す、本実施形態にかかるスパイクノイズ除去回路の第２の応用では、入力信号Ａに所定の遅延量βを付加する遅延回路８を有している。そして、入力信号Ａを遅延時間βだけ遅延させた信号Ｆを、フリップフロップ６のデータ入力端子（Ｄ）に入力する構成となっている。この第２の応用例の場合でも、第２の遅延信号として第１の遅延信号Ｂを用いた第１の応用例の場合と同じ、スパイクノイズ除去回路１の出力信号Ｅを得ることができる。

また、この第２の応用例に用いた遅延回路８としては、他の遅延素子と同じく一般の遅延ゲートを用いることができることは、言うまでもない。また、サンプリングされる信号として遅延された信号を用いることから、上記した第１の応用例の場合と同じく、遅延回路８で入力信号Ａに混在している可能性があるパルスノイズが除去されるという効果を期待することができる。

なお、本実施の形態として示した、サンプリングされる信号として入力信号Ａをそのまま用いる場合は、入力信号Ａを所定時間β遅延させた第２の遅延信号をサンプリングされる信号として用いる第１の応用例および第２の応用例の場合と比較して、回路の動作マージンを大きくとることができるというメリットがある。したがって、本実施形態にかかるスパイクノイズ除去回路として、図１に示したものを用いるか、それとも応用例である図５または図６に示したものを用いるかは、入力信号に混在するパルスノイズ除去の効果を期待するか否かと合わせ、回路の動作マージンを考慮して適宜選択すればよい。

（第２の実施形態）
図７は、本発明にかかるスパイク信号除去回路１を入力インターフェイス（Ｉ／Ｆ）部１１０に用いたデジタルシステム１００のブロック構成を示す図である。

図に示すように、デジタルブロック１２０に入力される入力信号は、たとえば映像表示用ＬＳＩなどでは、映像信号と同期している水平同期信号と垂直同期信号である。デジタルブロック１２０での表示コントロール制御における水平表示、垂直表示の基準タイミング信号である、水平／垂直の同期信号１０が、本発明にかかるスパイク信号除去回路１の入力端子２に各々入力される。デジタルブロック１２０では、水平表示の制御と表示用出力信号を作成する主な処理としての水平ＰＬＬと、垂直表示の制御と、映像表示用出力信号群１２を作成する主な処理部としての通常、垂直カウントダウンと呼ばれる処理を備えている。

このため、本発明にかかるスパイク信号除去回路１で、基準入力信号の水平同期信号と垂直同期信号に混在されるスパイクノイズを除去した後の出力同期信号１１として出力することにより、安定した映像表示を行うようにしたのが実施形態２の構成である。

また、図８は、本発明にかかるスパイク信号除去回路１をＩＩＣバスの入出力段構成２００に用いた場合のブロック図である。

ＩＩＣバスの送受信制御は、シリアルクロックと、シリアルデータの２本で行われる。入力インターフェイス部２１０において、シリアルデータの受信時にシリアルデータの入出力端子２０１は、入力端子となってシリアルデータの信号が入力され、シリアルクロック入力端子２０２は、シリアルクロック信号が入力されて、シリアルデータの受信をつかさどっている。これらの入力信号から、スパイクノイズを除去した後、ＩＩＣバスの送受信制御部２２０に入力信号が送られる。図中２０５と２０６は、シリアルデータ送信時のブロックとオープンドレイン出力のｎ−ＭＯＳＦＥＴである。２０５は通常、シリアルデータ出力信号スロープ制御部と呼ばれるものである。

シリアルデータ入力信号、シリアルクロック入力信号とも、各々２０４．２０８のシュミット回路を介して、本発明にかかるスパイク信号除去回路１の入力信号Ａとしており、これらのシュミット回路で除去できないスパイク性の所定の一定幅以上のノイズを除去できるように構成した実施形態である。特にＩＩＣバス制御ではバスの仕様としてスパイクノイズの許容される所定の幅が規定されている。なお、２０３と２０７は、サージ保護素子である。

以上のように、本発明によれば、所定のパルス幅よりも小さな信号はスパイクノイズとして除去し、それよりも大きなパルス幅の信号は正規の信号として伝達できるという、精度と安定性の高いスパイクノイズ除去回路を提供することができる。

このため、映像表示用コントローラなどのデジタルシステムやＩＩＣバス制御の入力インターフェイス部に適用して、誤動作の防止や信頼性の高い動作保証をおこなうことが可能となる。

本発明の実施の形態にかかるスパイクノイズ除去回路の回路構成を示すブロック図である。 本発明のスパイクノイズ除去回路の動作を説明するためのタイミングチャートである。 本発明のスパイクノイズ除去回路の動作を説明するためのタイミングチャートである。 本発明のスパイクノイズ除去回路のノイズ除去手法を示すフローチャートである。 本発明の実施の形態にかかるスパイクノイズ除去回路の第１の応用例における回路構成を示すブロック図である。 本発明の実施の形態にかかるスパイクノイズ除去回路の第２の応用例における回路構成を示すブロック図である。 本発明のスパイクノイズ除去回路を用いたデジタルシステム構成を示すブロック図である。 本発明のスパイクノイズ除去回路を用いたＩＩＣバスの構成を示すブロック図である。 従来のＣＲ遅延回路の構成を示す回路図である。 従来のスパイクノイズ除去回路の構成を示す回路図である。 従来のスパイクノイズ除去回路の動作を説明するためのタイミングチャートである。 従来のスパイクノイズ除去回路の動作を説明するためのタイミングチャートである。 従来のスパイクノイズ除去回路の動作を説明するためのタイミングチャートである。

符号の説明

１ スパイクノイズ除去回路
２ 入力端子
３ 遅延ゲート
４ 一致検出ゲート
５ 遅延ゲート
６ フリップフロップ
７ 出力端子
８ 遅延回路
１０ 同期信号（水平または垂直）
１１ 出力同期信号
１２ 映像表示用出力信号群
５０ ＣＲ遅延回路
５１ 入力端子
５２ インバータ素子
５３ 抵抗
５４ 容量
５５ シュミット・トリガ回路
５６ 出力端子
６０ スパイクノイズ除去回路
６１ 入力端子
６２ 遅延ゲート
６３ 遅延ゲート
６４ アンドゲート
６５ アンドゲート
６６ アンドゲート
６７ オアゲート
６８ 出力端子
１００ デジタルシステム
１１０ 入力インターフェイス（Ｉ／Ｆ）部
１２０ デジタルブロック
２００ ＩＩＣバス
２０１ シリアルデータ入出力端子（ＳＤＡ）
２０２ シリアルクロック入力端子（ＳＣＬ）
２０３ サージ保護素子
２０４ シュミットバッファ
２０５ シリアルデータ出力信号スロープ制御部
２０６ オープンドレインｎ−ＭＯＳ ＦＥＴ
２０７ サージ保護素子
２０８ シュミットバッファ
２１０ 入力インターフェイス部
２２０ 送受信制御部

Claims (6)

1. 入力信号と、除去すべきノイズの最大パルス幅を遅延量として前記入力信号を遅延させた第１の遅延信号とのレベル一致検出を行い、前記レベル一致検出の結果得られた信号で、前記入力信号または前記入力信号を一定時間遅延させた第２の遅延信号のいずれかをサンプリングすることで、前記入力信号のスパイクノイズを除去することを特徴とするスパイクノイズ除去回路。
2. 前記入力信号を一定時間遅延させた第２の遅延信号として、前記レベル一致検出に用いられた前記第１の遅延信号を用いる請求項１に記載のスパイクノイズ除去回路。
3. 前記入力信号を一定時間遅延させた第２の遅延信号として、前記入力信号を所定時間遅延させる遅延回路によって遅延させた信号を用いる請求項１に記載のスパイクノイズ除去回路。
4. 前記入力信号、または前記入力信号を一定時間遅延させた第２の遅延信号のサンプリングを、前記レベル一致検出を行う一致ゲートの出力信号を遅延させた信号がクロック入力端子に入力され、前記入力信号、または前記入力信号を一定時間遅延させた第２の遅延信号がデータ入力端子に入力されるフリップフロップで行う請求項１〜３のいずれか１項に記載のスパイクノイズ除去回路。
5. 入力インターフェイス部でスパイクノイズ除去を行う構成のデジタルシステムで、前記スパイクノイズの除去を請求項１〜４のいずれか１項に記載のスパイクノイズ除去回路で行うデジタルシステム。
6. 入力インターフェイス部でスパイクノイズ除去を行う構成のＩＩＣバスで、前記スパイクノイズの除去を請求項１〜４のいずれか１項に記載のスパイクノイズ除去回路で行うＩＩＣバス。

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