JP2013077921A - クロック診断回路 - Google Patents

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潤 竹原
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Abstract

【課題】単一のクロックから、クロック周期、及びクロックパルス幅の変動の異常を確実に検出することができるクロック診断回路を提供することを目的とする。
【解決手段】クロックｓ１０を予め設定されるクロックパルス幅以下の所定時間、遅延させる遅延回路２と、遅延回路２から出力された遅延クロックを所定の周期数倍遅延させる整数倍遅延回路３と、クロックを、遅延クロックを用いて符号化する第１の排他的論理和回路４と、第１の排他的論理和回路４の出力を、整数倍遅延回路３の出力を用いて復号化する第２の排他的論理和回路５と、クロックｓ１０と第２の排他的論理和回路５の出力とを比較して、クロックの異常を検出する比較回路６と、を備え、クロックパルス幅、及びクロック周期の変動を、自身の単一のクロックに基づいて検出するようにしたことを特徴とするクロック診断回路１。
【選択図】 図１

Description

本発明の実施形態は、システムや回路の同期信号として使用されるクロック周期、及びクロックパルス幅の異常を診断するクロック診断回路に関する。
近年国際標準として、装置の製造者・供給者に対して、機能安全規格が国際電気標準化会議の規格IEC61508「電気・電子・プログラマブル電子安全関連系の機能安全」が、更に、特定の産業用機能安全システムにおいては、特定の用途に合わせた派生規格が定められている。
例えば、安全計装システムについては、システムの設計者・インテグレータ・ユーザに対してプロセス用アプリケーション規格IEC61511が定められている。
これらの規格では、システムの設計、保守、廃棄に至るライフサイクルにおける安全を評価し、リスク軽減の要求レベルである安全度水準（SIL; Safety Integrity Level）を定量的な評価尺度として定めている。
このような背景から、安全計装システムにおいては、システムの安全性と信頼性を高めるために、制御装置に使用されるＣＰＵやＦＰＧＡなど、クロックによって動作する回路の誤動作によってシステムが異常状態となることを避けるため、使用するクロックについての診断要求がある。
クロックの異常は、クロック発振回路のランダム故障や、クロック回路に供給する電源の電圧変動、クロック回路の周囲温度などの変化によって起こるので、システムの稼働中にクロックを監視し、異常なクロックを検出する必要がある。
一般的に、２つのクロック信号を比較してクロックの異常を検出する方法（例えば、特許文献１参照。）や、クロックを１クロック遅延させて１クロック前のクロック波形と比較する方法（例えば、特許文献２参照。）が知られている。
特開２００８−１９１９２４号公報 特開平１０−２４０３７４号公報
上述した特許文献１においては、２つの冗長化された系のクロックを診断するために並列動作する２つのＣＰＵと、夫々の系のクロックを比較照合してクロックの異常を診断する方式であるため、２種類のクロックが必要であり、単一クロックしか用いないシステムには適用することができない。
また、上述した特許文献２においては、１つのクロック信号を１クロック遅延させて１クロック前のクロック波形と比較しているため、連続した２クロック周期間でクロック周期及びクロックパルス幅の変化が大きく異なる異常は検出可能であるが、２クロック以上の周期のゆっくりした変動の場合は、その異常を検出することが出来ない問題がある。
例えば、わずかの時間累積的にクロック周期が漸次変動していくような場合には、異常を検出することは難しい。ここでは、このような異常をここでは、「クロックの累積的な変動」と呼ぶことにする。
本発明は上述した問題点を解決するためになされたものであり、単一のクロックから、クロック周期、及びクロックパルス幅の変動の異常を確実に検出することができるクロック診断回路を提供することを目的とする。
上記目的を達成するために、本実施例のクロック診断回路は、単一のクロックに基づいて、自身のクロック周期及びクロックパルス幅の変動の異常を検出するクロック信号診断回路であって、前記クロックを予め設定される前記クロックパルス幅以下の所定時間、遅延させる遅延回路と、前記遅延回路から出力された遅延クロックを所定の周期数倍遅延させる整数倍遅延回路と、前記クロックを、前記遅延クロックを用いて符号化する第１の排他的論理和回路と、前記第１の排他的論理和回路の出力を、前記整数倍遅延回路の出力を用いて復号化する第２の排他的論理和回路と、前記クロックと前記第２の排他的論理和回路の出力とを比較して、前記クロックの異常を検出する比較回路と、を備え、前記クロックパルス幅、及びクロック周期の変動を、自身の単一のクロックに基づいて検出するようにしたことを特徴とする。
上記目的を達成するために、本実施例のクロック診断回路は、クロックを予め設定される前記クロックパルス幅以上の所定時間遅延させる遅延回路と、前記遅延回路から出力された遅延クロックを所定の周期数倍遅延させる整数倍遅延回路と、前記クロックを、前記遅延クロックを用いて符号化する第１の排他的論理和回路と、前記第１の排他的論理和回路の出力を、前記整数倍遅延回路の出力を用いて復号化する第２の排他的論理和回路と、前記クロックと前記第２の排他的論理和回路の出力とを比較して、前記クロックの異常を検出する比較回路と、を備える自身の単一のクロックに基づいて、クロック周期及びクロックパルス幅の変動の異常を検出するクロック信号診断回路であって、前記整数倍遅延回路の遅延周期数を、夫々異なる値に設定した複数の前記クロック診断回路と、複数の前記クロック診断回路の出力の論理和を求める結合回路と、を備え、前記所定遅延時間以上の前記クロックパルス幅、及びクロック周期の変動を、自身のクロックに基づいて検出するとともに、クロック周期のゆっくりした変動の異常を同時に求めるようにしたことを特徴とする。
上記目的を達成するために、本実施例のクロック診断回路は、クロックを予め設定される前記クロックパルス幅以上の所定時間遅延させる遅延回路と、前記遅延回路から出力された遅延クロックを所定の周期数倍遅延させる第１の整数倍遅延回路と、前記クロックを、前記遅延クロックを用いて符号化する第１の排他的論理和回路と、前記第１の排他的論理和回路の出力を、前記整数倍遅延回路の出力を用いて復号化する第２の排他的論理和回路と、前記クロックと前記第２の排他的論理和回路の出力とを比較して、前記クロックの異常を検出する第１の比較回路とを備える単一のクロックに基づいて、自身のクロック周期及びクロックパルス幅の変動の異常を検出するクロック信号診断回路であって、前記遅延クロックの出力を、前記第１の整数倍遅延回路と異なるクロック周期数分遅延させる複数の第２の整数倍遅延回路と、前記第１の排他的論理和回路の出力を、複数の前記第２の整数倍遅延回路の出力の夫々を用いて復号化する複数の第３の排他的論理和回路と、前記クロックと複数の前記第３の排他的論理和回路の夫々の出力とを比較する第２の比較回路と、を備え、前記クロックパルス幅、及びクロック周期の前記クロックパルス幅以下の変動を、自身のクロックに基づいて検出するとともに、クロックパルス幅以上の長周期のクロック周期の変動の異常を同時に求めるようにしたことを特徴とする。
第１の実施形態の構成図及びそのタイムチャート。 比較回路の詳細構成図とそのタイムチャート。 比較回路の詳細構成図とそのタイムチャート。 クロックパルスのパルス幅減少時のタイムチャート。 クロックパルスのパルス幅増大時のタイムチャート。 クロックパルスの単発性クロック周期変化時のタイムチャート。 クロック周期の累積的変動時のタイムチャート。 第２の実施形態のロック診断回路の構成図。 第３の実施形態のクロック診断回路の構成図。
以下、本発明の実施形態について図面を参照して説明する。
（第１の実施形態）
図１乃至図７を参照して、第１の実施形態について説明する。先ず、図１を参照して構成を説明する。
図１は、単一のクロックｓ１０に基づいて、自身のクロック周期Ｔｉ、デューティ比（＝Ｐｗ／Ｔｉ）５０％のクロックパルス幅Ｐｗの変動の異常を検出するクロック信号診断回路１である。
図１（ａ）において、クロック信号診断回路１は、クロックｓ１０を予め設定されるクロックパルス幅以下の所定の遅延時間Δｔｄ遅延させる遅延回路２と、遅延回路２から出力された遅延クロックｓ１１を所定の周期数倍遅延させる整数倍遅延回路３と、クロックｓ１０を、遅延クロックｓ１１を用いて符号化する第１の排他的論理和(ＸＯＲ)回路４と、第１の排他的論理和回路４の出力ｓ１２を、整数倍遅延回路３の出力ｓ１３を用いて復号化する第２の排他的論理和回路５と、クロックｓ１０と第２の排他的論理和回路５の出力とを比較して、クロックｓ１０の異常を検出する比較回路６と、を備える。
このように構成されたクロック診断回路１の各部の応答は、遅延時間Δｔｄよりも早い応答の要素で構成され、且つ、入力されるクロックｓ１０は、遅延時間Δｔｄよりも広いパルス幅を備えた信号としておく。
次に、図１（ｂ）に、このように構成されたクロック診断回路１の動作をタイムチャートに示す。図１（ｂ）は、クロック周期Ｔｉ及びクロックパルス幅Ｐｗに異常がない場合の動作で、第1のＸＯＲ回路４で符号化された符号化クロックｓ１２は、さらに、1周期の整数倍遅延クロックｓ１３で復号化された複合化クロックｓ１４となり、この復号化クロックｓ１４は、比較回路６で入力されたクロックｓ１０と比較して、異常が判定される。
次に、比較回路６の構成について説明する。比較回路６は、図２（ａ）に示すように１つのＸＯＲ回路で構成される。
この場合、図６(ｂ)に示すように、クロックｓ１０に単発性の遅延時間相当のクロックパルス幅がΔｔｄ拡大した異常があると、その異常が比較回路出力ｓ１５から出力される。
また、図３（ａ）に示すように、比較回路６は、クロックｓ10を半クロック遅延する半クロックと遅延回路ｓ１７と、半クロックと遅延回路ｓ１７の出力、半クロック遅延ｓ１７と復号クロックｓ１４との、ＡＮＤ論理を求めるＡＮＤ回路８とで構成することもできる。
この場合の動作は、例えば、クロックｓ１０に単発性の遅延時間相当のクロックパルス幅の拡大がある場合、図３（ｂ）に示すように図２と同様の動作となる。
次に、このように構成されたクロック診断回路１の異常検出の動作例を、図４乃至図７のタイムチャートを参照して説明する。
図１で説明したように、クロックｓ１０の異常判定は、診断するクロック自身を、遅延時間Δｔｄで符号化、さらに、符号化クロックｓ１２を１クロック周期遅延した復号化クロックｓ１３で復号化した復号化クロックｓ１４として、２つの遅延時間信号で夫々符号化、復号化した信号と、入力されたクロックｓ１０との比較で異常を判定する。
図４は、クロックｓ１０のクロック周期Ｔｉは変動せず、クロックパルス幅Ｐｗが単発的に減少した場合の異常検出動作を示す。この場合、符号化、復号化処理段階で検出された異常信号が、比較回路出力ｓ１５として２パルス出力される。
図５は、クロックｓ１０のクロック周期Ｔｉは変動せず、クロックパルス幅Ｐｗが単発的に増大した場合の異常検出動作を示す。この場合も、符号化、復号化処理の段階で検出された異常信号が、比較回路出力ｓ１５として２パルス出力される。
次に、図６は、クロックｓ１０のデューティ比が単発的に変化し、クロック周期Ｔｉ＋１及びクロックパルス幅Ｐｗｉのいずれもが減少変動した場合の異常の検出動作を示す。
この場合、図に示しように、符号化、復号化処理段階で検出された異常信号が、比較回路出力ｓ１５として４パルス出力される。
次に、図７を参照して、クロック周期Ｔｉが、遅延時間Δｔｄ以下で少しずつ累積的に変動した場合の異常検出動作を説明する。
この場合、整数倍遅延回路３の遅延整数値は、変動時間相当の長い時間を設定する。図７には３クロック遅延の場合を図示している。
そして、クロック周期Ｔｉのデフォルト値が、Δｔ1、Δｔ２、・・・、Δｔｎと、遅延時間Δｔｄ以下のパルス幅分の変動から徐々に増大し始めるような累積的な変動の場合、図７に示すように、クロック診断回路1の回路系の時間分解能により、遅延時間Δｔｄ以下でも異常が検出される。
一般に、異常の検出限界を一定にしたいと言う要求があるが、この場合には、比較回路出力ｓ１５の出力に遅延時間Δｔｄ相当の図１に図示しないローパスフィルタを設けることで、比較回路６の出力のパルス幅が、一定のパルス幅以上となって検出できる
このような構成では、遅延時間とローパスフィルタにより、パルス幅の変動異常を、一定の感度で検出することができる。
以上説明した様に、本実施形態によれば、単一のクロックから、クロック周期、及びクロックパルス幅の変動の異常を確実に検出することができるクロック診断回路を提供することができる。
また、特許文献２に記載された方式の場合、クロックと、その遅延回路出力との比較のみであるので、ハルス幅の変動が小さい場合、異常検出能力にバラツキが生じる恐れがあるが、本構成に拠れば、バラツキのないクロック診断回路を提供することができる。
（第２の実施形態）
図８を参照して、第２の実施形態について説明する。第２の実施形態の各部について、第１の実施形態のクロック診断回路と同一部分は同一の符号で示し、その説明を省略する。
第２の実施形態のクロック診断回路が、第１の実施形態と異なる点は、第１の実施形態においては、クロック周期の累積的な変動を検出する整数倍遅延回路３は、一つの周期数分の設定であったが、第２の実施形態では、複数の遅延周期が設定できる構成とするため、クロック診断回路１を複数備え、さらに、各出力の論理和を求める結合回路９と、検出感度を一定とするフィルタ回路９ａを備えるようにしたことにある。
このような構成の第２の実施形態に拠れば、複複数の累積的なクロック周期の変動を同時にすばやく検出することが可能となる。
（第３の実施形態）
図９を参照して、第３の実施形態について説明する。第３の実施形態の各部について、第２の実施形態のクロック診断回路と同一部分は同一の符号で示し、その説明を省略する。
第３の実施形態のクロック診断回路が、第２の実施形態と異なる点は、第２の実施形態においては、複数の遅延周期が設定できる構成とするため、クロック診断回路１を複数備えたが、本第３の実施形態では、第２の整数倍遅延回路３ａ、第３のＸＯＲ回路５ａ、及び第２の比較回路６ａを備え、複数の遅延周期がコンパクトに設定できるようにしたことにある。
さらに、夫々の比較回路６、６ａの出力は、各出力の論理和を求める結合回路９及び図示しないローパスフィルタを備える。
このような構成の第３の実施形態に拠れば、複数のクロック周期の検出が可能となり、累積的なクロック周期の変動を同時にすばやく検出することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明と均等の範囲に含まれる。
１ クロック診断回路
２ 任意遅延回路
３ 第１の整数倍遅延回路
３ａ 第２の整数倍回路
４ 第1のＸＯＲ回路（符号化回路）
５ 第２のＸＯＲ回路（復号化回路）
５ａ 第３のＸＯＲ回路
６ 第１の比較回路
６ａ 第２の比較回路
６ａ フィルタ回路
７ 半クロック遅延回路
８ ＡＮＤ回路
９ 結合回路
９ａ フィルタ回路

Claims (7)

  1. 単一のクロックに基づいて、自身のクロック周期及びクロックパルス幅の変動の異常を検出するクロック信号診断回路であって、
    前記クロックを予め設定される前記クロックパルス幅以下の所定時間、遅延させる遅延回路と、
    前記遅延回路から出力された遅延クロックを所定の周期数倍遅延させる整数倍遅延回路と、
    前記クロックを、前記遅延クロックを用いて符号化する第１の排他的論理和回路と、
    前記第１の排他的論理和回路の出力を、前記整数倍遅延回路の出力を用いて復号化する第２の排他的論理和回路と、
    前記クロックと前記第２の排他的論理和回路の出力とを比較して、前記クロックの異常を検出する比較回路と、
    を備え、
    前記クロックパルス幅、及びクロック周期の変動を、自身の単一のクロックに基づいて検出するようにしたことを特徴とするクロック診断回路。
  2. さらに、前記比較回路の出力にフィルタを備える請求項１に記載のクロック診断回路。
  3. 前記比較回路は、排他的論理和で求めるようにした請求項１に記載のクロック診断回路。
  4. 前記比較回路は、前記クロックを半周期遅延させる半クロック遅延回路と、前記半クロック遅延回路の出力と前記第２の排他的論理和回路の出力とのＡＮＤ論理求めるＡＮＤ回路と、
    を備える請求項１に記載のクロック診断回路。
  5. クロックを予め設定される前記クロックパルス幅以上の所定時間遅延させる遅延回路と、前記遅延回路から出力された遅延クロックを所定の周期数倍遅延させる整数倍遅延回路と、前記クロックを、前記遅延クロックを用いて符号化する第１の排他的論理和回路と、前記第１の排他的論理和回路の出力を、前記整数倍遅延回路の出力を用いて復号化する第２の排他的論理和回路と、前記クロックと前記第２の排他的論理和回路の出力とを比較して、前記クロックの異常を検出する比較回路と、を備える自身の単一のクロックに基づいて、クロック周期及びクロックパルス幅の変動の異常を検出するクロック信号診断回路であって、
    前記整数倍遅延回路の遅延周期数を、夫々異なる値に設定した複数の前記クロック診断回路と、
    複数の前記クロック診断回路の出力の論理和を求める結合回路と、
    を備え、
    前記所定遅延時間以上の前記クロックパルス幅、及びクロック周期の変動を、自身のクロックに基づいて検出するとともに、クロック周期のゆっくりした変動の異常を同時に求めるようにしたことを特徴とするクロック診断回路。
  6. クロックを予め設定される前記クロックパルス幅以上の所定時間遅延させる遅延回路と、前記遅延回路から出力された遅延クロックを所定の周期数倍遅延させる第１の整数倍遅延回路と、前記クロックを、前記遅延クロックを用いて符号化する第１の排他的論理和回路と、前記第１の排他的論理和回路の出力を、前記整数倍遅延回路の出力を用いて復号化する第２の排他的論理和回路と、前記クロックと前記第２の排他的論理和回路の出力とを比較して、前記クロックの異常を検出する第１の比較回路と、を備える単一のクロックに基づいて、自身のクロック周期及びクロックパルス幅の変動の異常を検出するクロック信号診断回路であって、
    前記遅延クロックの出力を、前記第１の整数倍遅延回路と異なるクロック周期数分遅延させる複数の第２の整数倍遅延回路と、
    前記第１の排他的論理和回路の出力を、複数の前記第２の整数倍遅延回路の出力の夫々を用いて復号化する複数の第３の排他的論理和回路と、
    前記クロックと複数の前記第３の排他的論理和回路の夫々の出力とを比較する第２の比較回路と、
    を備え、
    前記クロックパルス幅、及びクロック周期の前記クロックパルス幅以下の変動を、自身のクロックに基づいて検出するとともに、クロックパルス幅以上の長周期のクロック周期の変動の異常を同時に求めるようにしたことを特徴とするクロック診断回路。
  7. さらに、前記結合回路の出力にフィルタを備える請求項５または請求項６に記載のクロック診断回路。
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