JP4825699B2 - フェールセーフcpu動作監視装置 - Google Patents
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Description
1B B系CPU
2 照合回路
3‐1 メインオスシレータ
3‐2 サブオスシレータ
3‐3 サブオスシレータ
4A1,4B1 第1クロックカウンタ
4A2,4B2 第2クロックカウンタ
4A3,4B3 第3クロックカウンタ
5A,5B オスシレータ異常判定機能
6A,6B 多数決論理回路
Claims (3)
- フェールセーフのために並列動作する第1CPU及び第2CPUと、
前記第1、第2CPUに同時に並列にクロック信号を入力する第1オスシレータと、
前記第1オスシレータと並列にクロック信号を出力する第2オスシレータと、
前記第1オスシレータのクロック信号の一定個数をカウントするたびに前記第1、第2CPUそれぞれに第1タイミング信号として入力する、並列された第1タイミング手段と、
前記第2オスシレータのクロック信号の一定個数を、前記第1タイミング信号の周期に相当する期間分カウントするたびに前記第1、第2CPUそれぞれに第2タイミング信号として入力する、並列された第2タイミング手段とを備え、
前記第1、第2CPUそれぞれは、前記第1タイミング手段それぞれからの前記第1タイミング信号、前記第2タイミング手段それぞれからの前記第2タイミング信号それぞれをカウントし、いずれか一方のカウント数が所定個数分に達したタイミングのたびに他方のカウント数と比較し、不一致のときに前記第1オスシレータの異常と判定するオスシレータ異常判定機能を有して成るフェールセーフCPU動作監視装置。 - 前記第2オスシレータは、前記第1オスシレータと異なる周期のクロック信号を出力し、
前記第2タイミング手段は、前記第1タイミング手段の第1タイミング信号の周期に相当する期間になるまで前記第2オスシレータのクロック信号をカウントし、前記第2タイミング信号を出力することを特徴とする請求項1記載のフェールセーフCPU動作監視装置。 - 第3オスシレータと、当該第3オスシレータのクロック信号をカウントして前記第1及び第2タイミング手段と同一の周期、同一のタイミングに相当する周期、タイミングで第3タイミング信号を出力する、並列された第3タイミング手段と、前記第1〜第3タイミング手段それぞれの出力する前記第1〜第3タイミング信号それぞれの出力タイミングを比較し、2以上のタイミング信号の出力タイミングが一致するときに当該一致タイミングごとに前記第1、第2CPUそれぞれにタイミング信号を出力する、並列された多数決論理手段とを備え、
前記第1、第2CPUそれぞれは、前記多数決論理手段それぞれからの前記タイミング信号の入力が停止したときに異常と判断するオスシレータ異常判定機能を有して成る請求項1記載のフェールセーフCPU動作監視装置。
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Applications Claiming Priority (1)
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JP2007025604A JP4825699B2 (ja) | 2007-02-05 | 2007-02-05 | フェールセーフcpu動作監視装置 |
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JP4825699B2 true JP4825699B2 (ja) | 2011-11-30 |
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Family Applications (1)
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JP2007025604A Active JP4825699B2 (ja) | 2007-02-05 | 2007-02-05 | フェールセーフcpu動作監視装置 |
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- 2007-02-05 JP JP2007025604A patent/JP4825699B2/ja active Active
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