JP2008191924A - フェールセーフcpu動作監視装置 - Google Patents

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Abstract

【課題】外部クロックのずれを確実に検出してフェールセーフの信頼性を高める。
【解決手段】この発明のフェールセーフCPU動作監視装置では、第1オスシレータ3−1のクロック信号の周期がずれると、第1タイミング手段4A1,4B1、第2タイミング手段4A2,4B2それぞれが第1CPU1A、第2CPU1Bそれぞれに入力する第1タイミング信号TA1,TB1と第2タイミング信号TA2,TB2との入力周期がずれるようになり、第1、第2CPUそれぞれの第1タイミング信号、第2タイミング信号を所定個数までカウントしたときのタイミングが一致しなくなるので、第1、第2CPUそれぞれのオスシレータ異常判定機能5A,5Bはこの不一致を検出して第1オスシレータの異常と判定する。
【選択図】 図1

Description

本発明は、列車制御装置に用いられるフェールセーフCPUの動作監視を行うフェーセーフCPU動作監視装置に関する。
従来、列車制御装置の信頼性を保証するためのフェールセーフCPU動作監視装置は、図5に示す構成をとっている。すなわち、制御演算用のCPUをA系、B系2台併設して、またこれらA系、B系CPU1A,1Bの動作照合のための照合回路2を設け、さらに、外部のオスシレータ3から、例えば、8MHz周期のクロック信号をA系、B系CPU1A,1Bに並列に与え、両CPU1A,1Bの同期を保つようにしている。そして、A系、B系CPU1A,1Bのデータ、バスクロックを照合回路2によって照合し、一致しない場合に安全出力を停止することにより、異常を外部に知らせるようにしている。
しかしながら、このような従来のフェールセーフCPU動作監視装置では、外部のオスシレータ3からA系CPU1A、B系CPU1Bに対して並列に同じクロック信号を入力し、両CPU間の同期をとるようにしていたため、オスシレータ3のクロック周期が図6のように8.1MHzにずれたような場合でも、同じ周期のクロック信号が同期的に両CPU1A,1Bに入力されるため、クロック周期のずれが動作範囲を超えない限り、そのクロック周期のずれを検出することができず、安全出力を出し続けることになり、フェールセーフの信頼性を損なう問題点があった。
本発明は、このような従来の技術的課題を解決するためになされたものであって、外部クロックのずれを確実に検出して安定出力を停止し、フェールセーフ動作の信頼性を高めることができるフェールセーフCPU動作監視装置を提供することを目的とする。
請求項1の発明のフェールセーフCPU動作監視装置は、フェールセーフのために並列動作する第1CPU及び第2CPUと、前記第1、第2CPUに同時に並列にクロック信号を入力する第1オスシレータと、前記第1オスシレータと並列にクロック信号を出力する第2オスシレータと、前記第1オスシレータのクロック信号の一定個数をカウントするたびに前記第1、第2CPUそれぞれに第1タイミング信号として入力する、並列された第1タイミング手段と、前記第2オスシレータのクロック信号を前記第1タイミング信号の周期に相当する個数分ずつカウントするたびに前記第1、第2CPUそれぞれに第2タイミング信号として入力する、並列された第2タイミング手段とを備え、前記第1、第2CPUそれぞれは、前記第1タイミング手段それぞれからの前記第1タイミング信号、前記第2タイミング手段それぞれからの前記第2タイミング信号それぞれをカウントし、いずれか一方のカウント数が所定個数分に達したタイミングのたびに他方のカウント数と比較し、不一致のときに前記第1オスシレータの異常と判定するオスシレータ異常判定機能を有することを特徴とするものである。
請求項1の発明のフェールセーフCPU動作監視装置では、第1オスシレータが正常な状態では、第1タイミング手段、第2タイミング手段それぞれが第1CPU、第2CPUそれぞれに入力する第1タイミング信号と第2タイミング信号との入力周期、タイミングは一致している。しかしながら、第1オスシレータのクロック信号の周期がずれると、第1タイミング手段、第2タイミング手段それぞれが第1CPU、第2CPUそれぞれに入力する第1タイミング信号と第2タイミング信号との入力周期がずれるようになり、第1、第2CPUそれぞれの第1タイミング信号、第2タイミング信号を所定個数までカウントしたときのタイミングが一致しなくなる。そこで第1、第2CPUそれぞれのオスシレータ異常判定機能はこの不一致を検出して第1オスシレータの異常と判定する。これにより、第1CPUと第2CPUとに同期的に入力される第1オスシレータのクロック周期のずれを確実に検出することができることになり、フェールセーフ機能の信頼性が向上する。
請求項2の発明は、請求項1のフェールセーフCPU動作監視装置において、前記第2オスシレータは、前記第1オスシレータと異なる周期のクロック信号を出力し、前記第2タイミング手段は、前記第1タイミング手段の第1タイミング信号の周期に相当する期間になるまで前記第2オスシレータのクロック信号をカウントし、前記第2タイミング信号を出力することを特徴とするものであり、第2オスシレータのクロック周波数が第1オスシレータのクロック周波数より粗いものであっても、第1タイミング手段、第2タイミング手段からは各オスシレータが正常である限り同じ周期で第1タイミング信号、第2タイミング信号を第1CPU、第2CPUそれぞれに入力することができ、かつ、第1オスシレータに異常が発生して周波数がずれた場合には、第1タイミング手段、第2タイミング手段から各CPUに入力する第1タイミング信号、第2タイミング信号の周期が異なったものとなり、各CPUのオスシレータ異常判定機能により第1オスシレータの異常を検出することができる。これにより、請求項2の発明のフェールセーフCPU動作監視装置では、第1オスシレータと併設する第2オスシレータには第1オスシレータほどの高速度のものを採用せずとも済み、コストの上昇を抑えることができる。
請求項3の発明は、請求項1のフェールセーフCPU動作監視装置において、第3オスシレータと、当該第3オスシレータのクロック信号をカウントして前記第1及び第2タイミング手段と同一の周期、同一のタイミングに相当する周期、タイミングで第3タイミング信号を出力する、並列された第3タイミング手段と、前記第1〜第3タイミング手段それぞれの出力する前記第1〜第3タイミング信号それぞれの出力タイミングを比較し、2以上のタイミング信号の出力タイミングが一致するときに当該一致タイミングごとに前記第1、第2CPUそれぞれにタイミング信号を出力する、並列された多数決論理手段とを備え、前記第1、第2CPUそれぞれは、前記多数決論理手段それぞれからの前記タイミング信号の入力が停止したときに異常と判断するオスシレータ異常判定機能を有することを特徴とするものである。
請求項3の発明のフェールセーフCPU動作監視装置では、第1〜第3オスシレータすべてが正常である限り、多数決論理手段から各CPUにタイミング信号が周期的に入力されるが、いずれかの2つのオスシレータのクロック周波数にずれが発生すれば多数決論理手段から各CPUにタイミング信号が入力されなくなるため、各CPUのオスシレータ異常判定機能はオスシレータ異常を検出することができる。しかも、多数決論理手段により3つのオスシレータのうち2つのオスシレータが正常である限り、各CPUは異常検出信号を出力しないため、オスシレータ異常に対するフェールセーフ機能の信頼性向上と稼働率の維持とを図ることができる。
請求項1の発明によれば、第1CPUと第2CPUとに同期的に入力される第1オスシレータのクロック周期のずれを確実に検出することができ、フェールセーフ機能の信頼性が向上する。
請求項2の発明によれば、第1オスシレータと併設する第2オスシレータには第1オスシレータほどの高速度のものを採用せずとも済み、コストの上昇を抑えることができる。
請求項3の発明によれば、第1〜第3オスシレータのうちの2つが正常である限り、各CPUは異常検出信号を出力しないため、オスシレータ異常に対するフェールセーフ機能の信頼性向上と共に稼働率の維持を図ることができる。
以下、本発明の実施の形態を図に基づいて詳説する。
(第1の実施の形態)図1は本発明の第1実施の形態のフェールセーフCPU動作監視装置の構成を示している。この実施の形態のフェールセーフCPU動作監視装置は、フェールセーフのために併設された2台の制御演算用CPU、つまりA系CPU1A、B系CPU1Bと、これらA系、B系CPU1A,1Bの動作照合のための照合回路2と、A系、B系CPU1A,1Bに同期タイミングを与えるために並行して8MHz(特に、周波数が限定されるものではない)のクロック信号を与えるメインオスシレータ(OSC1)3‐1と、このメインオスシレータ3‐1に併設された同じ周波数のクロック信号を出力するサブオスシレータ(OSC2)3‐2を備えている。
この実施の形態のフェールセーフCPU動作監視装置はまた、メインオスシレータ3−1のクロック信号を1msに相当する個数だけカウントするたびにA系、B系CPU1A,1Bそれぞれに第1タイミング信号TA1,TB1として入力する、並列された第1クロックカウンタ(TIM1)4A1,4B1と、サブオスシレータ3−2のクロック信号を1msに相当する個数だけカウントするたびにA系、B系CPU1A,1Bそれぞれに第2タイミング信号TA2,TB2として入力する、並列された第2クロックカウンタ(TIM2)4A2,4B2を備えている。
A系、B系CPU1A,1Bそれぞれはさらに、演算処理機能としてオスシレータ異常判定機能5A,5Bを備えている。このオスシレータ異常判定機能5A,5Bは、第1クロックカウンタ4A1,4B1それぞれからの第1タイミング信号TA1,TB1と、第2クロックカウンタ4A2,4B2それぞれからの第2タイミング信号TA2,TB2とをカウントし、いずれか一方のカウント数が所定個数分、例えば100ms分カウントするタイミングのたびに他方のカウント数と比較し、不一致のときにメインオスシレータの異常と判定し、照合回路2にオスシレータ異常を出力し、照合回路2からの安全出力を停止させるものである。
次に、上記の構成のフェールセーフCPU動作監視装置の動作について、図1及び図2を用いて説明する。メインオスシレータ3‐1は8.0MHzのクロック信号をA系CPU1A、B系CPU1Bに同期的に与えている。A系CPU1A、B系CPU1Bそれぞれはこのメインオスシレータ3‐1からのクロック信号を同期信号として、同期的に所定の演算制御処理を実行する。照合回路2は、A系CPU1A、B系CPU1B間のデータ照合、バスクロック照合を行い、データやクロックに一致があるときに安全出力を出し、照合が成立しないときに安全出力を停止する。そして、メインオスシレータ3‐1のクロック信号の健全性については、次のようにして監視する。図1はメインオスシレータ3‐1のクロック周期が8.0MHzで正常な場合、図2はメインオスシレータ3‐1のクロック周期が8.1MHzにずれた場合の動作を例示している。
まず図1に示す正常な状態では、メインオスシレータ3‐1からの8.0MHzのクロック信号に対し、第1クロックカウンタ4A1,4B1それぞれが1msに相当するクロック数をカウントするごとに1msの第1タイミング信号TA1,TB1をA系CPU1A、B系CPU1Bそれぞれに出力する。同様に、サブオスシレータ3‐2からの8.0MHzのクロック信号に対し、第2クロックカウンタ4A2,4B2それぞれが1msに相当するクロック数をカウントするごとに1msの第2タイミング信号TA2,TB2をA系CPU1A、B系CPU1Bそれぞれに出力する。A系CPU1Aでは、内部のオスシレータ異常判定機能5Aにおいて第1タイミング信号TA1、第2タイミング信号TA2それぞれを100個カウントするたびに相互のカウント数を比較し、両カウント数が一致するときにメインオスシレータ3‐1が正常と判定する。B系CPU1Bでも、オスシレータ異常判定機能5Bによって第1タイミング信号TB1、第2タイミング信号TB2それぞれを100個カウントするたびに相互のカウント数を比較し、両カウント数が一致するときにメインオスシレータ3‐1が正常と判定する。
他方、図2に示すようにメインオスシレータ3‐1の発振周波数が例えば8.1MHzにずれた場合、次のようにして各CPU1A,1Bはオスシレータ異常を判定する。メインオスシレータ3‐1からの8.1MHzのクロック信号は第1クロックカウンタ4A1,4B1それぞれに入力される。これらの第1クロックカウンタ4A1,4B1はクロック周波数が8.0MHzの正常時の周波数に基づいて1msに相当する所定のクロック数をカウントするたびに1msの第1タイミング信号TA1,TB1としてA系CPU1A、B系CPU1Bそれぞれに出力する。これと並行して、第2クロックカウンタ4A2,4B2それぞれは、正常なサブオスシレータ3‐2の8.0MHz周波数のクロック信号を1msに相当する所定のクロック数だけカウントするたびに1msの第2タイミング信号TA2,TB2をA系CPU1A、B系CPU1Bそれぞれに出力する。
A系CPU1Aでは、そのオスシレータ異常判定機能5Aにおいて第1タイミング信号TA1、第2タイミング信号TA2それぞれを100個ずつカウントするたびに相互のカウント数を比較する。この場合、メインオスシレータ3‐1のクロック周波数が8.1MHzにずれているため、図2に示すように第1クロックカウンタ4A1は1msごとの第1タイミング信号TA1を実際には0.99msごとに出力するので、オスシレータ異常判定機能5Aにおける第1タイミング信号TA1を100個カウントするのに要する時間は99msとなり、正常なサブオスシレータ3‐2の8.0MHz周波数のクロック信号に基づく1msごとの第2タイミング信号TA2を100個カウントするのに要する時間100msとはカウントアップのタイミングがずれてくることになる。この結果、オスシレータ異常判定機能5Aにおいて、メインオスシレータ異常と判定して照合回路2に出力する。同様に、B系CPU1Bでも、そのオスシレータ異常判定機能5Aにおいて第1タイミング信号TB1、第2タイミング信号TB2それぞれを100個カウントするタイミングがずれてくるので、オスシレータ異常と判定して照合回路2に出力する。
照合回路2は、A系CPU1A、B系CPU1Bのいずれかからオスシレータ異常判定を受け取ると、安全出力を停止する。
このようにして、第1の実施の形態のフェールセーフCPU動作監視装置によれば、メインオスシレータ3‐1のクロック異常を速やかに検知して安全出力を停止することができ、より信頼性の高いフェールセーフCPUシステムの構築することができる。
(第2の実施の形態)次に、本発明の第2の実施の形態のフェールセーフCPU動作監視装置について、図3を用いて説明する。第2の実施の形態では、第1の実施の形態に対して、メインオスシレータ(OSC1)3−1のクロック周波数は8.0MHzで同一であるが、サブオスシレータ(OSC2)3‐2としてクロック周波数がより低く、それゆえに製品コストが比較的安いもの、例えば1MHz周波数のクロック信号を出力するものを採用した点に特徴がある。そして、第2クロックカウンタ(TIM2)4A2,4B2それぞれは、1msごとの第2タイミング信号を出力するために、1msに相当する数とし、第1の実施の形態の第2クロックカウンタがカウントするクロック数よりも少ない個数(=1000個分)をカウントするたびに第2タイミング信号TA2,TB2をA系CPU1A、B系CPU1Bそれぞれに出力することになる。なお、その他の構成要素については、図1に示した第1の実施の形態の構成要素と共通する。
この第2の実施の形態のフェールセーフCPU動作監視装置でも、サブオスシレータ3‐2のクロック周波数が1.0MHzであり、第2クロックカウンタ4A2,4B2がカウントするクロックカウント数が少なくなった以外、第1の実施の形態と同様の動作をし、例えば、メインオスシレータ3−1のクロック周波数が8.0MHzから8.1MHzにずれる異常が発生した場合、A系CPU1A、B系CPU1Bのオスシレータ異常判定機能5A,5Bそれぞれは、入力される第1タイミング信号TA1,TB1と第2タイミング信号TA2,TB2それぞれを100個ずつカウントアップするタイミングがずれたことを検出してメインオスシレータ3‐1のクロック異常と判断し、照合回路2は安全出力を停止する。
これにより、第2の実施の形態のフェールセーフCPU動作監視装置にあっても、メインオスシレータ3‐1のクロック異常を速やかに検知して安全出力を停止することができ、より信頼性の高いフェールセーフCPUシステムの構築することができ、その上、サブオスシレータ3‐2として第1の実施の形態で採用するものよりもクロック周波数の低いものを採用するため、第1の実施の形態の装置よりも低いコストで製作できる。
(第3の実施の形態)次に、本発明の第3の実施の形態のフェールセーフCPU動作監視装置について、図4を用いて説明する。第3の実施の形態のフェールセーフCPU動作監視装置は、第1の実施の形態に対して、もう1つのサブオスシレータ(OSC3)3‐3と、1msの第3タイミング信号を出力する第3クロックカウンタ(TIM3)4A3,4B3と、2−out−of−3多数決論理回路6A,6Bを追加的に備え、またA系CPU1A、B系CPU1Bそれぞれのオスシレータ異常判定機能5A,5Bそれぞれが多数決論理回路6A,6Bそれぞれの信号TA4,TB4によってオスシレータ異常を判定するようにした点に特徴がある。
A系CPU1A側の系統においては、第1、第2クロックカウンタ4A1,4A2と同様に第3クロックカウンタ4A3も1ms相当のクロック信号をカウントするたびに1msの第3のタイミング信号TA3を出力する。そして、多数決論理回路6Aが、第1〜第3クロックカウンタそれぞれからの第1〜第3タイミング信号TA1〜TA3の入力タイミングの同期を計り、2以上のタイミング信号が同期しているときにはその同期タイミング1msごとにタイミング信号TA4をA系CPU1Aに出力する。しかしながら、多数決論理回路6Aは、第1〜第3タイミング信号TA1〜TA3の入力タイミングがバラバラでいずれのタイミング信号間にも同期がとれない場合には、1msのタイミング信号TA4をA系CPU1Aに出力しなくなる。
A系CPU1Aのオスシレータ異常判定機能5Aでは、多数決論理回路6Aからタイミング信号TA4が入力されなくなるとオスシレータ異常と判定し、照合回路2に出力する。B系CPU1B側でも、3台のオスシレータ3‐1〜3‐3のうちの2台が故障し、クロック周波数が8.0MHzからバラバラにずれると、多数決論理回路6Bからタイミング信号TB4が出力されなくなり、B系CPU1Bのオスシレータ異常判定機能5Bではオスシレータ異常と判定する。
照合回路2では、第1の実施の形態の場合と同様に、A系CPU1A、B系CPU1Bの少なくとも一方からオスシレータ異常判定信号が入力されると安全出力を停止する。
これにより、第3の実施の形態のフェーセーフCPU動作監視装置によれば、第1の実施の形態と同様に、メインオスシレータ3‐1のクロック異常を速やかに検知して安全出力を停止することができ、高信頼性のフェールセーフCPUシステムの構築することができる。そして、第3の実施の形態の場合、図4に示したようにメインオスシレータ3−1のクロック信号の周期が8.0MHzから8.1MHzにずれたとしても、残る2つのサブオスシレータ3‐2,3‐3のクロック周波数にずれが生じておらず、その結果、2−out−of−3多数決論理回路6A,6Bが1msのタイミング信号TA4を継続して出力する状況ではA系CPU1A、B系CPU1Bは共にオスシレータ異常判定を行わず、照合回路2は安全出力を継続することになるので、稼働率が第1の実施の形態よりも高くできる。
なお、上記の各実施の形態では、A系、B系CPUそれぞれにオスシレータ異常判定機能を持たせたが、この機能は少なくとも一方のCPUにだけ持たせた構成にすることができる。また、各実施の形態での数値は特に限定されるものではなく、システムに応じて適宜に設定するものである。
本発明の第1の実施の形態の回路ブロック図。 上記の実施の形態による異常検出動作を示すブロック図。 本発明の第2の実施の形態による異常検出動作を示すブロック図。 本発明の第3の実施の形態による動作を示すブロック図。 従来例の回路ブロック図。 従来例の動作を示すブロック図。
符号の説明
1A A系CPU
1B B系CPU
2 照合回路
3‐1 メインオスシレータ
3‐2 サブオスシレータ
3‐3 サブオスシレータ
4A1,4B1 第1クロックカウンタ
4A2,4B2 第2クロックカウンタ
4A3,4B3 第3クロックカウンタ
5A,5B オスシレータ異常判定機能
6A,6B 多数決論理回路

Claims (3)

  1. フェールセーフのために並列動作する第1CPU及び第2CPUと、
    前記第1、第2CPUに同時に並列にクロック信号を入力する第1オスシレータと、
    前記第1オスシレータと並列にクロック信号を出力する第2オスシレータと、
    前記第1オスシレータのクロック信号の一定個数をカウントするたびに前記第1、第2CPUそれぞれに第1タイミング信号として入力する、並列された第1タイミング手段と、
    前記第2オスシレータのクロック信号の一定個数を、前記第1タイミング信号の周期に相当する個数分カウントするたびに前記第1、第2CPUそれぞれに第2タイミング信号として入力する、並列された第2タイミング手段とを備え、
    前記第1、第2CPUそれぞれは、前記第1タイミング手段それぞれからの前記第1タイミング信号、前記第2タイミング手段それぞれからの前記第2タイミング信号それぞれをカウントし、いずれか一方のカウント数が所定個数分に達したタイミングのたびに他方のカウント数と比較し、不一致のときに前記第1オスシレータの異常と判定するオスシレータ異常判定機能を有して成るフェールセーフCPU動作監視装置。
  2. 前記第2オスシレータは、前記第1オスシレータと異なる周期のクロック信号を出力し、
    前記第2タイミング手段は、前記第1タイミング手段の第1タイミング信号の周期に相当する期間になるまで前記第2オスシレータのクロック信号をカウントし、前記第2タイミング信号を出力することを特徴とする請求項1記載のフェールセーフCPU動作監視装置。
  3. 第3オスシレータと、当該第3オスシレータのクロック信号をカウントして前記第1及び第2タイミング手段と同一の周期、同一のタイミングに相当する周期、タイミングで第3タイミング信号を出力する、並列された第3タイミング手段と、前記第1〜第3タイミング手段それぞれの出力する前記第1〜第3タイミング信号それぞれの出力タイミングを比較し、2以上のタイミング信号の出力タイミングが一致するときに当該一致タイミングごとに前記第1、第2CPUそれぞれにタイミング信号を出力する、並列された多数決論理手段とを備え、
    前記第1、第2CPUそれぞれは、前記多数決論理手段それぞれからの前記タイミング信号の入力が停止したときに異常と判断するオスシレータ異常判定機能を有して成る請求項1記載のフェールセーフCPU動作監視装置。
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