JP5751975B2 - 制御装置 - Google Patents
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Description
本発明は、メインＣＰＵと、例えばタッチセンサのタッチ状態を検知するサブＣＰＵとを備えた制御装置に関する。
上述のような制御装置には制御全体に関する処理を行うメインＣＰＵと、例えばタッチセンサのタッチ状態を検知するためのサブＣＰＵやその他の処理を行うサブＣＰＵとを備えたものが知られている（例えば、特許文献１参照）。
このようなメインＣＰＵやサブＣＰＵは一定の周波数のクロック信号に同期して所定の演算処理を逐次行うが、何らかの原因で正常な処理が行えない状態、すなわち暴走状態になることがある。このような場合のためにリセットポートが設けられており、外部からこのリセットポートにリセット信号が入力されると、そのＣＰＵはリセットされ、再起動されることにより正常な状態に復帰する。
このように、ＣＰＵが暴走した場合にそのＣＰＵをリセットするウォッチドッグタイマ装置（以下、ＷＤＴ回路という）が従来より用いられている（例えば、特許文献２参照）。このＷＤＴ回路は減算タイマを内蔵しており、タイマのカウントがゼロになるとＣＰＵに対してリセット信号を出力する。一方、ＣＰＵ側では減算タイマがゼロになる前に定期的にＷＤＴ回路に対して信号を出力して減算タイマをリセットしている。従って、ＣＰＵが正常に機能してＷＤＴ回路に信号を定期的に出力し続けていればＣＰＵはリセットされることはなく、逆にＣＰＵが暴走して定期的に信号をＷＤＴ回路に出力できなくなるとＣＰＵはＷＤＴ回路によってリセットされることになる。
ＣＰＵの暴走を検知して正常な状態に復帰させるために上記ＷＤＴ回路は有効であるが、複数のＣＰＵを備えた制御装置では、全てのＣＰＵに各々ＷＤＴ回路を設けたのではコストが高くなると共に制御装置が大型化するという問題が生じる。
そこで本発明は、上記の問題点に鑑み、複数のＣＰＵを備えた制御装置であっても各々のＣＰＵにＷＤＴ回路を設けることなく、各ＣＰＵの暴走を検知して個別にリセットすることのできる制御装置を提供することを課題とする。
上記課題を解決するために本発明による制御装置は、メインＣＰＵとこのメインＣＰＵに接続されたサブＣＰＵとを備えた制御装置であって、メインＣＰＵが暴走した場合にメインＣＰＵをリセットして正常化するウォッチドッグタイマ装置をメインＣＰＵに対して設けると共に、メインＣＰＵがサブＣＰＵの作動状態を監視し、サブＣＰＵが暴走した場合にはメインＣＰＵがサブＣＰＵをリセットするものにおいて、上記メインＣＰＵは第１の周波数の監視信号と第２の周波数の監視信号とを所定の時間毎に切り替えてサブＣＰＵに出力する監視信号出力ポートと、サブＣＰＵから出力されるアンサー信号を入力するアンサー信号入力ポートとを備え、サブＣＰＵはメインＣＰＵの信号出力ポートからの信号を入力する監視信号入力ポートと、この監視信号入力ポートから入力される監視信号を解析して上記第１の周波数の監視信号に対応する第１のアンサー信号と第２の周波数の監視信号に対応する第２のアンサー信号とを監視信号の切り替えに同期してメインＣＰＵに出力するアンサー信号出力ポートとを備え、メインＣＰＵは上記アンサー信号入力ポートに入力される２種類のアンサー信号のうちの少なくとも一方からサブＣＰＵが暴走状態であることを検知すると、サブＣＰＵをリセットすることを特徴とする。
メインＣＰＵをサブＣＰＵで監視することも可能であるが、電源投入後電圧が安定しメインＣＰＵの動作が安定するまでは監視を行わない。そのため、メインＣＰＵについては動作が安定するまではＷＤＴ回路によってリセットし続け、動作が安定してからメインＣＰＵによってサブＣＰＵの監視を行う。
具体的には、上記メインＣＰＵは第１の周波数の監視信号と第２の周波数の監視信号とを所定の時間毎に切り替えてサブＣＰＵに出力する監視信号出力ポートと、サブＣＰＵから出力されるアンサー信号を入力するアンサー信号入力ポートとを備え、サブＣＰＵはメインＣＰＵの信号出力ポートからの信号を入力する監視信号入力ポートと、この監視信号入力ポートから入力される監視信号を解析して上記第１の周波数の監視信号に対応する第１のアンサー信号と第２の周波数の監視信号に対応する第２のアンサー信号とを監視信号の切り替えに同期してメインＣＰＵに出力するアンサー信号出力ポートとを備え、メインＣＰＵは上記アンサー信号入力ポートに入力される２種類のアンサー信号のうちの少なくとも一方からサブＣＰＵが暴走状態であることを検知すると、サブＣＰＵをリセットするようにした。
メインＣＰＵから監視信号としてハイ／ロー信号を出力してもよいが、メインＣＰＵが暴走してある周波数の監視信号が監視信号として出力され、その周波数がサブＣＰＵ側での読み込み周期と同期した場合、そのある周波数での信号をハイ状態、もしくはロー状態と誤検知することが考えられる。そこで、監視信号として第１の周波数の監視信号と第２の周波数の監視信号とを用いて両信号を交互に出力することとした。サブＣＰＵ側では第１の周波数の監視信号に対応する第１のアンサー信号と第２の周波数の監視信号に対応する第２のアンサー信号とを監視信号の切り替えに同期してメインＣＰＵに出力するので、そのアンサー信号の出力タイミングおよびアンサー信号の周波数が正常な値から外れればサブＣＰＵが暴走したと判断してサブＣＰＵをリセットすることができる。
以上の説明から明らかなように、本発明は、メインＣＰＵはＷＤＴ回路で暴走を監視し、他のサブＣＰＵの暴走はメインＣＰＵで監視するようにしたので、サブＣＰＵの個数が多くてもＷＤＴ回路は１個でよく、その構成でメインＣＰＵおよび他の全てのサブＣＰＵの暴走を監視することができる。
図１を参照して、本図はＩＨコンロに内蔵され、ＩＨコンロの作動を制御する制御装置の主要部を示している。この作動を制御するためにメインＣＰＵ１が設けられている。また、サブＣＰＵ２には図示しない複数のタッチセンサが接続されている。そして、サブＣＰＵ２は各タッチセンサからの信号から各タッチセンサのオンオフ状態を判断して、そのオンオフ状態をメインＣＰＵ１に送信する。また、３はメインＣＰＵ１が暴走した際にメインＣＰＵ１を強制的にリセットするためのＷＤＴ回路である。
電源が投入されるとメインＣＰＵ１およびサブＣＰＵ２は動作を開始するが、動作開始直後は動作が安定しない。そこで、メインＣＰＵ１の動作が安定するまでＷＤＴ回路３によってメインＣＰＵ１をリセットし続ける。メインＣＰＵ１にはＷＤＴ回路３に対して減算タイマをリセットする信号を出力ポート１１から出力するが、メインＣＰＵ１の動作が安定するまでこの出力ポート１１から信号を出力しないので、ＷＤＴ回路３からリセット信号が出力され、そのリセット信号がリセットポート１２に入力される。なお、メインＣＰＵ１の動作が安定すれば出力ポート１１から定期的に信号が出力されるので、リセット信号がリセットポート１２に入力されなくなる。また、この出力ポート１１はオンオフ信号のみを出力する仕様であって、ある周波数の信号を出力しないポートである。これは暴走時に特定の周波数の信号が誤出力されることを防止するためである。
１３はメインＣＰＵ１からリセット信号を出力する出力ポートであり、この出力ポート１３から出力されたリセット信号はリセットポート２１に入力されサブＣＰＵ２がリセットされる。
１４は監視信号を出力する監視信号出力ポートであり、監視信号はサブＣＰＵ２の監視信号入力ポート２２に入力される。また、２３はアンサー信号を出力するアンサー信号出力ポートであり、そのアンサー信号はアンサー信号入力ポート１５に入力される。
図２を参照して、監視信号出力ポート１４から出力される監視信号は相互に異なる２つの周波数のパルス信号から構成されており、それら２種類の周波数のパルス信号が交互に連続して出力される。本実施の形態ではタイミングＴ１では第１の周波数のパルス信号が出力され、タイミングＴ２では第２の周波数のパルス信号が出力される。
一方、サブＣＰＵ２には、監視信号入力ポート２２から入力される信号を解析して上記第１の周波数の監視信号に対応する第１のアンサー信号と第２の周波数の監視信号に対応する第２のアンサー信号とを監視信号の切り替えに同期してメインＣＰＵに出力するようにプログラムされている。
本実施の形態では、監視信号と同じ周波数のパルス信号をアンサー信号としてアンサー信号出力ポート２３から出力するようにした。すなわち、タイミングＴ１では第１の周波数のパルス信号がアンサー信号として出力され、タイミングＴ２では第２の周波数のパルス信号がアンサー信号として出力される。
メインＣＰＵ１はアンサー信号を解析して、監視信号の切り替え周期とアンサー信号の切り替え周期が同期しており、監視信号の周波数とアンサー信号の周波数とが一致している場合にはサブＣＰＵ２は正常に作動しているものと判断する。そして、それ以外の場合には、サブＣＰＵ２が暴走したものと判断して上記のようにサブＣＰＵ２をリセットする。
ところで、上記実施の形態では、アンサー信号として監視信号と同じ周波数のパルス信号を出力したが、必ずしも同じ周波数の信号をアンサー信号として出力する必要は無く、２種類のアンサー信号の周波数が相互に異なっていれば他の周波数の信号をアンサー信号として出力するようにしてもよい。また、タイミングＴ１，Ｔ２のいずれか一方のタイミングではアンサー信号の周波数を０としてパルス信号を出力しないようにしてもよい。なお、サブＣＰＵは１個であったが、１個のメインＣＰＵに対して複数個のサブＣＰＵを接続した制御装置に関しても本発明を適用することができる。
なお、本発明は上記した形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変更を加えてもかまわない。
１ メインＣＰＵ
２ サブＣＰＵ
３ ＷＤＴ回路
２ サブＣＰＵ
３ ＷＤＴ回路
Claims (1)
- メインＣＰＵとこのメインＣＰＵに接続されたサブＣＰＵとを備えた制御装置であって、メインＣＰＵが暴走した場合にメインＣＰＵをリセットして正常化するウォッチドッグタイマ装置をメインＣＰＵに対して設けると共に、メインＣＰＵがサブＣＰＵの作動状態を監視し、サブＣＰＵが暴走した場合にはメインＣＰＵがサブＣＰＵをリセットするものにおいて、上記メインＣＰＵは第１の周波数の監視信号と第２の周波数の監視信号とを所定の時間毎に切り替えてサブＣＰＵに出力する監視信号出力ポートと、サブＣＰＵから出力されるアンサー信号を入力するアンサー信号入力ポートとを備え、サブＣＰＵはメインＣＰＵの信号出力ポートからの信号を入力する監視信号入力ポートと、この監視信号入力ポートから入力される監視信号を解析して上記第１の周波数の監視信号に対応する第１のアンサー信号と第２の周波数の監視信号に対応する第２のアンサー信号とを監視信号の切り替えに同期してメインＣＰＵに出力するアンサー信号出力ポートとを備え、メインＣＰＵは上記アンサー信号入力ポートに入力される２種類のアンサー信号のうちの少なくとも一方からサブＣＰＵが暴走状態であることを検知すると、サブＣＰＵをリセットすることを特徴とする制御装置。
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| JP2011166273A JP5751975B2 (ja) | 2011-07-29 | 2011-07-29 | 制御装置 |
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| JP2011166273A JP5751975B2 (ja) | 2011-07-29 | 2011-07-29 | 制御装置 |
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