JP2009053952A - Ｃｐｕ監視装置及び電子制御装置 - Google Patents

Abstract

【課題】三つ以上のＣＰＵを備えるマイクロコンピュータシステムであっても、監視回路の数を増やすことなく適切にＣＰＵの暴走監視でき、さらには、監視回路を共用したときに何れのＣＰＵに異常が発生しているのかを容易に判別することができるＣＰＵ監視装置を提供する。
【解決手段】ＣＰＵ１５から周期的に出力されるウォッチドッグタイマクリア信号の周期が監視周期を超えると前記ＣＰＵ１５にリセット信号を出力する監視部４１を備えて構成されるＣＰＵ監視装置４０であって、複数のＣＰＵ１５が前記監視部４１に対して設定周期内で前記ウォッチドッグタイマクリア信号を時分割して出力し、各ウォッチドッグタイマクリア信号を合成した一つのウォッチドッグタイマクリア信号が前記監視部４１に入力されるように構成されている。
【選択図】図２

Description

本発明は、ＣＰＵから周期的に出力されるウォッチドッグタイマクリア信号の周期が監視周期を超えると前記ＣＰＵにリセット信号を出力する監視部を備えて構成されるＣＰＵ監視装置に関する。

近年の電子機器の多くがマイクロコンピュータにより制御されているが、ノイズ等の影響により暴走する万一の事態に備えて、通常、ウォッチドッグタイマ方式の異常監視部を備えている。

例えば、特許文献１には、２つのマイクロコンピュータが所定の周期毎に異なるタイミングでウォッチドッグタイマクリア信号を出力し、各マイクロコンピュータのウォッチドッグタイマクリア信号により出力が反転するフリップフロップを介して監視装置にウォッチドッグタイマクリア信号を入力し、フリップフロップの出力周期が予め定められた範囲内になければ異常と判定するデュアルマイクロコンピュータシステムの暴走監視装置が提案されている。

上述の従来技術では、各マイクロコンピュータの演算タイミングや処理時間が異なることが原因でウォッチドッグタイマクリア信号の出力タイミングがずれると、誤った監視動作が行われるという不都合があった。

そこで、特許文献２には、並行して動作する少なくとも２つの演算プロセッサと、各々の演算プロセッサからの周期的な出力に基づくウォッチドッグタイマクリア信号が入力され、ウォッチドッグタイマクリア信号の周期性が崩れると演算プロセッサの異常発生の旨を判定する監視部とを備え、各々の演算プロセッサがタイマ部から一定周期で通知されたタイミングに従って、互いに異なるタイミングでそれぞれ周期的な出力を行う電子制御システムの暴走監視装置が提案されている。

上述の暴走監視装置では、第１の演算プロセッサがタイマ部からのタイミング通知に従いウォッチドッグタイマクリア信号をハイレベルに操作する一方、第２の演算プロセッサがタイマ部からの第１の演算プロセッサに対するタイミングとは異なるタイミング通知に従いウォッチドッグタイマクリア信号をローレベルに操作するように構成されている。
特許第２５５６１５６号公報 特開２００２−９１８０２号公報

しかし、特許文献２に記載された暴走監視装置では、単一のウォッチドッグタイマクリア信号のレベルを二つのＣＰＵで協働して切り替えるため、一つのパッケージに二つのＣＰＵが組み込まれたデュアルマイクロコンピュータシステムに好適な構成ではあるが、パッケージに三つ以上のＣＰＵが組み込まれたマイクロコンピュータシステムや、シングルコアのマイクロコンピュータを三つ以上備えたマイクロコンピュータシステムに容易に適用することができないという問題があった。

そのため、個々のＣＰＵに対して個別の監視部を設ける必要があるという問題が解決されるものではなく、また、特許文献２に記載された暴走監視装置であっても、何れのＣＰＵが暴走しているのかを容易に判別することができないという問題もあった。

本発明の目的は、上述した従来の問題点に鑑み、三つ以上のＣＰＵを備えるマイクロコンピュータシステムであっても、監視回路の数を増やすことなく適切にＣＰＵの暴走監視でき、さらには、監視回路を共用したときに何れのＣＰＵに異常が発生しているのかを容易に判別することができるＣＰＵ監視装置を提供する点にある。

上述の目的を達成するため、本発明によるＣＰＵ監視装置の特徴構成は、ＣＰＵから周期的に出力されるウォッチドッグタイマクリア信号の周期が監視周期を超えると前記ＣＰＵにリセット信号を出力する監視部を備えて構成されるＣＰＵ監視装置であって、複数のＣＰＵが前記監視部に対して設定周期内で前記ウォッチドッグタイマクリア信号を時分割し、各ウォッチドッグタイマクリア信号を合成した一つのウォッチドッグタイマクリア信号が前記監視部に入力されるように構成されている点にある。

上述の構成によれば、設定周期が複数の期間に分割され、各ＣＰＵが自己に割り当てられた期間に監視部に対してウォッチドッグタイマクリア信号を出力する。従って、前記設定周期内で割り当てられた期間にウォッチドッグタイマクリア信号を出力すべきＣＰＵが暴走すると、当該期間にウォッチドッグタイマクリア信号が出力されず、その結果、監視部からリセット信号が出力されるのである。尚、監視部は各ＣＰＵから監視周期より短い周期で出力されるウォッチドッグタイマクリア信号が入力されている間は、異常が発生していないと判断するため、リセット信号を出力することは無い。

以上説明した通り、本発明によれば、三つ以上のＣＰＵを備えるマイクロコンピュータシステムであっても、監視回路の数を増やすことなく適切にＣＰＵの暴走監視でき、さらには、監視回路を共用したときに何れのＣＰＵに異常が発生しているのかを容易に判別することができるＣＰＵ監視装置を提供することができるようになった。

以下、本発明によるＣＰＵ監視装置が車両の各部を制御するマイクロコンピュータを備えた電子制御装置（以下、「ＥＣＵ」と記す。）に組み込まれた例を説明する。

図１に示すように、車両の電子制御システムは、車両を構成するエンジン、自動変速装置、ブレーキ装置等の被制御部としての複数の機能ブロック単位に電子制御する複数のＥＣＵ１０がＣＡＮ等のネットワーク２０を介して相互に接続され、互いに協働して所定の纏まりのある機能を実現するように構成されている。

システムを構成するＥＣＵ１０には、エンジンを制御するエンジンＥＣＵ１０ａ、自動変速装置を制御する自動変速ＥＣＵ１０ｂ、ブレーキ装置を制御するブレーキＥＣＵ１０ｃ、盗難防止等のセキュリティを管理する監視ＥＣＵ１０ｄ等が含まれる。

各ＥＣＵ１０は、対応する機能ブロックを制御するマイクロコンピュータ１１と、ネットワーク２０を介してデータを送受信する通信インタフェース回路１２と、複数の周辺回路等を備えて構成されている。

図２に示すように、エンジンＥＣＵ１０ａに組み込まれたマイクロコンピュータ１１は、二つのＣＰＵ１５（１５１，１５２）、二つのＲＡＭ１６（１６１，１６２）、夫々のＣＰＵ１５１，１５２で実行される制御プログラムが格納された共用のＲＯＭ１４、共用の入出力インタフェース回路１３、共用のリセット回路１７、共用のタイマ回路１９等のハードウェアリソースが一つのパッケージに組み込まれたデュアルコアマイクロコンピュータ１１で構成されている。

各ＣＰＵ１５１，１５２は、ＲＯＭ１４に格納された制御プログラムに基づいてエンジンに対する制御を分担して実行するように構成され、例えば入出力インタフェース回路１３を介して入力されるクランクパルスやエアフロー等のエンジンに設けられた各種のセンサからの検出信号に基づいて所定の演算処理を実行し、入出力インタフェース回路１３を介して燃料噴射バルブや点火装置等に制御信号を出力することにより、エンジンを所定の回転数に制御する。

つまり、各ＣＰＵ１５１，１５２は、各種の入出力信号や演算データを自身に帰属するＲＡＭ１６（１６１，１６２）に展開するとともに、調停回路１８を介して他方のＣＰＵに帰属するＲＡＭのデータを参照して必要な演算処理を互いに独立して、或は、互いに協働して実行することによりエンジンを制御する。

エンジンＥＣＵ１０ａには、ＣＰＵ１５と、ＣＰＵ１５から周期的に出力されるウォッチドッグタイマクリア信号の周期が監視周期を超えるとＣＰＵ１５にリセット信号を出力する監視部４１と、監視部４１を備え、監視部４１から出力されるリセット信号を強制的に非アクティブレベルに固定するスイッチ回路４２を備えて構成されるＣＰＵ監視装置４０が設けられている。

尚、単一のＣＰＵを備えた他のＥＣＵ１０には、従来公知の暴走監視装置が設けられ、複数のＣＰＵを備えた他のＥＣＵ１０には、本発明と同様のＣＰＵ監視装置４０が設けられている。

図３（ａ），（ｂ）に示すように、監視部４１は、ＣＰＵ１５から入出力インタフェース回路１３を介して出力される単一のウォッチドッグタイマクリア信号ＷＤＣの立上りエッジ（または立下りエッジ）でリセットされ、リセット後にカウントを再起動するカウンタ回路４１１と、カウンタ回路４１１にクロック信号を出力するクロック回路４１２と、ウォッチドッグタイマクリア信号ＷＤＣが所定の周期ＴＡでカウンタ回路４１１に入力されず、カウント値が閾値Ｃｔｈを超える、つまりウォッチドッグタイマクリア信号ＷＤＣの周期が監視周期ＴＷＤを超えるとリセット回路１７にリセット信号ＲＳＴを出力するリセット信号出力回路４１３等を備えて構成されている。

タイマ回路１９は、各ＣＰＵ１５１，１５２に計時情報を供給する共通のタイマカウンタとして機能している。

なお、各ＣＰＵ１５１，１５２は、タイマ回路１９の計時動作によって所定タイミングで発生するタイマ割込毎に、自身に帰属するＲＡＭ１６（１６１，１６２）に記憶されているカウント値をカウントアップすることで、計時情報を得るように構成されていてもよい。

各ＣＰＵ１５１，１５２はタイマ回路１９から供給された計時情報に基づいて設定周期内でウォッチドッグタイマクリア信号ＷＤＣを時分割して出力する信号処理部を備えている。そして信号処理部は、計時情報に基づいて予め設定された順序でウォッチドッグタイマクリア信号ＷＤＣを出力する。

詳述すると、各ＣＰＵ１５１，１５２の信号処理部は、監視部４１に対してウォッチドッグタイマクリア信号ＷＤＣを監視周期ＴＷＤより長い設定周期Ｔ（ＴＷＤ＜Ｔ）内で時分割して出力し、各ウォッチドッグタイマクリア信号を合成した一つのウォッチドッグタイマクリア信号ＷＤＣが監視部４１に入力されるように構成されている。

即ち、図４に示すように、設定周期Ｔを期間ｔ１とｔ２に分割して、ＣＰＵ１５１がＲＯＭ１４に格納された制御プログラムに基づいて、期間ｔ１でウォッチドッグタイマクリア信号ＷＤＣを入出力インタフェース回路１３を介して出力し、ＣＰＵ１５２が同様にＲＯＭ１４に格納された制御プログラムに基づいて、期間ｔ２でウォッチドッグタイマクリア信号ＷＤＣを入出力インタフェース回路１３を介して出力するように構成されている。

各ＣＰＵ１５１，１５２から出力されるウォッチドッグタイマクリア信号ＷＤＣの出力期間ｔ１、ｔ２が設定周期Ｔ内で互いに異なるように設定され、且つ、ウォッチドッグタイマクリア信号ＷＤＣの周期Ｔ１，Ｔ２が互いに異なるように設定されている。

各ＣＰＵ１５１，１５２は、設定周期Ｔで繰り返しカウントされるフリーランタイマ機能を備えたタイマ回路１９から出力されるタイマ値を取り込み、ＲＯＭ１４に格納された夫々の制御期間データと比較して、自身がウォッチドッグタイマクリア信号ＷＤＣを出力すべき期間ｔ１、ｔ２であると判断したときに、制御プログラムに基づいて夫々周期Ｔ１，Ｔ２でウォッチドッグタイマクリア信号ＷＤＣを出力する。

ＣＰＵ１５１に対する制御期間データは、タイマ回路１９から出力されるタイマ値が０からｔ１迄の間を規定するデータであり、ＣＰＵ１５２に対する制御期間データは、タイマ回路１９から出力されるタイマ値がｔ１からｔ２迄の間を規定するデータである。

従って、期間ｔ１にＣＰＵ１５１が暴走すると、その間はウォッチドッグタイマクリア信号ＷＤＣが出力されず、監視部４１に備えるカウンタ回路４１１の値が閾値Ｃｔｈを超えてリセット信号ＲＳＴが出力され、期間ｔ２にＣＰＵ１５２が暴走すると、その間はウォッチドッグタイマクリア信号ＷＤＣが出力されず、監視部４１に備えるカウンタ回路４１１の値が閾値Ｃｔｈを超えてリセット信号ＲＳＴが出力される。即ち、設定周期Ｔ内で何れかのＣＰＵが暴走したときに、何れのＣＰＵが暴走しても監視部４１からリセット信号ＲＳＴが出力されるように構成されている。

ローアクティブとなるように論理が設定されたリセット信号ＲＳＴは、スイッチ回路４２を介してリセット回路１７に入力されるように構成されているため、図２に示すスイッチ回路４２の接点が破線で示す位置に設定されているときには、監視部４１から出力されるリセット信号ＲＳＴがリセット回路１７に入力されず、強制的に非アクティブレベルである電源電圧Ｖｄｄに固定された信号が入力される。

尚、リセット回路１７はパワーオンリセット機能、電源瞬時停電検出によるリセット機能、及び監視部４１から出力されるリセット信号ＲＳＴによる強制リセット機能を備え、リセット動作時に所定時間ローレベルの信号をＣＰＵ１５に出力するＣＲ時定数回路で構成されている。

従って、スイッチ回路４２を非アクティブレベルである電源電圧側に切り替えた状態で、入出力インタフェース回路１３のウォッチドッグタイマクリア信号ＷＤＣのポートからの出力波形をオッシロスコープ等の計測器で計測することにより、何れのＣＰＵ１５１，１５２が暴走しているのかがモニタできるようになる。

例えば、ＥＣＵ１０ａの開発時の各種の動作試験等の際にスイッチ回路４２を非アクティブレベルに切り替えておけば、万一何れかのＣＰＵ１５１，１５２が暴走したときに、期間ｔ１でウォッチドッグタイマクリア信号ＷＤＣが出力されていなければＣＰＵ１５１が異常状態であり、期間ｔ２でウォッチドッグタイマクリア信号ＷＤＣが出力されていなければＣＰＵ１５２が異常状態であると判断できる。

出荷後の車両のメンテナンスでサービスエンジニアがＥＣＵ１０ａの動作をチェックする際に、スイッチ回路４２を非アクティブレベルに切り替えることによっても、同様に、何れのＣＰＵ１５１，１５２が暴走しているのかがモニタできる。

以下、ＣＰＵ監視装置４０の動作について、図６及び図７に示すフローチャートに基づいて説明する。

図６（ａ）に基づいて、監視部４１の処理について説明する。カウンタ回路４１１は、クロック回路４１２からクロック信号の入力によってカウント値を１増加する（ＳＡ１）。

リセット回路出力信号４１３は、当該カウント値が閾値Ｃｔｈを超えている場合（ＳＡ２）、リセット回路１７にリセット信号を出力する（ＳＡ３）。一方、当該カウント値が閾値Ｃｔｈを超えていない場合（ＳＡ２）、カウンタ回路４１１は、ウォッチドッグタイマクリア信号ＷＤＣの立上りエッジがカウンタ回路４１１に入力された場合は（ＳＡ４）、カウント値をリセットし（ＳＡ５）、ウォッチドッグタイマクリア信号ＷＤＣの立上りエッジがカウンタ回路４１１に入力されない場合は、カウント値をリセットせずに、ステップＳＡ１に戻りカウントを継続する（ＳＡ４）。

図６（ｂ）に基づいて、タイマ割込設定処理について説明する。なお、図６（ｂ）及び図７の説明では、各ＣＰＵ１５１，１５２が、タイマ回路１９の計時動作によって所定タイミングで発生するタイマ割込毎に、自身に帰属するＲＡＭ１６（１６１，１６２）に記憶されているカウント値をカウントアップすることで、計時情報を得るような構成について説明する。

マイクロコンピュータ１１の電源がオンしてタイマ回路１９が起動すると（ＳＢ１）、ＣＰＵ１５１は制御プログラムを実行してＲＡＭ１６１に記憶されたカウント値を零に初期化する（ＳＢ２）。同様に、ＣＰＵ１５２は制御プログラムを実行してＲＡＭ１６２に記憶されたカウント値を零に初期化する（ＳＢ３）。

また、ＣＰＵ１５１，１５２の何れかが、タイマ割込処理を開始するタイミング設定のための割込タイマ値をタイマレジスタに設定し（ＳＢ４）、各ＣＰＵ１５１，１５２に対するタイマ回路１９によるタイマ割込みを許可する（ＳＢ５、ＳＢ６）。以後、一定のインタバルでタイマ割込処理が起動される。

図７（ａ）に基づいて、ＣＰＵ１５１のタイマ割込処理について説明する。なお、図７の説明において、時分割判定レベルＴｔｈ１とは、図４に示すように、ＣＰＵ１５１の制御期間データに対する期間からＣＰＵ１５２の制御期間データに対する期間へ移行する瞬間の時刻に対応するカウント値であり、設定周期レベルＴｔｈ２とは、設定周期Ｔの期間が経過する瞬間の時刻に対応するカウント値である。また、図７の説明において、ＣＰＵ１５２が出力するウォッチドッグタイマクリア信号ＷＤＣの周期Ｔ２は、ＣＰＵ１５１が出力するウォッチドッグタイマクリア信号ＷＤＣの周期Ｔ１の２倍に設定されているものとして説明する。

タイマ回路１９からＣＰＵ１５１に割込信号が入力されて、タイマ割込処理が開始されると、ＣＰＵ１５１の信号処理部は、ＲＡＭ１６１に記憶されたカウント値を１増加し（ＳＣ１）、そのカウント値が時分割判定レベルＴｔｈ１より小さい場合は（ＳＣ２）、ウォッチドッグタイマクリア信号ＷＤＣの出力を反転させて監視部４１へ出力する（ＳＣ３）。つまり、ＣＰＵ１５１のタイマ割込処理のとき、割込処理の度にウォッチドッグタイマクリア信号ＷＤＣが反転出力される。

そして、そのカウント値が設定周期レベルＴｔｈ２に達している場合は（ＳＣ４）、カウント値をリセットして割込処理を終了する。

一方、そのカウント値が設定周期レベルＴｔｈ２に達していない場合は（ＳＣ４）、カウント値をリセットすることなく割込処理を終了する。

図７（ｂ）に基づいて、ＣＰＵ１５２のタイマ割込処理について説明する。タイマ回路１９からＣＰＵ１５２に割込信号が入力されて、タイマ割込処理が開始されると、ＣＰＵ１５２の信号処理部は、ＲＡＭ１６２に記憶されたカウント値を１増加し（ＳＤ１）、そのカウント値が時分割判定レベルＴｔｈ１以上の場合は（ＳＤ２）、ウォッチドッグタイマクリア信号ＷＤＣの出力を反転させて監視部４１へ出力する（ＳＤ３）。

なお、周期Ｔ１は周期Ｔ２の２倍に設定されていることから、ステップＳＤ３における出力の反転は、ＣＰＵ１５１の場合と比べて２回に１回の割合で実行される。つまり、ＣＰＵ１５２のタイマ割込処理のとき、割込処理が２回実行される度にウォッチドッグタイマクリア信号ＷＤＣが反転出力される。

この２回に１回の割合での実行は、例えば、ＲＡＭ１６２に記憶されたカウント値が時分割判定レベルＴｔｈ１以上であると判断される度にカウントアップされるカウンタを、ＣＰＵ１５２の信号処理部に設け、ＣＰＵ１５２の信号処理部は当該カウンタの値が奇数または偶数のときのみに、ウォッチドッグタイマクリア信号ＷＤＣの出力を反転させることによって実現される。

そして、そのカウント値が設定周期レベルＴｔｈ２に達している場合は（ＳＤ４）、カウント値をリセットして割込処理を終了する。

一方、そのカウント値が設定周期レベルＴｔｈ２に達していない場合は（ＳＤ４）、カウント値をリセットすることなく割込処理を終了する。

以下に別実施形態を説明する。上述した実施形態では、各ＣＰＵ１５１，１５２から出力されるウォッチドッグタイマクリア信号ＷＤＣの出力期間ｔ１、ｔ２が設定周期Ｔ内で互いに異なるように設定され、且つ、ウォッチドッグタイマクリア信号ＷＤＣの周期Ｔ１，Ｔ２が互いに異なるように設定されている場合を説明したが、図５（ａ）に示すように、各ＣＰＵ１５１，１５２から出力されるウォッチドッグタイマクリア信号ＷＤＣの周期Ｔ１，Ｔ２が互いに異なるように設定されていれば、ウォッチドッグタイマクリア信号ＷＤＣの出力期間が設定周期Ｔ内で等しい値ｔ３に設定されるものであってもよい。

また、図５（ｂ）に示すように、各ＣＰＵ１５１，１５２から出力されるウォッチドッグタイマクリア信号ＷＤＣの出力期間ｔ１、ｔ２が設定周期Ｔ内で互いに異なるように設定されていれば、ウォッチドッグタイマクリア信号ＷＤＣの周期は互いに等しい値Ｔ３に設定されるものであってもよい。

何れの場合でも、スイッチ回路４２を非アクティブレベルに切り替えたときに、入出力インタフェース回路１３のウォッチドッグタイマクリア信号ＷＤＣのポートからの出力波形を計測すれば、何れのＣＰＵ１５が暴走しているのかが判別できるようになる。

尚、スイッチ回路４２を切り替えてウォッチドッグタイマクリア信号ＷＤＣをモニタする必要の無い場合には、各ＣＰＵ１５１，１５２から出力されるウォッチドッグタイマクリア信号ＷＤＣの出力期間が設定周期Ｔ内で互いに等しくなるように設定され、且つ、ウォッチドッグタイマクリア信号ＷＤＣの周期が互いに等しくなるように設定されるものであってもよい。

上述した実施形態では、監視部４１は、ＣＰＵ１５１、１５２のうちの何れかから出力されるウォッチドッグタイマクリア信号の周期が監視周期を超えると、つまりＣＰＵ１５１、１５２のうちの何れかに異常が発生すると、両方のＣＰＵ１５にリセット信号を出力して、両方のＣＰＵ１５をリセットする構成について説明した。

しかし、監視部４１は、ＣＰＵ１５１、１５２のうちの何れかに異常が発生すると、何れのＣＰＵ１５に異常が発生したのかを判別して、異常が発生したＣＰＵのみ、または、両方のＣＰＵ１５にリセット信号を出力する構成であってもよい。

このような構成を実現するために、例えば、監視部４１を、ＣＰＵ識別用のレジスタを備えた特定用途向集積回路（ＡＳＩＣ）等で構成する。ここで、ＣＰＵ識別用のレジスタとは、監視部４１へ現在ウォッチドッグタイマクリア信号を出力しているＣＰＵ１５（１５１、１５２）に割り当てられた識別番号が格納されるレジスタである。尚、各ＣＰＵ１５の識別番号は、予め設定しておく構成であってもよいし、ＣＰＵ１５１、１５２による制御プログラムの実行開始時等にＣＰＵ１５１、１５２によって設定される構成であってもよい。

監視部４１は、入力されるウォッチドッグタイマクリア信号の周期（例えば、図４であれば周期Ｔ１と周期Ｔ２の何れの周期であるか）、または、設定周期Ｔにおける相対時刻（例えば、図４であれば期間ｔ１と期間ｔ２の何れの期間であるか）に基づいて、監視部４１に現在ウォッチドッグタイマクリア信号を出力しているＣＰＵ１５を識別し、ＣＰＵ識別用のレジスタに当該ＣＰＵ１５の識別番号を格納する。

そして、監視部４１は、何れかのＣＰＵ１５に異常が発生した場合、ＣＰＵ識別用のレジスタに格納されている識別番号を参照して、格納されている識別番号に対応するＣＰＵ１５の異常であると判断し、当該ＣＰＵ１５に対してリセット信号を出力する。または、何れのＣＰＵ１５の異常にかかわらず、両方のＣＰＵ１５に対してリセット信号を出力する。

尚、このような構成の場合、ＣＰＵ監視装置４０では、リセット回路１７をＣＰＵ１５１、１５２毎に設ける必要があることは言うまでもない。

上述した実施形態では、各ＣＰＵが少なくとも共通の入出力インタフェース回路１３及び共通のリセット回路１７を備えたデュアルコアマイクロコンピュータ１１に組み込まれ、各ウォッチドッグタイマクリア信号ＷＤＣが入出力インタフェース回路１３を介して監視部４１に一つのウォッチドッグタイマクリア信号として出力されるとともに、監視部４１からのリセット信号ＲＳＴがリセット回路１７に入力され、各ＣＰＵがリセットされるように構成されたＣＰＵ監視装置４０を説明したが、単一のＣＰＵ１５を備えた複数のシングルコアマイクロコンピュータ１１１，１１２を備えたＥＣＵ１０に対しても、本発明によるＣＰＵ監視装置４０を採用することができる。

この場合には、図８に示すように、ＣＰＵ監視装置４０が各ＣＰＵ１５に計時情報を供給する単一のタイマカウンタとして機能するタイマ回路４３を備え、各ＣＰＵ１５に計時情報に基づいて設定周期内でウォッチドッグタイマクリア信号ＷＤＣを時分割して出力する信号処理部を設けることにより実現できる。

この場合、マイクロコンピュータ１１１，１１２の外部に単一のタイマ回路４３を設けて各マイクロコンピュータ１１が当該タイマ回路４３の値を読み込むように構成するものに限らず、マイクロコンピュータ１１１，１１２の外部に設定周期Ｔで各マイクロコンピュータ１１１，１１２に同期信号を出力するクロック回路を設けて、各マイクロコンピュータ１１１，１１２の信号処理部が同期信号をトリガとして内部タイマ値によりウォッチドッグタイマクリア信号ＷＤＣの出力期間ｔ１、ｔ２を演算してウォッチドッグタイマクリア信号ＷＤＣを出力処理するものであってもよい。さらには、各マイクロコンピュータ１１１，１１２に対して設定周期内でウォッチドッグタイマクリア信号ＷＤＣの出力期間に対応する制御信号を出力するクロック回路を備え、各マイクロコンピュータ１１１，１１２がクロック回路から出力される制御信号がアクティブとなる間にウォッチドッグタイマクリア信号ＷＤＣを夫々出力するように構成してもよい。

上述した何れの実施形態も、二つのＣＰＵ１５に対して一つの監視部４１を備え、各ＣＰＵ１５が監視部４１に対して監視周期より長い設定周期内でウォッチドッグタイマクリア信号ＷＤＣを時分割して出力するものを説明したが、三つ以上のＣＰＵを備えたマルチコアマイクロコンピュータを採用するＥＣＵや、三つ以上のシングルコアマイクロコンピュータを備えたＥＣＵに対しても、本発明によるＣＰＵ監視装置を採用することができる。

例えば、図９に示すような、三つのＣＰＵ１５（１５３，１５４，１５５）を備えたマルチコアマイクロコンピュータ１１を採用するＥＣＵでは、図１０に示すように、設定周期Ｔを期間ｔ１３，ｔ１４，ｔ１５に分割して、ＣＰＵ１５３がＲＯＭ１４に格納された制御プログラムに基づいて、期間ｔ１３でウォッチドッグタイマクリア信号ＷＤＣを入出力インタフェース回路１３を介して出力し、ＣＰＵ１５４がＲＯＭ１４に格納された制御プログラムに基づいて、期間ｔ１４でウォッチドッグタイマクリア信号ＷＤＣを入出力インタフェース回路１３を介して出力し、ＣＰＵ１５５がＲＯＭ１４に格納された制御プログラムに基づいて、期間ｔ１５でウォッチドッグタイマクリア信号ＷＤＣを入出力インタフェース回路１３を介して出力するように構成することができる。

なお、図１０では、各ＣＰＵ１５３，１５４，１５５から出力されるウォッチドッグタイマクリア信号ＷＤＣの出力期間ｔ１３，ｔ１４，ｔ１５が設定周期Ｔ内で互いに異なるように設定され、且つ、ウォッチドッグタイマクリア信号ＷＤＣの周期Ｔ１３，Ｔ１４，Ｔ１５が互いに異なるように設定されている構成について図示しているが、上述の実施形態と同様、各出力期間または各ウォッチドッグタイマクリア信号ＷＤＣの周期の何れか一方は互いに等しい値に設定されるものであってもよい。

尚、スイッチ回路４２を切り替えてウォッチドッグタイマクリア信号ＷＤＣをモニタする必要の無い場合には、各ＣＰＵ１５３，１５４，１５５から出力されるウォッチドッグタイマクリア信号ＷＤＣの出力期間が設定周期Ｔ内で互いに等しくなるように設定され、且つ、ウォッチドッグタイマクリア信号ＷＤＣの周期が互いに等しくなるように設定されるものであってもよい。

上述の実施形態では、車両を制御するＥＣＵ１０に対して本発明によるＣＰＵ監視装置４０を適用した構成について説明したが、前記ＣＰＵ監視装置４０が適用されるのはＥＣＵに限らず、複数のＣＰＵ、特に三個以上のＣＰＵを備えた制御装置に対して単一の監視部を備えるものであれば、例えばＯＡ機器のような電子制御機器に、前記ＣＰＵ監視装置４０を適用することができる。

なお、上述の実施形態は、本発明の一例に過ぎず、本発明の作用効果を奏する範囲において各ブロックの具体的構成等は適宜変更設計できることは言うまでもない。

車両の制御システムのブロック構成図 本発明に係るＣＰＵ監視装置のブロック構成図 （ａ）は、監視部のブロック構成図、（ｂ）は、監視部の処理について説明するためのタイムチャート ウォッチドッグタイマクリア信号の出力について説明するためのタイムチャート （ａ）は、各ＣＰＵから同一出力時間のウォッチドッグタイマクリア信号が出力される場合について説明するための、（ｂ）は、各ＣＰＵから同一周期のウォッチドッグタイマクリア信号が出力される場合について説明するためのタイムチャート （ａ）は、監視部の処理について説明するための、（ｂ）は、タイマ割込設定について説明するためのフローチャート （ａ）は、ＣＰＵ１５１のタイマ割込処理について説明するための、（ｂ）は、ＣＰＵ１５２のタイマ割込処理について説明するためのフローチャート デュアルマイクロコンピュータにＣＰＵ監視装置を適用した場合のブロック構成図 三個のＣＰＵを備えたマルチコアマイクロコンピュータにＣＰＵ監視装置を適用した場合のブロック構成図 マルチコアマイクロコンピュータにＣＰＵ監視装置を適用した場合のウォッチドッグタイマクリア信号の出力について説明するためのタイムチャート

符号の説明

１３：入出力インタフェース回路
１７：リセット回路
１５：ＣＰＵ
４０：ＣＰＵ監視装置
４１：監視部
４２：スイッチ回路

Claims (8)

1. ＣＰＵから周期的に出力されるウォッチドッグタイマクリア信号の周期が監視周期を超えると前記ＣＰＵにリセット信号を出力する監視部を備えて構成されるＣＰＵ監視装置であって、
   複数のＣＰＵが前記監視部に対して設定周期内で前記ウォッチドッグタイマクリア信号を時分割して出力し、各ウォッチドッグタイマクリア信号を合成した一つのウォッチドッグタイマクリア信号が前記監視部に入力されるように構成されているＣＰＵ監視装置。
2. 前記設定周期内で時分割された各ＣＰＵから出力される前記ウォッチドッグタイマクリア信号の夫々の出力時間が互いに異なるように設定されている請求項１記載のＣＰＵ監視装置。
3. 各ＣＰＵから出力される前記ウォッチドッグタイマクリア信号の周期が互いに異なるように設定されている請求項１または２記載のＣＰＵ監視装置。
4. 各ＣＰＵに計時情報を供給する共通のタイマカウンタを備え、各ＣＰＵに、前記タイマカウンタから供給される前記計時情報に基づいて前記設定周期内で前記ウォッチドッグタイマクリア信号を時分割して出力する信号処理部を備えている請求項１から３の何れかに記載のＣＰＵ監視装置。
5. 前記信号処理部は、前記計時情報に基づいて予め設定された順序で前記ウォッチドッグタイマクリア信号を出力する請求項４に記載のＣＰＵ監視装置。
6. 各ＣＰＵに共通の入出力インタフェース回路及び共通のリセット回路を備え、各ウォッチドッグタイマクリア信号が前記入出力インタフェース回路を介して前記監視部に一つのウォッチドッグタイマクリア信号として出力されるとともに、前記監視部からのリセット信号が前記リセット回路に入力され、各ＣＰＵがリセットされるように構成されている請求項１から５の何れかに記載のＣＰＵ監視装置。
7. 前記監視部からのリセット信号を強制的に非アクティブレベルに固定するスイッチ回路を備えている請求項１から６の何れかに記載のＣＰＵ監視装置。
8. 請求項６または７記載のＣＰＵ監視装置が組み込まれ、各ＣＰＵが複数の被制御部を備えた車両を分担して電子制御するように構成されている電子制御装置。

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