JP2009053952A - Cpu監視装置及び電子制御装置 - Google Patents
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Abstract
【解決手段】CPU15から周期的に出力されるウォッチドッグタイマクリア信号の周期が監視周期を超えると前記CPU15にリセット信号を出力する監視部41を備えて構成されるCPU監視装置40であって、複数のCPU15が前記監視部41に対して設定周期内で前記ウォッチドッグタイマクリア信号を時分割して出力し、各ウォッチドッグタイマクリア信号を合成した一つのウォッチドッグタイマクリア信号が前記監視部41に入力されるように構成されている。
【選択図】図2
Description
17:リセット回路
15:CPU
40:CPU監視装置
41:監視部
42:スイッチ回路
Claims (8)
- CPUから周期的に出力されるウォッチドッグタイマクリア信号の周期が監視周期を超えると前記CPUにリセット信号を出力する監視部を備えて構成されるCPU監視装置であって、
複数のCPUが前記監視部に対して設定周期内で前記ウォッチドッグタイマクリア信号を時分割して出力し、各ウォッチドッグタイマクリア信号を合成した一つのウォッチドッグタイマクリア信号が前記監視部に入力されるように構成されているCPU監視装置。 - 前記設定周期内で時分割された各CPUから出力される前記ウォッチドッグタイマクリア信号の夫々の出力時間が互いに異なるように設定されている請求項1記載のCPU監視装置。
- 各CPUから出力される前記ウォッチドッグタイマクリア信号の周期が互いに異なるように設定されている請求項1または2記載のCPU監視装置。
- 各CPUに計時情報を供給する共通のタイマカウンタを備え、各CPUに、前記タイマカウンタから供給される前記計時情報に基づいて前記設定周期内で前記ウォッチドッグタイマクリア信号を時分割して出力する信号処理部を備えている請求項1から3の何れかに記載のCPU監視装置。
- 前記信号処理部は、前記計時情報に基づいて予め設定された順序で前記ウォッチドッグタイマクリア信号を出力する請求項4に記載のCPU監視装置。
- 各CPUに共通の入出力インタフェース回路及び共通のリセット回路を備え、各ウォッチドッグタイマクリア信号が前記入出力インタフェース回路を介して前記監視部に一つのウォッチドッグタイマクリア信号として出力されるとともに、前記監視部からのリセット信号が前記リセット回路に入力され、各CPUがリセットされるように構成されている請求項1から5の何れかに記載のCPU監視装置。
- 前記監視部からのリセット信号を強制的に非アクティブレベルに固定するスイッチ回路を備えている請求項1から6の何れかに記載のCPU監視装置。
- 請求項6または7記載のCPU監視装置が組み込まれ、各CPUが複数の被制御部を備えた車両を分担して電子制御するように構成されている電子制御装置。
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