JP2006011621A

JP2006011621A - クロック異常検出装置およびマイクロコンピュータ

Info

Publication number: JP2006011621A
Application number: JP2004184943A
Authority: JP
Inventors: Tomohiro Tomimatsu; 智洋富松; Shinichiro Taguchi; 慎一郎田口; Naoki Ito; 直紀伊藤; Hideaki Ishihara; 秀昭石原
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2004-06-23
Filing date: 2004-06-23
Publication date: 2006-01-12

Abstract

【課題】複数の機能ブロックのうち何れの機能ブロックに供給するクロック信号に異常が発生しているかを判別できるようにする。
【解決手段】機能ブロック９ａ〜９ｎ毎にそれぞれ発振監視部１０を備え、各機能ブロック毎に与えられるクロック信号を監視しているため、複数の機能ブロック９ａ〜９ｎのうち何れの機能ブロック９ａ〜９ｎに異常が発生しているかを判別することができる。
【選択図】図１

Description

本発明は、複数の機能ブロックに与えられるクロック信号の異常を検出するクロック異常検出装置およびこのクロック異常検出装置を備えたマイクロコンピュータに関する。

従来より、例えばマイクロコンピュータをフェールセーフするための技術として、当該マイクロコンピュータに供給されるクロック信号を監視し、当該クロック信号が異常状態であることを検出した場合にはマイクロコンピュータが自身でリセットするという手法がある。図２は、従来構成のマイクロコンピュータについてその要部の構成を示している。この図２において、マイクロコンピュータＭ内では、元クロック信号ＣＬＫがクロック監視部１に与えられると共に、複数周期のクロック信号が分周器２等を通じてクロック切替部３に与えられるようになっている。そして、クロック切替部３がレジスタ６に記憶された内容に基づいて複数周期のクロック信号を選択し、各機能ブロック４ａ〜４ｎにそれぞれ適応したクロック信号を与えるようになっている。

クロック監視部１が、外来ノイズ等の影響によりクロック信号ＣＬＫの周波数変動等を検出すると、ＣＰＵ５や他の機能ブロック４ａ〜４ｎにリセット信号ＲＳＴを与えることによりＣＰＵ５および機能ブロック４ａ〜４ｎが自身でリセットする。
尚、フェールセーフに関わる技術資料として特許文献１に開示されている。この特許文献１に開示されたクロック２重化方法は、第１，第２のクロック線の状態を監視し、機能ボードに設けられた切替スイッチを切替え、第１，第２のクロック線のうちの正常なクロック信号を機能ボードに供給するようになっている。
特開２０００−１９４４３７号公報

例えば、図２に示すように、マイクロコンピュータＭは、一般に複数の機能ブロック４ａ〜４ｎに分割して内部構成されており、これらの機能ブロック４ａ〜４ｎに適切なクロック信号を供給しているが、特許文献１に開示されている方法を適用すると複数の機能ブロックに供給するクロック信号の異常を検出することはできるものの、何れの機能ブロックに供給するクロック信号に異常が発生しているかを判別することが困難であった。したがって、例えば図２の回路構成の場合、ＣＰＵ５や機能ブロック４ａ〜４ｎを全てリセットすることになってしまい、各機能ブロックを個別に動作させるシステムにおいては個別の機能ブロック４ａ〜４ｎの機能を生かしきることができなかった。

本発明は、上記事情に鑑みてなされたものであり、その目的は、複数の機能ブロックのうち何れの機能ブロックに供給するクロック信号に異常が発生しているかを判別することができるクロック異常検出装置およびこのクロック異常検出装置を備えたマイクロコンピュータを提供することにある。

請求項１記載の発明によれば、次のように作用する。すなわち、元クロック信号に基づいて装置全体をリセットする機能を備えているが、複数の機能ブロックは、それぞれクロック信号個別監視部を備えている。それぞれのクロック信号個別監視部は、与えられたクロック信号を監視することで機能ブロックに与えられるクロック信号に異常が発生していることを検出することができる。これにより、複数の機能ブロックのうち何れの機能ブロックに供給するクロック信号に異常が発生しているかを判別することができる。また、機能ブロックが個別にリセット機能を備えている場合、他の機能ブロックは機能を維持しつつ異常が発生している機能ブロックのみがリセットできるようになる。

請求項２記載の発明は、マイクロコンピュータがクロック異常検出装置を備えていることを特徴としている。

以下、本発明の一実施形態について、図１を参照しながら説明する。図１は、マイクロコンピュータＭに代わるマイクロコンピュータＮの要部の構成を概略的なブロックにより示している。背景技術欄に説明した構成と同一構成については同一符号を付して説明を行う。
マイクロコンピュータＮは、クロック監視部１と、分周器２と、クロック切替部３と、ＣＰＵ５と、レジスタ６と、リセット割り込みイネーブルレジスタ７と、リセット割り込みレジスタ８と、複数の機能ブロック９ａ〜９ｎを備えクロック異常検出装置として機能する。このマイクロコンピュータＮには、外部から元クロック信号ＣＬＫが与えられている。この元クロック信号ＣＬＫは、数Ｍ〜１００ＭＨｚの周波数のクロック信号である。

クロック監視部１は、元クロック信号ＣＬＫの状態を監視し、例えば周波数が所定の誤差を生じていたり、元クロック信号ＣＬＫにノイズが重畳することにより異常が生じた場合にリセット信号ＲＳＴをＣＰＵ５や各機能ブロック９ａ〜９ｎに与えるようになっている。
また、分周器２には、元クロック信号ＣＬＫが与えられるようになっている。この分周器２は、元クロック信号ＣＬＫの周波数をｎ分の１とし、クロック切替部３に与えるようになっている。また、クロック切替部３には、元クロック信号ＣＬＫが与えられている。
レジスタ３は、ＣＰＵ５に接続されており、クロック切替部３に与えられるクロック信号をどの機能ブロック９ａ〜９ｎに対して与えるかという旨のデータが記憶されている。

リセット割り込みイネーブルレジスタ７は、ＣＰＵ５に接続されている。このリセット割り込みイネーブルレジスタ７は、マイクロコンピュータＭ内における低消費電力モード等において、元クロック信号ＣＬＫが停止する場合等に意図的にリセット割込みしないようにデータが記憶されており、各機能ブロック９ａ〜９ｎにこのリセット割り込みイネーブルレジスタ７の値がそれぞれ与えられるようになっている。

クロック切替部３は、このレジスタ６に記憶されたデータに基づいてクロック信号を機能ブロック９ａ〜９ｎに与えるようになっている。機能ブロック９ａ〜９ｎは、例えば通信制御回路やＬＥＤ点灯点滅表示制御回路、ＰＷＭ駆動回路やタイマ制御回路、入出力ポート制御回路、Ａ／Ｄ変換回路、Ｄ／Ａ変換回路等、各種機能を備えたブロックに分割されている。これらの機能ブロック９ａ〜９ｎには、上述したようにそれぞれクロック信号が与えられるが、このクロック信号に基づいて各機能ブロック９ａ〜９ｎは夫々個別にリセット制御する。個別にリセット制御するため、各機能ブロック９ａ〜９ｎは、以下に示す同様の構成を有している。以下、機能ブロック９ａを例に挙げて説明する。

すなわち、機能ブロック９ａは、クロック信号個別監視部としての発振監視部１０、ＡＮＤゲート１１、リセット制御回路１２を備えている。発振監視部１０は、クロック切替部３から与えられたクロック信号の異常状態を監視するようになっており、正常状態と判定すればロウ信号をＡＮＤゲート１１に出力し、異常状態と判定すればハイ信号をＡＮＤゲート１１に出力する。このＡＮＤゲート１１には、発振監視部１０から上述した信号が与えられると共に、リセット割り込みイネーブルレジスタ７からリセット割り込み許可信号が与えられるようになっている。具体的には、機能ブロック９ａのリセット制御を有効化する場合にはリセット割り込みイネーブルレジスタ７からハイ信号がＡＮＤゲート１１に与えられる。逆に機能ブロック９ａのリセット制御を無効化する場合にはリセット割り込みイネーブルレジスタ７からロウ信号がＡＮＤゲート１１に与えられる。

したがって、リセット割り込み許可信号がＡＮＤゲート１１に与えられた状態では、発振監視部１０がクロック信号の異常状態であることを判定すると、発振監視部１０がＡＮＤゲート１１を通じてリセット制御回路１２にリセット信号を与える。逆に、リセット割り込み許可信号がＡＮＤゲート１１に与えられない状態においては、発振監視部１０がクロック信号の異常状態であることを判定し、発振監視部１０がＡＮＤゲート１１にリセット信号を与えたとしても、リセット制御回路１２にリセット信号が与えられることはない。

ＡＮＤゲート１１の出力は、リセット制御回路１２およびリセット割り込みレジスタ８に与えられるようになっている。このリセット割り込みレジスタ８はＣＰＵ５に接続されており、リセット割り込みが生じた場合に各機能ブロック９ａ〜９ｎの状態を記憶するもので、ＣＰＵ５は、各機能ブロック９ａ〜９ｎのリセット状態を把握することができる。尚、リセット制御回路１２は、ＡＮＤゲート１１を通じてリセット信号が与えられると、機能ブロック９ａの機能をリセットする。

このような実施形態によれば、機能ブロック９ａ〜９ｎ毎にそれぞれ発振監視部１０を備え、各機能ブロック毎に与えられるクロック信号を監視しているため、複数の機能ブロック９ａ〜９ｎのうち何れの機能ブロック９ａ〜９ｎに異常が発生しているかを判別することができる。しかも、リセット割り込みイネーブルレジスタ７がリセット有効許可した場合にリセット制御回路１２が各機能ブロック９ａ〜９ｎの機能をリセットするため、誤ってリセットされることがなくなる。

本発明の一実施形態を示す概略的なブロック構成図従来例を示す図１相当図

符号の説明

図面中、１はクロック監視部、２は分周器、３はクロック切替部、５はＣＰＵ、６はレジスタ、７はリセット割り込みイネーブルレジスタ、８はリセット割り込みレジスタ、９ａ〜９ｎは機能ブロック、１０は発振監視部（クロック信号個別監視部）、Ｎはマイクロコンピュータ（クロック異常検出装置）を示す。

Claims

元クロック信号を監視する機能と、この元クロック信号に基づいて複数周期のクロック信号を生成する機能と、これらの複数周期のクロック信号のうちの何れかのクロック信号がそれぞれ与えられる複数の機能ブロックと、前記元クロック信号に基づいて装置全体をリセットする機能とを備えたクロック異常検出装置において、
前記複数の機能ブロックは、それぞれ、前記与えられたクロック信号を監視するクロック信号個別監視部を備えたことを特徴とするクロック異常検出装置。
請求項１記載のクロック異常検出装置を備えたことを特徴とするマイクロコンピュータ。