JPH0630841U - マルチｃｐｕシステムの暴走監視回路 - Google Patents

マルチｃｐｕシステムの暴走監視回路

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JPH0630841U
JPH0630841U JP7187192U JP7187192U JPH0630841U JP H0630841 U JPH0630841 U JP H0630841U JP 7187192 U JP7187192 U JP 7187192U JP 7187192 U JP7187192 U JP 7187192U JP H0630841 U JPH0630841 U JP H0630841U
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JP
Japan
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cpu
slave
master
runaway
runaway monitoring
Prior art date
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Pending
Application number
JP7187192U
Other languages
English (en)
Inventor
尚 藤井
宏八 門脇
Original Assignee
河村電器産業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 河村電器産業株式会社 filed Critical 河村電器産業株式会社
Priority to JP7187192U priority Critical patent/JPH0630841U/ja
Publication of JPH0630841U publication Critical patent/JPH0630841U/ja
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Abstract

(57)【要約】 （修正有） 【目的】 構造が簡単で、製造コストの上昇、回路の複
雑化、機器の大型化を招かないマルチＣＰＵシステムの
暴走監視回路の提供。 【構成】 マスターＣＰＵが暴走すると、ウォッチドッ
グタイマーＷＤＴ１がリセット信号を出力し、マスター
ＣＰＵがリセットされる。スレーブＣＰＵの暴走監視
は、マスターＣＰＵとスレーブＣＰＵとの間のデュアル
ポートＲＡＭ上にカウンター値を格納するメモリエリア
を設け、マスターＣＰＵよりデュアルポートＲＡＭ上カ
ウンター値をインクリメントし、スレーブＣＰＵよりデ
ュアルポートＲＡＭ上のカウンター値をディクリメント
する。ディクリメントのタイミングは、インクリメント
のタイミングより早く行う。カウンター値が予め設定し
た一定値を越えた場合に、スレーブＣＰＵの暴走とみな
し、マスターＣＰＵがスレーブＣＰＵへリセット信号を
出力し、スレーブＣＰＵがリセットされる。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は、マスターＣＰＵとスレーブＣＰＵとから成るマルチＣＰＵシステム におけるシステムの暴走監視回路に関する。
【０００２】
【従来の技術】
従来、マスターＣＰＵとスレーブＣＰＵとから成るマルチＣＰＵシステムにお いてＣＰＵの暴走監視を行うには、図４示の如くマスターＣＰＵ及びスレーブＣ ＰＵそれぞれ別個にウォッチドッグタイマーを設けていた。ウォッチドッグタイ マーＷＤＴ１がマスターＣＰＵの暴走を監視し、ウォッチドッグタイマーＷＤＴ ２がＣＰＵがスレーブＣＰＵの暴走を監視した。このためウォッチドッグタイマ ーは２個必要であった。
【０００３】
【考案が解決しようとする課題】
上記マルチＣＰＵシステムの暴走監視回路においては、マスターＣＰＵ及びス レーブＣＰＵにそれぞれ別個にウォッチドッグタイマーが必要であり、それによ り製造コストを上昇させるという欠点があった。また、１個のウォッチドッグタ イマーでマスターＣＰＵ及びスレーブＣＰＵの両方のＣＰＵの暴走を監視するに は、論理回路により行うことができるが、この場合ハードウエアの構成が増加し 、それにより製造コストの上昇や回路の複雑化、機器の大型化を招くという欠点 があった。
【０００４】
【課題を解決するための手段】
上記従来のマルチＣＰＵシステムの暴走監視回路の問題点に鑑み、本考案は、 構造が簡単で、製造コストの上昇、回路の複雑化、機器の大型化を招くことなく 確実に暴走監視が行えるマルチＣＰＵシステムの暴走監視回路を提供するもので 、その構成は、マスターＣＰＵとスレーブＣＰＵとから成るマルチＣＰＵシステ ムにおいて、前記マスターＣＰＵと前記スレーブＣＰＵとの間にデュアルポート ＲＡＭを介してデータの送受信を行い、１個のウォッチドッグタイマーが前記マ スターＣＰＵの暴走を監視すると共に、前記スレーブＣＰＵの暴走を監視するこ とである。
【０００５】
【作用】
マスターＣＰＵとスレーブＣＰＵとの間にデュアルポートＲＡＭを介してデー タの送受信を行い、マスターＣＰＵがスレーブＣＰＵの暴走を監視することによ り、１個のウォッチドッグタイマーでマスターＣＰＵ及びスレーブＣＰＵの両方 の暴走を監視することができる。
【０００６】
【実施例】
図１は本考案に係るマルチＣＰＵシステムのブロック図である。また、図２及 び図３は本考案に係るマルチＣＰＵシステムの暴走監視回路のフローチャートで ある。以下図面に基づき本考案を説明する。
【０００７】 マスターＣＰＵの暴走監視は、ウォッチドッグタイマーＷＤＴ１により行う。 マスターＣＰＵが暴走すると、ウォッチドッグタイマーＷＤＴ１がリセット信号 を出力し、マスターＣＰＵがリセットされる。
【０００８】 スレーブＣＰＵの暴走監視は以下のように行う。マスターＣＰＵとスレーブＣ ＰＵとの間にデュアルポートＲＡＭを介し、このデュアルポートＲＡＭ上にカウ ンター値を格納するメモリエリアを設ける。次にマスターＣＰＵよりデュアルポ ートＲＡＭ上カウンター値をインクリメントする。次にスレーブＣＰＵよりデュ アルポートＲＡＭ上のカウンター値をディクリメントする。このディクリメント のタイミングは、前述のインクリメントのタイミングより早く行うものとする。 そしてカウンター値が予め設定した一定値を越えた場合に、スレーブＣＰＵが暴 走しているものとみなし、マスターＣＰＵがスレーブＣＰＵへリセット信号を出 力し、スレーブＣＰＵがリセットされる。
【０００９】 以上の処理フローにより、１個のウォッチドッグタイマーでマスターＣＰＵ及 びスレーブＣＰＵの暴走監視を行うことができる。
【００１０】
【考案の効果】
本考案に係るマルチＣＰＵシステムにおける暴走監視回路は、マスターＣＰＵ とスレーブＣＰＵとから成るマルチＣＰＵシステムにおいて、前記マスターＣＰ Ｕと前記スレーブＣＰＵとの間にデュアルポートＲＡＭを介してデータの送受信 を行い、１個のウォッチドッグタイマーが前記マスターＣＰＵの暴走を監視する と共に、前記スレーブＣＰＵの暴走を監視することにより、構造が簡単で、製造 コストの上昇、回路の複雑化、機器の大型化を招くことなく、確実に暴走監視が 行えるという効果がある。
【図面の簡単な説明】
【図１】本考案に係るマルチＣＰＵシステムの暴走監視
回路のブロック図である。
【図２】本考案に係るマルチＣＰＵシステムの暴走監視
回路のマスターＣＰＵの暴走監視処理フローチャートで
ある。
【図３】本考案に係るマルチＣＰＵシステムの暴走監視
回路のスレーブＣＰＵの暴走監視処理フローチャートで
ある。
【図４】従来のマルチＣＰＵシステムの暴走監視回路の
ブロック図である。
【符号の説明】
ＷＤＴ１，ＷＤＴ２・・・ウォッチドッグタイマー。

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 マスターＣＰＵとスレーブＣＰＵとから
    成るマルチＣＰＵシステムにおいて、前記マスターＣＰ
    Ｕと前記スレーブＣＰＵとの間にデュアルポートＲＡＭ
    を介してデータの送受信を行い、１個のウォッチドッグ
    タイマーが前記マスターＣＰＵの暴走を監視すると共
    に、前記スレーブＣＰＵの暴走を監視することを特徴と
    するマルチＣＰＵシステムの暴走監視回路。
JP7187192U 1992-09-21 1992-09-21 マルチｃｐｕシステムの暴走監視回路 Pending JPH0630841U (ja)

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JP7187192U JPH0630841U (ja) 1992-09-21 1992-09-21 マルチｃｐｕシステムの暴走監視回路

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JP7187192U JPH0630841U (ja) 1992-09-21 1992-09-21 マルチｃｐｕシステムの暴走監視回路

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Publication Number Publication Date
JPH0630841U true JPH0630841U (ja) 1994-04-22

Family

ID=13473017

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JP7187192U Pending JPH0630841U (ja) 1992-09-21 1992-09-21 マルチｃｐｕシステムの暴走監視回路

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JP (1) JPH0630841U (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013030037A (ja) * 2011-07-29 2013-02-07 Rb Controls Co 制御装置
JP2016038620A (ja) * 2014-08-05 2016-03-22 日立オートモティブシステムズ株式会社 電子制御装置

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JP2013030037A (ja) * 2011-07-29 2013-02-07 Rb Controls Co 制御装置
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