JP2013030037A - 制御装置 - Google Patents
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Abstract
【解決手段】メインCPUが暴走した場合にメインCPUをリセットして正常化するウォッチドッグタイマ装置をメインCPUに対して設けると共に、メインCPUがサブCPUの作動状態を監視し、サブCPUが暴走した場合にはメインCPUがサブCPUをリセットする。
【選択図】 図1
Description
2 サブCPU
3 WDT回路
Claims (2)
- メインCPUとこのメインCPUに接続されたサブCPUとを備えた制御装置において、メインCPUが暴走した場合にメインCPUをリセットして正常化するウォッチドッグタイマ装置をメインCPUに対して設けると共に、メインCPUがサブCPUの作動状態を監視し、サブCPUが暴走した場合にはメインCPUがサブCPUをリセットすることを特徴とする制御装置。
- 上記メインCPUは第1の周波数の監視信号と第2の周波数の監視信号とを所定の時間毎に切り替えてサブCPUに出力する監視信号出力ポートと、サブCPUから出力されるアンサー信号を入力するアンサー信号入力ポートとを備え、サブCPUはメインCPUの信号出力ポートからの信号を入力する監視信号入力ポートと、この監視信号入力ポートから入力される監視信号を解析して上記第1の周波数の監視信号に対応する第1のアンサー信号と第2の周波数の監視信号に対応する第2のアンサー信号とを監視信号の切り替えに同期してメインCPUに出力するアンサー信号出力ポートとを備え、メインCPUは上記アンサー信号入力ポートに入力される2種類のアンサー信号のうちの少なくとも一方からサブCPUが暴走状態であることを検知すると、サブCPUをリセットすることを特徴とする請求項1に記載の制御装置。
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-
2011
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