JP6187508B2 - 制御装置、バス回路、方法、及び、プログラム - Google Patents

制御装置、バス回路、方法、及び、プログラム Download PDF

Info

Publication number
JP6187508B2
JP6187508B2 JP2015045486A JP2015045486A JP6187508B2 JP 6187508 B2 JP6187508 B2 JP 6187508B2 JP 2015045486 A JP2015045486 A JP 2015045486A JP 2015045486 A JP2015045486 A JP 2015045486A JP 6187508 B2 JP6187508 B2 JP 6187508B2
Authority
JP
Japan
Prior art keywords
bus
response
instruction
pseudo
acquired
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015045486A
Other languages
English (en)
Other versions
JP2016167107A (ja
Inventor
眞也 尾田
眞也 尾田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2015045486A priority Critical patent/JP6187508B2/ja
Priority to US15/053,095 priority patent/US10083138B2/en
Publication of JP2016167107A publication Critical patent/JP2016167107A/ja
Application granted granted Critical
Publication of JP6187508B2 publication Critical patent/JP6187508B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766Error or fault reporting or storing
    • G06F11/0772Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4004Coupling between buses
    • G06F13/4027Coupling between buses using bus bridges
    • G06F13/404Coupling between buses using bus bridges with address mapping
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0016Inter-integrated circuit (I2C)

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Computer Hardware Design (AREA)
  • Debugging And Monitoring (AREA)
  • Information Transfer Systems (AREA)
  • Small-Scale Networks (AREA)
  • Hardware Redundancy (AREA)

Description

本発明は、制御装置、バス回路、方法、及び、プログラム、特に、デバイスを接続するバスの障害対策を行う制御装置、バス回路、方法、及び、プログラムに関する。
特許文献1は、IIC(Inter-Integrated-Circuit)バス(別名、I2Cバス)を用いた通信システムを開示する。I2Cバスは2線式の低速インターフェースであり、コンピュータを始めとする多種の情報処理機器、例えば、車載コンピュータ、ネットワーク装置、ハンドヘルド機器、の管理用バスとして幅広く使用されている。
特許文献2は、入出力モジュールを2重化したシステムを開示する。このシステムでは、プロセスからの入力は、稼働・待機両IOモジュールへ取り込まれるが、プロセスへの出力を稼働IOモジュールだけが行う。
特開2011−70282号公報 特開平10−222204号公報
I2Cバスの機構は、通信内容やバスのプロトコルを保護する機構を持たない。何らかの原因でバスやバスに接続されているデバイスの動作が異常となった場合、バスを使用している装置は、復旧のためにバス及び接続されている全てのデバイスをリセットし、再度バス全体を初期状態から動作させる必要があった。したがって、バスやバスに接続されているデバイスの動作異常は、バスを使用している装置に大きな悪影響を与えた。
本発明は、上述の悪影響を低減させるための装置、方法、プログラムを提供することを目的とする。
本発明の1実施の形態の制御装置は、バスから受信した指示に応じて所定動作を行って前記バスに応答を出力し、リセット線から受信した信号でリセットするデバイスと、前記バスと前記リセット線で接続されており、マスタ処理手段とデバイス疑似手段を包含し、前記デバイス疑似手段は、前記デバイスに入力された指示とその応答を前記バスから取得し、取得した指示に対する応答の予測を行い、予測した応答と取得した応答に相違を検出すると、障害通知を前記マスタ処理手段に出力するとともに、前記信号を前記リセット線に出力し、前記マスタ処理手段は前記指示を前記バスに送信し、前記デバイス疑似手段から前記障害通知を受けた場合、前記デバイスに対し、前記デバイス動作させるための各種設定である初期設定を行い、前記デバイスを再起動させる
本発明の1実施の形態の方法は、バスから受信した指示に応じて所定動作を行って前記バスに応答を出力し、リセット線から受信した信号でリセットするデバイスと、前記バスと前記リセット線で接続された装置において、前記デバイスに入力された指示とその応答を前記バスから取得し、取得した指示に対する応答の予測を行い、予測した応答と取得した応答に相違を検出すると、前記信号を前記リセット線に出力し、かつ、前記デバイスに対し、前記デバイス動作させるための各種設定である初期設定を行い、前記デバイスを再起動させる
本発明の1実施の形態のプログラムは、バスから受信した指示に応じて所定動作を行って前記バスに応答を出力し、リセット線から受信した信号でリセットするデバイスと、前記バスと前記リセット線で接続されたコンピュータに、前記デバイスに入力された指示とその応答を前記バスから取得し、取得した指示に対する応答の予測を行い、予測した応答と取得した応答に相違を検出すると、前記信号を前記リセット線に出力する疑似デバイス処理と、前記指示を前記バスに送信し、前記疑似デバイス処理で前記相違を検出すると、前記デバイスに対し、前記デバイス動作させるための各種設定である初期設定を行い、前記デバイスを再起動させるマスタ処理と、を実行させる。
本発明にかかる制御装置は、バスやバスに接続されているデバイスの動作が異常となった場合、その悪影響を低減することができる。
図1は、本発明の第1の実施の形態にかかるバス回路40の構成図である。 図2は、バス回路40が実トランザクションで示される指示シーケンス実行中に、デバイス20が異常となった例を示すタイムチャートである。 図3は、本発明の第2の実施の形態にかかる制御装置10の構成図である。
<第1の実施の形態>
<構成と各部の動作>
図1は、本発明の第1の実施の形態にかかるバス回路40の構成図である。このバス回路40は、例えば、情報機器あるいは携帯電話に組み込まれ、周辺デバイス制御に用いられる。バス回路40は、車載コンピュータ、ネットワーク装置、または、ハンドヘルド機器に組み込まれる場合も有る。
バス回路40は、制御装置10、1台以上のデバイス20、0台以上のその他デバイス21、バス30、及び、リセット線31を包含する。制御装置10、デバイス20、および、その他デバイス21は、バス30に接続されている。また、制御装置10とデバイス20は、リセット線31によっても接続されている。
バス30は、例えば、クロック線、データ線、及び、全体リセット線の3本の信号線を含む。このうち、クロック線、および、データ線は、I2Cバスを構成する。
制御装置10は、例えば、FPGA(Field Programmable Gate Array)である。制御装置10は、マスタ装置11および疑似デバイス12を包含する。マスタ装置11および疑似デバイス12は、共に、バス30に接続されている。マスタ装置11および疑似デバイス12は、互いに、障害通知線13で接続されている。さらに、疑似デバイス12は、リセット線31を介して、バス回路40内のデバイス20のすべてに接続されている。
マスタ装置11はマスタデバイスである。マスタ装置11が、バス30上に接続されたすべてのデバイス20およびその他デバイス21に対して指示・制御を行う。
デバイス20、および、その他デバイス21は、マスタ装置11からの指示を受け、センサとしての動作を行い、バス30を通じてマスタ装置11に対してセンサ状態の通知を行う。デバイス20、および、その他デバイス21は、自ら バス30にトランザクションを発行することはなく、あくまでもマスタ装置11からのトランザクションに応答することでのみバス30にデータを出力できる。
マスタ装置11が発行する指示は、デバイス20、および、その他デバイス21のアドレスを含み、デバイス20、および、その他デバイス21は自装置のアドレスを含む指示にだけ応答する。
なお、デバイス20とその他デバイス21の差は、疑似デバイス12の監視・制御対象になるか否かである。デバイス20だけが、疑似デバイス12の監視・制御対象になる。バス回路40は、その他デバイス21を備えないことも有る。
疑似デバイス12は、デバイス20に入力された指示をバス30から取得し、取得した指示に対する応答の予測を行う。さらに、疑似デバイス12は、デバイス20がバス30に出力した応答を取得し、予測した応答と取得した応答に相違があるかをチェックする。相違を検出した場合、疑似デバイス12は、障害通知線13に障害通知を、リセット線31にリセット信号を、出力する。疑似デバイス12は、その他デバイス21のアドレスを含む指示には反応しない。
疑似デバイス12は、取得したデバイス20に向けた指示に対するデバイス20の応答予測を行うために、例えば、指示に対する応答候補リストを記憶しており、応答の選択に影響するパラメータの種類の知識とパラメータ値の取得手段を備えている。
例えば、当該パラメータに、デバイス20の内部レジスタの値が有るのであれば、疑似デバイス12は当該内部レジスタと同じレジスタを備え、取得した指示からデバイス20の内部レジスタの値の更新契機を判断して、自装置のレジスタを同様に更新しておく。さらに、当該パラメータに、バス回路40が使用されている装置のシステムパラメータが有るのであれば、疑似デバイス12は当該パラメータの値の参照手段を備えている。
また、デバイス20が応答として数値を出力する場合、疑似デバイス12は、その数値範囲を記憶していても良い。すなわち、疑似デバイス12は、出力数値の完全な予測はできなくてもその範囲を予測し、デバイス20の出力値がその範囲に納まっているかをチェックしても良い。
さらに、デバイス20がセンサである場合、疑似デバイス12は、実際のセンス動作を行わない以外は、デバイス20と同じ挙動を行うように設計されていても良い。すなわち、バス30上での挙動ならびに内部レジスタの動作などの点で、疑似デバイス12は、デバイス20と同じ挙動を行うように設計されていても良い。
また、疑似デバイス12は、異常検出精度に応じた精度の予測を行えば良く、場合によっては、指示に対する応答の有無だけを予測しても良い。
リセット線31は、デバイス20の動作異常もしくは障害予兆が検出された場合に、疑似デバイス12が、デバイス20にリセット信号を送信する為の信号線である。
障害通知線13は、デバイス20の動作異常もしくは障害予兆が検出された場合に、疑似デバイス12が、マスタ装置11に異常通知を送信する為の信号線である。
バス回路40において、デバイス20、その他デバイス21、並びに、制御装置10のマスタ装置11、および、疑似デバイス12は、論理回路で構成される。
制御装置10のマスタ装置11、または、疑似デバイス12は、コンピュータでもある制御装置10の図示されないプロセッサで実行されるプログラムで実現されても良い。デバイス20もコンピュータであって、その機能は、デバイス20の図示されないプロセッサで実行されるプログラムで実現されても良い。上述のプログラムは、ファームウェアであっても良い。
<動作の流れ>
図2は、バス回路40が実トランザクションで示される指示シーケンス実行中に、デバイス20が異常となった例を示すタイムチャートである。図2において、時間は、右に向かって進行する。
図2の実トランザクション実行時、マスタ装置11は、デバイス20を動作させる為に、バス30に、アドレス、コマンド、データ1、データ2からなる一連の指示を出力しようとする。この実トランザクションは、当該アドレスを持つデバイス20、または、その他デバイス21に、当該コマンドとデータ1、データ2で規定される動作、例えば、センサによる計測動作を実行させるものである。
この例では、指示1で送信されるアドレスは、デバイス20のアドレスである。指示1でデバイス20のアドレスをバス30から受信したデバイス20、及び、疑似デバイス12は動作を開始する。
まず、デバイス20は、指示1で受信したアドレスが自装置のものであることを認識して、認識応答(ACK)をバス30経由でマスタ装置11に送信する。
疑似デバイス12も、指示1で受信したアドレスがデバイス20のものであることを認識して、ACKを予測する。疑似デバイス12が予測する指示と応答のシーケンスは、図2において、疑似デバイス想定トランザクションとして示されている。但し、疑似デバイス12は、予測したACKをバス30に送信することはしない。疑似デバイス12は、バス30からデバイス20のACK応答を受信し、予測と一致することを確認する。すなわち、疑似デバイス12は、デバイス20の正常動作を確認する。
次に、デバイス20は、指示2で受信したコマンドが自装置で実行可能であることを認識して、ACKをバス30経由でマスタ装置11に送信する。
疑似デバイス12も、指示2で受信したコマンドがデバイス20で実行可能であることを認識して、ACKを予測する。但し、疑似デバイス12は、予測したACKをバス30に送信することはしない。デバイス20は、バス30からデバイス20のACK応答を受信し、予測と一致することを確認する。すなわち、疑似デバイス12は、デバイス20の正常動作を確認する。
続いて、デバイス20は、指示3で受信したデータ1が不当であるとして否認応答(NACK)を、バス30経由でマスタ装置11に送信する。この例において、これはデバイス20の誤動作である。
一方、疑似デバイス12は、指示3で受信したデータ1が指示2で受信したコマンド実行の為に妥当であることを認識して、ACKを予測する。但し、疑似デバイス12は、予測したACKをバス30に送信することはしない。疑似デバイス12は、バス30からデバイス20のNACK応答を受信し、予測と相違することを確認する。すなわち、疑似デバイス12は、この時点で、デバイス20の異常を検出する。
なお、本例では、ACKが正常応答、NACKが異常応答であるが、すべてのケースでそうだというわけではない。例えば、指示として、その他デバイス21のアドレスが送信されたとき、デバイス20がACKを返すと、それは異常応答である。正常応答/異常応答は、あくまでも、疑似デバイス12が行う予測との一致/相違で判断される。
デバイス20の異常を検出した疑似デバイス12は、リセット線31にリセット信号を、障害通知線13に障害通知を出力する。障害通知は、デバイス20のアドレスを包含する。
図2は、リセット線31にリセット信号が送られたとき、リセット線31の信号電圧が一定時間上昇し、障害通知線13に障害通知が送られたとき、障害通知線13の信号電圧が一定時間上昇する様子を示している。
デバイス20は、リセット線31からリセット信号を受信すると初期状態に戻る。その後、マスタ装置11は、障害通知のアドレスで特定されるデバイス20の初期設定を行い、デバイス20を再起動させる。マスタ装置11は、デバイス20の再起動を確認すると、例えば、異常終了したトランザクションをバス30に再度送出する。
ここで、マスタ装置11が行うデバイス20の初期設定は、リセットによって完全に初期状態に戻ったデバイス20を動作させるための各種設定を指す。具体的には、マスタ装置11は、温度センサの上限・下限のしきい値を設定したり、割り込みを上げるための設定や変換時間・精度の設定を行ったりする。
なお、疑似デバイス12が指示3に対する異常応答を放置していた場合、マスタ装置11、デバイス20、その他デバイス21の内部シーケンサが異常状態となる場合がある。その場合、バス30が、図2に示すように、その次のトランザクションでバスロック状態になってしまうことがある。
ここで、バスロック状態は、バスシーケンス不整合等により、バス30の電圧が一定の値に固定されてしまう状態である。バスロックが発生すると、マスタ装置11は、それ以降のトランザクションをバス30に発行できなくなる。バスロックが発生した場合、マスタ装置11は、バス30、及び、そこに接続されている全てのデバイス20、その他デバイス21のリセット、初期設定を行わなくてはならず、悪影響が拡大する。このリセット、および、初期設定による制御不可能時間は、一定期間内に処理を行う必要がある場合に大きな障害となる。
<効果>
本実施の形態の制御装置10は、バス30のバスロックを予防し、障害の影響範囲を限定する。その理由は、バス30に接続されたデバイス20が異常動作をしても、疑似デバイス12がその異常を検出し、その後の バスロックに至る前の予兆段階でデバイス20のリセットを行えるからである。
また、本実施の形態の制御装置10は、デバイス20の障害解析を容易にする。その理由は、疑似デバイス12が、バス30上のトランザクションとしては正しくても、デバイス20の応答として間違っている箇所を発見して障害の予兆として検出できるからである。この検出は、例えば、温度センサの測定値が、予測される範囲を逸脱している場合に行われる。または、この検出は、例えば、応答が0または1に固定されている状況で、デバイス20が他の値を応答した場合に行われる。
一般に、バス30には複数のデバイス20、その他デバイス21が接続されている。あるデバイス20の誤動作が、後々別のデバイス20やその他デバイス21へのトランザクションに影響を与える場合が有る。この影響で障害が発生した場合、障害原因を特定することは困難である。本実施の形態の制御装置10はこの状況を改善する。
さらに、本実施の形態の制御装置10は、バス回路40を使用した装置の作成者/管理者が、疑似デバイス12を追加するためのコストを支払うことなく本発明を実施することを可能とする。その理由は、疑似デバイス12が、予め制御装置10に組み込まれているからである。
<第1の実施の形態の変形例>
バス回路40において、マスタ装置11および疑似デバイス12は、制御装置10を構成していなくても良い。バス回路40が、直接、1台以上のデバイス20、0台以上のその他デバイス21、バス30、及び、リセット線31とともに、マスタ装置11および疑似デバイス12を包含しても良い。
バス30は、I2Cバスを用いたものに限られない。デバイス20が接続され、その指示、応答が、同じバス30に接続された疑似デバイス12から監視できれば、バス30は、他の規格のバスであっても良い。
<第2の実施形態>
図3は、本発明の第2の実施の形態にかかる制御装置10の構成図である。
本実施の形態の制御装置10は、バスから受信した指示に応じて所定動作を行ってバスに応答を出力し、リセット線から受信した信号でリセットするデバイスと、バスとリセット線で接続されている。また、制御装置10は、マスタ装置11と疑似デバイス12を包含する。
疑似デバイス12は、デバイスに入力された指示とその応答をバスから取得し、取得した指示に対する応答の予測を行う。予測した応答と取得した応答に相違を検出すると、疑似デバイス12は、障害通知をマスタ装置11に出力するとともに、上述の信号をリセット線に出力する。
マスタ装置11は指示をバスに送信する。また、マスタ装置11は、疑似デバイス12から障害通知を受けた場合、デバイスの初期設定を行い、デバイスを再起動させる
本実施の形態の制御装置10は、バスのバスロックを予防し、障害の影響範囲を限定する。その理由は、バスに接続されたデバイスが異常動作をしても、疑似デバイス12がその異常を検出し、その後の バスロックに至る前の予兆段階でデバイスのリセットを行えるからである。
さらに、本実施の形態の制御装置10は、この装置を使用した携帯電話などの装置の作成者/管理者が、疑似デバイス12を追加するためのコストを支払うことなく本発明を実施することを可能とする。その理由は、疑似デバイス12が、予め制御装置10に組み込まれているからである。
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
10 制御装置
11 マスタ装置
12 疑似デバイス
13 障害通知線
20 デバイス
21 その他デバイス
30 バス
31 リセット線
40 バス回路

Claims (9)

  1. バスから受信した指示に応じて所定動作を行って前記バスに応答を出力し、リセット線から受信した信号でリセットするデバイスと、前記バスと前記リセット線で接続され、
    マスタ処理手段とデバイス疑似手段を包含し、
    前記デバイス疑似手段は、前記デバイスに入力された指示とその応答を前記バスから取得し、取得した指示に対する応答の予測を行い、予測した応答と取得した応答に相違を検出すると、障害通知を前記マスタ処理手段に出力するとともに、前記信号を前記リセット線に出力し、
    前記マスタ処理手段は、前記指示を前記バスに送信し、前記デバイス疑似手段から前記障害通知を受けた場合、前記デバイスに対し、前記デバイス動作させるための各種設定である初期設定を行い、前記デバイスを再起動させる制御装置。
  2. 前記デバイス疑似手段は、応答における、正常/異常の通知、または、包含されるデータ値の範囲に基づいて、予測した応答と取得した応答に相違を検出する、請求項1の制御装置。
  3. 請求項1乃至2の何れか1項の制御装置と、前記バス、前記デバイスを包含するバス回路。
  4. 前記バスに接続されたその他デバイスを、さらに包含し、
    前記マスタ処理手段は、前記デバイスおよび前記その他のデバイスのコマンドを送信し、前記バスのバスロックを検出した場合、前記デバイス、前記その他のデバイス、および、前記バスリセット、および、前記初期設定を行う、請求項3のバス回路。
  5. 前記マスタ処理手段は、前記指示に前記デバイスまたは前記その他のデバイスのアドレスを含め、
    前記デバイスは、受信した前記指示が自装置のアドレスを含む場合に前記所定動作を行い、
    前記デバイス疑似手段は、受信した前記指示が前記デバイスのアドレスを含む場合に前記応答の予測を行う、請求項4のバス回路。
  6. バスから受信した指示に応じて所定動作を行って前記バスに応答を出力し、リセット線から受信した信号でリセットするデバイスと、前記バスと前記リセット線で接続された装置において、
    前記デバイスに入力された指示とその応答を前記バスから取得し、取得した指示に対する応答の予測を行い、予測した応答と取得した応答に相違を検出すると、前記信号を前記リセット線に出力し、かつ、前記デバイスに対し、前記デバイス動作させるための各種設定である初期設定を行い、前記デバイスを再起動させる方法。
  7. 応答における、正常/異常の通知、または、包含されるデータ値の範囲に基づいて、予測した応答と取得した応答に相違を検出する、請求項6の方法。
  8. バスから受信した指示に応じて所定動作を行って前記バスに応答を出力し、リセット線から受信した信号でリセットするデバイスと、前記バスと前記リセット線で接続されたコンピュータに、
    前記デバイスに入力された指示とその応答を前記バスから取得し、取得した指示に対する応答の予測を行い、予測した応答と取得した応答に相違を検出すると、前記信号を前記リセット線に出力する疑似デバイス処理と、
    前記指示を前記バスに送信し、前記疑似デバイス処理で前記相違を検出すると、前記デバイスに対し、前記デバイス動作させるための各種設定である初期設定を行い、前記デバイスを再起動させるマスタ処理と、を実行させるプログラム。
  9. 前記疑似デバイス処理において、応答における、正常/異常の通知、または、包含されるデータ値の範囲に基づいて、予測した応答と取得した応答に相違を検出する処理をコンピュータに実行させる、請求項8のプログラム。
JP2015045486A 2015-03-09 2015-03-09 制御装置、バス回路、方法、及び、プログラム Active JP6187508B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015045486A JP6187508B2 (ja) 2015-03-09 2015-03-09 制御装置、バス回路、方法、及び、プログラム
US15/053,095 US10083138B2 (en) 2015-03-09 2016-02-25 Controller, bus circuit, control method, and recording medium

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015045486A JP6187508B2 (ja) 2015-03-09 2015-03-09 制御装置、バス回路、方法、及び、プログラム

Publications (2)

Publication Number Publication Date
JP2016167107A JP2016167107A (ja) 2016-09-15
JP6187508B2 true JP6187508B2 (ja) 2017-08-30

Family

ID=56886733

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015045486A Active JP6187508B2 (ja) 2015-03-09 2015-03-09 制御装置、バス回路、方法、及び、プログラム

Country Status (2)

Country Link
US (1) US10083138B2 (ja)
JP (1) JP6187508B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10936234B2 (en) * 2019-05-22 2021-03-02 Macronix International Co., Ltd. Data transfer between memory devices on shared bus
US11210260B1 (en) * 2020-07-29 2021-12-28 Astec International Limited Systems and methods for monitoring serial communication between devices
CN114675625A (zh) * 2022-03-21 2022-06-28 潍柴动力股份有限公司 一种控制器控制方法及装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61177047A (ja) * 1985-01-31 1986-08-08 Matsushita Electric Ind Co Ltd 端末集中管理システム
JPH05342145A (ja) * 1992-06-10 1993-12-24 Hitachi Ltd バス接続システムの個別リセット方式
JPH07200420A (ja) * 1993-12-28 1995-08-04 Oki Electric Ind Co Ltd リセット制御装置
US6055656A (en) * 1995-05-02 2000-04-25 Intel Corporation Control register bus access through a standardized test access port
JP2937871B2 (ja) * 1996-06-28 1999-08-23 日本電気移動通信株式会社 ポーリング式監視方法
JP3794088B2 (ja) * 1997-02-12 2006-07-05 富士電機システムズ株式会社 プロセス入出力装置
JP4915113B2 (ja) * 2006-03-15 2012-04-11 日本電気株式会社 バスシステム、リセットイニシャライズ回路、及びバスシステムにおける障害復旧方法
CA2592908A1 (en) * 2006-06-30 2007-12-30 Hitachi, Ltd. Line diagnostic device, bus system, line diagnostic method, bus system control method, and line diagnostic program
JP5127927B2 (ja) * 2008-08-22 2013-01-23 三菱電機株式会社 バスコントローラ及びバス通信システム及びバス制御方法
JP2011070282A (ja) * 2009-09-24 2011-04-07 Furukawa Electric Co Ltd:The 通信システム、マスタ装置、および、スレーブ装置
JP2012068907A (ja) * 2010-09-24 2012-04-05 Nec Casio Mobile Communications Ltd バス接続回路及びバス接続方法

Also Published As

Publication number Publication date
JP2016167107A (ja) 2016-09-15
US20160267034A1 (en) 2016-09-15
US10083138B2 (en) 2018-09-25

Similar Documents

Publication Publication Date Title
JP4558519B2 (ja) 情報処理装置およびシステムバス制御方法
CN107390511A (zh) 用于运行冗余的自动化系统的方法
US9170569B2 (en) Method for electing an active master device from two redundant master devices
WO2016114077A1 (ja) データ判定装置、データ判定方法及びプログラム
WO2018134939A1 (ja) 攻撃検知装置、攻撃検知方法および攻撃検知プログラム
CN112015689B (zh) 串口输出路径切换方法、系统及装置和交换机
US20120136970A1 (en) Computer system and method for managing computer device
JP6187508B2 (ja) 制御装置、バス回路、方法、及び、プログラム
KR101448013B1 (ko) 항공기용 다중 컴퓨터의 고장 허용 장치 및 방법
US12038732B2 (en) Master device, arithmetic processing device, programmable logic controller, network, and information processing method
US10891180B2 (en) Multiple-processor error detection system and method thereof
KR102438148B1 (ko) 임베디드 컴퓨팅 모듈의 이상을 감지하는 이상 감지 장치, 시스템 및 방법
CN107179911B (zh) 一种重启管理引擎的方法和设备
CN104268026A (zh) 嵌入式系统的监控管理方法和装置
JP6217086B2 (ja) 情報処理装置、エラー検出機能診断方法およびコンピュータプログラム
CN108241309B (zh) 管理控制方法及系统
CN108605060B (zh) 控制系统及控制单元
JP2020112903A (ja) 動作検証プログラム、動作同期方法及び異常検出装置
JP6031757B2 (ja) トランスポンダ、その制御方法及び制御用プログラム
JP6579255B1 (ja) 情報処理システム、および中継装置
KR20120138488A (ko) 리셋 이력 관리 기능을 갖는 광전송로 종단장치 및 그 방법
CN109491813B (zh) Arm架构服务器及其管理方法
JP2024106260A (ja) 情報処理装置、情報処理方法、および情報処理プログラム
US20180341312A1 (en) Control apparatus, method for controlling the same, storage medium, and computer system
CN112084049A (zh) 用于监控基板管理控制器的常驻程序的方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161206

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170704

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170717

R150 Certificate of patent or registration of utility model

Ref document number: 6187508

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150