JP2013156732A - エレベータの制御装置及び制御方法 - Google Patents

Abstract

【課題】演算部の動作クロックの周期異常を検出する。
【解決手段】第１の演算部は、第１のクリア信号の周期と、第２のクリア信号の周期との差である第１の差を算出し、当該第１の差が所定の範囲内から逸脱している場合、第１の演算部の動作クロックの周期及び第２の演算部の動作クロックの周期の少なくとも何れか１つが異常であると判定し、第２の演算部は、第２のクリア信号の周期と、第１のクリア信号の周期との差である第２の差を算出し、当該第２の差が所定の範囲内から逸脱している場合、第２の演算部の動作クロックの周期及び第１の演算部の動作クロックの周期の少なくとも何れか１つが異常であると判定する。
【選択図】図２

Description

本発明は、エレベータの制御装置及び制御方法の技術に関する。

現在のエレベータは、いわゆるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を備えた制御装置によって制御される。ＣＰＵは、所定のクロック周波数（周期）で動作するように設計されている。したがって、ＣＰＵのクロック周波数が所定の範囲から逸脱するのは好ましくない。よって、エレベータの制御装置には、ＣＰＵのクロック周波数が所定の範囲から逸脱する異常が発生した場合にそれを検出する仕組みが備えられている。

ＣＰＵのクロック周波数の異常を検出する方法としては、いわゆるウォッチドッグタイマを用いる方法が知られている。しかし、ウォッチドッグタイマは、ＣＰＵのクロック周波数が低くなる（すなわち、クロック周期が長くなる）異常は検出できるものの、クロック周波数が高くなる（すなわち、クロック周期が短くなる）異常は検出できない。

特許文献１には、周波数の異なる２つのクロック信号を分周し、それを互いのクロックカウンタ回路のリセット信号として使用し、互いのクロックパルスエッジをカウントすることで異常を検出する方法が記載されている。

特許文献２には、エレベータの制御に関する演算を二重系で行う第１及び第２ＣＰＵに対して、第１及び第２クロックをそれぞれに分けて入力する構成が記載されている。そして、第１及び第２クロックをクロック異常検出回路に入力し、第１及び第２クロックから生成したパルス数の差に基づいてクロック周波数が高くなる異常を検出する方法が記載されている。

特開平８−１１９５５３号公報 特許第４６６４２８８号公報

しかし、特許文献１に記載の方法は、クロックを分周することにより、カウントアップする期間を決める信号を生成しているため、そのための回路を付加する必要がある。つまり、特許文献１の方法は、回路構成が複雑になってしまう。

また、参考文献２に記載の方法は、クロック異常の検出及びクロック異常検出回路の健全性を確認しているため、回路構成が複雑になってしまう。

そこで、本発明の目的は、比較的簡単な回路構成でＣＰＵのクロック周波数（周期）の異常を検出することのできるエレベータの制御装置及び制御方法を提供することにある。

本発明の別の目的は、ＣＰＵのクロック周波数（周期）の異常の内容に基づいて、適切にエレベータの安全性をより向上させることのできるエレベータの制御装置及び制御方法を提供することにある。

本発明の一つの実施態様に従うエレベータの制御装置は、所定の演算を実行する第１の演算部及び第２の演算部と、所定の周期を有する第１のクロック信号を生成して第１の演算部に送信する第１のクロック生成部と、第１のクロック信号とほぼ同じ周期を有する第２のクロック信号を生成して第２の演算部に送信する第２のクロック生成部と、第１の演算部から第１のクリア信号を所定時間内に受信できない場合は、第１の演算部の動作クロックに異常が発生したと判定する第１のクロック監視部と、第２の演算部から第２のクリア信号を所定時間内に受信できない場合は、第２の演算部の動作クロックに異常が発生したと判定する第２のクロック監視部と、を備える。第１の演算部は、第１のクロック生成部から送信される第１のクロック信号に基づいて動作クロックを生成し、当該動作クロックに連動する所定の周期で第１のクリア信号を第１のクロック監視部及び第２の演算部に送信する。第２の演算部は、第２のクロック生成部から送信される第２のクロック信号に基づいて動作クロックを生成し、当該動作クロックに連動する所定の周期で前記第２のクリア信号を第２のクロック監視部及び前記第１の演算部に送信する。そして、第１の演算部は、第１のクロック信号の周期と、第２のクリア信号の周期との差である第１の差を算出し、当該第１の差が所定の範囲内から逸脱している場合、第１の演算部の動作クロックの周期及び第２の演算部の動作クロックの周期の少なくとも何れか１つが異常であると判定し、第２の演算部は、第２のクロック信号の周期と、第１のクリア信号の周期との差である第２の差を算出し、当該第２の差が所定の範囲内から逸脱している場合、第２の演算部の動作クロックの周期及び第１の演算部の動作クロックの周期の少なくとも何れか１つが異常であると判定する。

好適な実施形態では、第１の演算部は、第１のクロック監視部において異常が発生したと判定されず、且つ、上記第１の差が、所定の範囲内から値の大きい方に逸脱している場合、第２の演算部の動作クロックの周期が正常時よりも短くなっている短周期異常と判定しても良い。また、第２の演算部は、第２のクロック監視部において異常が発生したと判定されず、且つ、上記第２の差が、所定の範囲内から値の大きい方に逸脱している場合、第１の演算部の動作クロックの周期が正常時よりも短くなっている短周期異常であると判定しても良い。

本発明によれば、比較的簡単な回路構成でＣＰＵのクロック周波数（周期）の異常を検出することのできるエレベータの制御装置及び制御方法を提供することができる。

また、本発明によれば、ＣＰＵのクロック周波数（周期）の異常の内容に基づいて、適切にエレベータの安全性をより向上させることのできるエレベータの制御装置及び制御方法を提供することができる。

エレベータの構成の一例を示す模式図である。 エレベータの制御装置に備えられるプロセッサモジュール１０の構成の一例を示すブロック図である。 正常時における第１ＣＰＵ１１の第１クリアパルス信号と、第２ＣＰＵ２１の第２クリアパルス信号を示す模式図である。 第２ＣＰＵ２１の第２クリアパルス信号の周期が正常時よりも短くなった場合の模式図である。 第２ＣＰＵ２１の第２クリアパルス信号の周期が正常時よりも長くなった場合の模式図である。 クロック信号の正常範囲及び異常範囲を説明するための模式図である。 第１クロック異常検出部１４の処理の一例を示すフローチャートである。 実施例２において第１ＣＰＵ１１が第２ＣＰＵ２１の動作クロックを監視する場合の説明図である。 第２ＣＰＵ２１の動作クロックの周期が短くなる異常を検出する場合の説明図である。

本実施形態では、２つのＣＰＵを備える構成において、各ＣＰＵは自ＣＰＵに対するクロック信号の周期と、他ＣＰＵから出力されるウォッチドッグタイマのクリアパルス信号の周期とを比較することにより、相互のクロック周期が正常であるか否かを判定する。以下、本発明の実施例を、図面を参照しながら説明する。

図１は、エレベータの構成の一例を示す模式図である。エレベータ１は、例えば、かご２と、制御装置３と、を備える。制御装置３は、かご呼びおよび乗り場呼びに基づいて巻上機に制御信号を出力し、かご２の移動と停止を制御する。また、制御装置３は、ドアの開閉も制御する。

図２は、エレベータの制御装置に備えられるプロセッサモジュール１０の構成の一例を示すブロック図である。

プロセッサモジュール１０は、第１ＣＰＵ１１と、第１クロック信号発生デバイス（以下「第１ＣＬＫ」という）１２と、第１ウォッチドッグタイマ（以下「第１ＷＤＴ」という）１３と、第２ＣＰＵ２１と、第２クロック信号発生デバイス（以下「第２ＣＬＫ」という）２２と、第ウォッチドッグタイマ（以下「第２ＷＤＴ」という）２３とを備える。

第１ＣＬＫ１２は、所定の周期（周波数）の第１クロック信号１６を生成して、第１ＣＰＵ１１に送信する。第１ＣＰＵ１１は、その第１ＣＬＫ１２から送信された第１クロック信号１６を基に、自己の動作クロック信号を生成する。第２ＣＬＫ２２も、第１ＣＬＫ１２と同様に、所定の周期のクロック信号２６を生成して、第２ＣＰＵ２１に送信する。第２ＣＰＵ２１は、その第２ＣＬＫ２２から送信された第２クロック信号２６を基に、自己の動作クロック信号を生成する。第１ＣＬＫ１２と第２ＣＬＫ２２は、ほぼ同じ周期のクロック信号を生成する。

第１ＷＤＴ１３は、所定の周期でカウントアップ（又はカウントダウン）を実行し、第１ＣＰＵ１１から送信される第１クリアパルス信号１５を受信すると、そのカウント値をリセットする。そして、第１ＷＤＴ１３は、そのカウント値が所定値以上（又は所定値以下）になると、第１ＣＰＵ１１の動作クロックの周期が正常時よりも長くなっている旨の異常発生信号を出力する。なぜなら、そのカウント値が所定値以上になるということは、第１クリアパルス信号１５の出力周期が所定よりも長くなっていると判定できるからである。

第２ＷＤＴ２３も、上記第１ＷＤＴ１３と同様に、所定の周期でカウントアップ（又はカウントダウン）を実行し、第２ＣＰＵ２１から送信される第２クリアパルス信号２５を受信すると、そのカウント値をリセットする。そして、第２ＷＤＴ２３は、そのカウント値が所定値以上（又は所定値以下）になると、第２ＣＰＵ２１の動作クロックの周期が正常時よりも長くなっている旨の異常発生信号を出力する。第１ＷＤＴ１３と第２ＷＤＴ２３は、ほぼ同じ周期でカウントアップを実行する。

第１ＣＰＵ１１は、第１ＣＬＫ１２から送信された第１クロック信号１６を基に、自己の動作クロック信号を生成する。そして、その動作クロック信号の周期に基づいて（すなわち、クロック周波数に基づいて）、各種演算処理を実行する。第１ＣＰＵ１１は、所定の周期で第１ＷＤＴ１３に対して第１クリアパルス信号１５を送信する。ここで、第１ＣＬＫ１２の第１クロック信号１６の周期が長くなると、第１ＣＰＵ１１から第１ＷＤＴ１３に対して送信される第１クリアパルス信号１５の周期も長くなる。したがって、第１ＷＤＴ１３が、上述の通り、第１ＣＰＵ１１の動作クロックが正常時よりも長くなった旨を検出できる。

第２ＣＰＵ２１もまた、上記第１ＣＰＵ１１と同様、所定の周期で第２ＷＤＴ２３に対して第２クリアパルス信号２５を送信する。そして、第２ＷＤＴ２３もまた、上述と同様に、第２ＣＰＵ２１の動作クロックが正常時よりも長くなった旨を検出できる。

第１ＣＰＵ１１は、第１クロック異常検出部１４を備える。第１クロック異常検出部１４は、第１ＣＰＵ１１の回路として構成されても良いし、第１ＣＰＵ１１で動作するコンピュータプログラムとして構成されても良い。同様に、第２ＣＰＵ２１は、第２クロック異常検出部２４を備える。

第１ＣＰＵ１１は、第１クリアパルス信号１５を第１ＷＤＴ１３に送信する際、合わせて第２クロック異常検出部２４にも送信する。同様に、第２ＣＰＵ２１は、第２クリアパルス信号２５を第２ＷＤＴ２３に送信する際、合わせて第１クロック異常検出部１４にも送信する。

第１クロック異常検出部１４は、第１クリアパルス信号１５の周期と、第２ＣＰＵ２１から受信した第２クリアパルス信号２５の周期との差（これを「第１の差」とする）を算出する。そして、第１クロック異常検出部１４は、その第１の差が所定の範囲外の場合、第１ＣＬＫ１２の第１クロック信号１６の周期及び第２ＣＬＫ２２の第２クロック信号２６の周期の少なくとも何れか１つが異常であると判定する。つまり、第１クロック異常検出部１４は、第１の差が、所定の範囲の上限値よりも大きい又は所定の範囲の下限値よりも小さい場合、異常であると判断する。

第２クロック異常検出部２４も同様に、第２クリアパルス信号２５の周期と、第１ＣＰＵ１１から受信した第１クリアパルス信号１５の周期との差を算出する。そして、第２クロック異常検出部２４は、その差が所定の範囲外の場合、第１ＣＬＫ１２の第１クロック信号１６の周期及び第２ＣＬＫの第２クロック信号２６の周期の少なくとも何れか１つが異常であると判定する。つまり、第２クロック異常検出部２４は、第２の差が、所定の範囲の上限値よりも大きい又は所定の範囲の下限値よりも小さい場合、異常であると判断する。

第１クロック異常検出部１４は、第１ＷＤＴ１３において異常が検出されず、且つ、第１の差が、所定の範囲外の大きい方である場合（つまり、所定の範囲の上限値よりも大きい場合）、第２ＣＬＫ２２の第２クロック信号２６の周期が正常時よりも短くなっている異常が発生していると判断しても良い。同様に、第２クロック異常検出部２４は、第２ＷＤＴ２３において異常が検出されず、且つ、第２の差が、所定の範囲外の大きい方である場合（つまり、所定の範囲の上限値よりも大きい場合）、第１ＣＬＫ１２の第１クロック信号１６の周期が正常時よりも短くなっている異常が発生していると判断しても良い。

第１クロック異常検出部１４は、第１の差が、所定の範囲の上限値よりも大きい場合と、所定の範囲の下限値よりも小さい場合とで、異常の重要度を異なるように設定しても良い。例えば、第１クロック異常検出部１４は、第１ＷＤＴ１３において異常が検出されず、第１の差が、所定の範囲外の大きい方である場合（つまり、所定の範囲の上限値よりも大きい場合）、第２ＣＬＫ２２の第２クロック信号２６の周期に「重度」の異常が発生した旨の異常検出信号を出力しても良い。第１クロック異常検出部１４は、第１ＷＤＴ１３において異常が検出されず、第１の差が、所定の範囲外の小さい方である場合（つまり、所定の範囲の下限値よりも小さい場合）、第２ＣＬＫ２２の第２クロック信号２６の周期に「軽度」の異常が発生した旨の異常検出信号を出力しても良い。

同様に、第２クロック異常検出部２４は、第２の差が、所定の範囲の上限値よりも大きい場合と、所定の範囲の下限値よりも小さい場合とで、異常の重要度を異なるように設定しても良い。例えば、第２クロック異常検出部２４は、第２ＷＤＴ２３において異常が検出されず、第２の差が、所定の範囲外の大きい方である場合（つまり、所定の範囲の上限値よりも大きい場合）、第１ＣＬＫ１２の第１クロック信号１６の周期に「重度」の異常が発生した旨の異常検出信号を出力しても良い。第２クロック異常検出部２４は、第２ＷＤＴ２３において異常が検出されず、第２の差が、所定の範囲外の小さい方である場合（つまり、所定の範囲の下限値よりも小さい場合）、第１ＣＬＫ１２の第１クロック信号１６の周期に「軽度」の異常が発生した旨の異常検出信号を出力しても良い。

上述において、第１ＣＬＫ１２又は第２ＣＬＫ２２のクロック信号１６、２６の周期が正常時よりも短くなっている場合を「重度」の異常とし、クロック信号１６、２６の周期が正常時よりも長くなっている場合を「軽度」の異常としている理由を次に述べる。なぜなら、クロック信号１６、２６の周期が短くなると、第１ＣＰＵ１２又は第２ＣＰＵ２１が安定した動作を行うことができなくなる可能性があるためである。つまり、エレベータの安定制御の面から見ると、ＣＰＵ１２、２１の動作クロック周波数が高くなることは、好ましくないと考えられるからである。

エレベータの制御装置３は、「重度」の異常検出信号を受信した場合に、かご２を最寄り階に緊急停止させるようにしても良い。エレベータの制御装置３は、「軽度」の異常検出信号を受信した場合に、エレベータの管理者等にアラートを通知するようにしても良い。

以下、第１クロック異常検出部１４における処理を更に詳細に説明する。なお、第２クロック異常検出部２４における処理については、第１クロック異常検出部１４における処理とほぼ同じであるので説明を省略する。

図３は、正常時における第１ＣＰＵ１１の第１クリアパルス信号と、第２ＣＰＵ２１の第２クリアパルス信号を示す模式図である。

図３において、第１ＣＰＵ１１の第１クリアパルス信号１５の周期をＴ１とし、第２ＣＰＵ２１の第２クリアパルス信号２５の周期をＴ２とする。本実施例では、説明の簡略化のために、正常時におけるＴ１とＴ２は同じ周期であるとする。従って、本実施例において、正常時におけるＴ１とＴ２との差は０となる。すなわち、「Ｔ１−Ｔ２＝０」となる。なお、正常の範囲には所定の尤度を持たせても良い。すなわち、「−ε１＜Ｔ１−Ｔ２＜ε２（ε１及びε２は正常の範囲を定める所定値）」の場合は、正常な周期であると判定しても良い。

図４は、第２ＣＰＵ２１の第２クリアパルス信号の周期が正常時よりも短くなった場合の模式図である。

図４の場合において、第１ＣＰＵ１１の第１クリアパルス信号１５の周期Ｔ１と、第２ＣＰＵ２１の第２クリアパルス信号２５の周期Ｔ２との差は正となる。すなわち、「Ｔ１−Ｔ２＞０」となる。

「Ｔ１−Ｔ２＞０」の場合、周期Ｔ１が正常であると仮定すると、周期Ｔ２が正常時よりも短い異常が発生していると判定できる。逆に、周期Ｔ２が正常であると仮定すると、周期Ｔ１が正常時よりも長い異常が発生していると判定できる。

ここで、周期Ｔ１が正常時よりも長い異常は、第１ＷＤＴ１３で検出できる。したがって、第１クロック異常検出部１４は、第１ＷＤＴ１３において異常が検出されず、且つ、「Ｔ１−Ｔ２＞０」の場合に、第２ＣＰＵ２１の第２クリアパルス信号２５の周期Ｔ２が正常時よりも短い異常が発生していると判定する。つまり、第１クロック異常検出部１４は、第２ＣＰＵ２１の動作クロックの周期が正常時よりも短くなっている異常を検出できる。

なお、第１クロック異常検出部１４は、尤度を考慮して、第１ＷＤＴ１３において異常が検出されず、且つ、「Ｔ１−Ｔ２＞ε２」の場合に、第２ＣＰＵ２１の第２クリアパルス信号２５の周期Ｔ２が正常時よりも短い異常が発生していると判定しても良い。

図５は、第２ＣＰＵ２１の第２クリアパルス信号の周期が正常時よりも長くなった場合の模式図である。

図５の場合において、第１ＣＰＵ１１の第１クリアパルス信号１５の周期Ｔ１と、第２ＣＰＵ２１の第２クリアパルス信号２５の周期Ｔ２との差は負となる。すなわち、「Ｔ１−Ｔ２＜０」となる。

「Ｔ１−Ｔ２＜０」の場合、周期Ｔ１が正常であると仮定すると、周期Ｔ２が正常時よりも長い異常が発生していると判定できる。逆に、周期Ｔ２が正常であると仮定すると、周期Ｔ１が正常時よりも短い異常が発生していると判定できる。

ここで、周期Ｔ２が正常時よりも長い異常は、第２ＷＤＴ２３で検出できる。また、周期Ｔ１が正常時よりも短い異常は、第２クロック異常検出部２４において検出できる。したがって、第１クロック異常検出部１４は、「Ｔ１−Ｔ２＜０」の場合には異常判定を行わなくても良い。尤度を考慮した場合、第１クロック異常検出部１４は、「Ｔ１−Ｔ２＜−ε１」の場合には異常判定を行わなくても良い。

図６は、クロック信号の正常範囲及び異常範囲を説明するための模式図である。図６において、尤度を考慮した場合の正常範囲は「−ε１≦Ｔ１−Ｔ２≦ε２」である。

第１クロック異常検出部１４は、「−ε１≦Ｔ１−Ｔ２≦ε２」の場合（範囲２０１ａ）、第１ＣＰＵ１１の第１クリアパルス信号１５の周期Ｔ１（すなわち、第１ＣＰＵ１１の動作クロックの周期）と、第２ＣＰＵ２１の第２クリアパルス信号２５の周期Ｔ２（すなわち、第２ＣＰＵ２１の動作クロックの周期）は正常であると判定する。

第１クロック異常検出部１４は、第１ＷＤＴ１３において周期の異常が検出されず、且つ、「Ｔ１−Ｔ２＞ε２」である場合（範囲２０１ｄ）、第２ＣＰＵ２１の第２クリアパルス信号２５の周期Ｔ２（すなわち、第２ＣＰＵ２１の動作クロックの周期）が正常時よりも短くなっていると判定する。この場合に、第１クロック異常検出部１４は、「重度」の異常が発生した旨の異常検出信号を、第１ＣＰＵ１１、第２ＣＰＵ２１及び／又はエレベータの管理装置等に出力しても良い。

第１クロック異常検出部１４は、第１ＷＤＴ１３において周期の異常が検出された場合（範囲２０１ｃ）、第１ＣＰＵ１１の第１クリアパルス信号１５の周期Ｔ１（すなわち、第１ＣＰＵ１１の動作クロックの周期）が正常時よりも長い異常が発生していると判定する。この場合に、第１クロック異常検出部１４は、「重度」の異常が発生した旨の異常検出信号を、第１ＣＰＵ１１、第２ＣＰＵ２１及び／又はエレベータ管理装置等に出力しても良い。

第１クロック異常検出部１４は、第１ＷＤＴ１３において周期の異常が検出されず、且つ、「Ｔ１−Ｔ２＜−ε１」である場合（範囲２０１ｂ）、第２ＣＰＵ２１の第２クリアパルス信号２５の周期Ｔ２（すなわち、第２ＣＰＵ２１の動作クロックの周期）が正常時よりも長い異常が発生していると判定する。この場合に、第１クロック異常検出部１４は、「軽度」の異常が発生した旨の異常検出信号を、第１ＣＰＵ１１、第２ＣＰＵ２１及び／又はエレベータの管理装置等に出力しても良い。

なお、図６における第１ＷＤＴ１３の異常検出の閾値「−ｐ」と、正常範囲の下限値「−ε」を、同じ値に設定しても良い。この場合、動作クロックの周期が長くなる方の異常検出は第１ＷＤＴ１３に任せ、第１クロック異常検出部１４は、動作クロックの周期が短くなる方の異常検出のみを行うようにしても良い。すなわち、第１クロック異常検出部１４は、「Ｔ１−Ｔ２＞ε２」の判定のみを行うようにしても良い。

図７は、第１クロック異常検出部１４の処理の一例を示すフローチャートである。なお、第２クロック異常検出部２４の処理については、図７に示す処理とほぼ同様のため説明を省略する。

第１クロック異常検出部１４は、第１ＣＰＵ１１の第１クリアパルス信号の周期Ｔ１を算出する（Ｓ１０１）。

第１クロック異常検出部１４は、第２ＣＰＵ２１から受信したクリアパルス信号の周期Ｔ２を算出する（Ｓ１０２）。

第１クロック異常検出部１４は、第１ＷＤＴ１３が異常を検出したか否かを判定する（Ｓ１０３）。第１ＷＤＴ１３が異常を検出した場合（Ｓ１０３：ＹＥＳ）、第１クロック異常検出部１４は、周期Ｔ１が正常時よりも長い異常が発生していると判定し（Ｓ１０４）、当該処理を終了する（ＥＮＤ）。

第１ＷＤＴ１３が異常を検出していない場合（Ｓ１０３：ＮＯ）、第１クロック異常検出部１４は、周期Ｔ１と周期Ｔ２の差が所定値ε２よりも大きいか否か（Ｔ１−Ｔ２＞ε２）を判定する（Ｓ１０５）。「Ｔ１−Ｔ２＞ε２」である場合（Ｓ１０５：ＹＥＳ）、第１クロック異常検出部１４は、周期Ｔ２が正常時よりも短い異常が発生していると判定し（Ｓ１０６）、当該処理を終了する（ＥＮＤ）。

「Ｔ１−Ｔ２＞ε１」でない場合（Ｓ１０５：ＮＯ）、第１クロック異常検出部１４は、周期Ｔ１と周期Ｔ２の差が所定値−ε１よりも小さいか否か（Ｔ１−Ｔ２＜−ε１）を判定する（Ｓ１０７）。「Ｔ１−Ｔ２＜−ε１」である場合（Ｓ１０７：ＹＥＳ）、第１クロック異常検出部１４は、周期Ｔ２が正常時よりも長い異常が発生していると判定し（Ｓ１０８）、当該処理を終了する（ＥＮＤ）。

「Ｔ１−Ｔ２＜−ε１」でない場合（Ｓ１０７：ＮＯ）、第１クロック異常検出部１４は、正常であると判断し（Ｓ１０９）、当該処理を終了する（ＥＮＤ）。

なお、第１クロック異常検出部１４は、上記ステップＳ１０７及びＳ１０８を実行せず、ステップＳ１０５の判定がＮＯの場合に直接ステップＳ１０９を実行しても良い。

以上の処理により、第１クロック異常検出部１４は、第２ＣＰＵ２１の動作クロックの周期が正常時よりも短い異常を検出することができる。

図８は、実施例２において第１ＣＰＵ１１が第２ＣＰＵ２１の動作クロックを監視する場合の説明図である。

正常時は、第２ＣＰＵ２１から第２ＷＤＴ２３に出力される第２クリアパルス信号２５は、周期的に前回出力信号の反転信号を出力する。第２クリアパルス信号２５は、第１ＣＰＵ１１内の第１クロック異常検出部１４に入力される。第１クロック異常検出部１４は、タイマ回路を内蔵し「０ｘ００００」から「０ｘＦＦＦＦ」までフリーランニングでカウント動作をする。第１クロック異常検出部１４は、第２クリアパルス信号２５の立ち上りエッジを検出した場合、そのときのパルスカウント数を、例えば「バッファＡ」に格納すると共に、バッファＡに格納されていた前回のカウント値を、例えば「バッファＢ」に格納する。そして、第１クロック異常検出部１４は、バッファＢとバッファＡに格納されたパルスカウント数の差分を演算する。第１クロック異常検出部１４は、その演算結果と、予め記憶している正常時のエッジ検出の周期のパルスカウント数（プリセット値）との差分を算出する。第１クロック異常検出部１４は、その差分に基づいて、第２ＣＰＵ２１の動作クロックの異常を検出する。なお、誤検出防止のために、プリセット値にはある程度の尤度を持たせることが望ましい。図８の場合は、プリセット値の尤度範囲内であるので、第２ＣＰＵ２１の動作クロックが正常であると判定する。

なお、第２クロック異常検出部２４において、第１ＣＰＵ１１の動作クロックを監視する場合についても同様である。

図９は、第２ＣＰＵ２１の動作クロックの周期が短くなる異常を検出する場合の説明図である。例えば、第２ＣＰＵ２１の動作クロックの周期が２分の１（すなわち、周波数が２倍）になる異常が発生した場合について説明する。

この場合、第２クリアパルス信号２５の立ち上りエッジを検出する周期が短くなるため、バッファＡに格納されるパルスカウント数は小さな値となる。したがって、バッファＢに格納された前回のパルスカウント数とバッファＡのカウント値との差分を演算すると、その差分は正常時に比べて小さな値となる。従って、第１クロック異常検出部１４は、その演算結果を予め記憶している正常時のエッジ検出の周期のパルスカウント数（プリセット値）と比較することにより、第２ＣＰＵ２１の動作クロックの異常を検出することができる。なお、第２クロック異常検出部２４において、第１ＣＰＵ１１の動作クロックを監視する場合についても同様である。

また、動作クロックの周期が長くなる（すなわち、周波数が小さくなる）場合は、バッファＡとバッファＢの差分の演算値が正常時に比べて大きな値となる。よって、本実施例によって、動作クロックの周期が長くなる異常も検出可能である。

上述した本発明の実施形態は、本発明の説明のための例示であり、本発明の範囲をそれらの実施形態にのみ限定する趣旨ではない。当業者は、本発明の要旨を逸脱することなしに、他の様々な態様で本発明を実施することができる。

１０…プロセッサモジュール、１１…第１ＣＰＵ、１２…第１ＣＬＫ、１３…第１ＷＤＴ、１４…第１クロック異常検出部、２１…第２ＣＰＵ、２２…第２ＣＬＫ、２３…第２ＷＤＴ、２４…第２クロック異常検出部

Claims (4)

1. エレベータを制御するためのエレベータ制御装置であって、
   所定の演算を実行する第１の演算部及び第２の演算部と、
   所定の周期を有する第１のクロック信号を生成して前記第１の演算部に送信する第１のクロック生成部と、
   前記第１のクロック信号とほぼ同じ周期を有する第２のクロック信号を生成して前記第２の演算部に送信する第２のクロック生成部と、
   前記第１の演算部から第１のクリア信号を所定時間内に受信できない場合は、前記第１の演算部の動作クロックに異常が発生したと判定する第１のクロック監視部と、
   前記第２の演算部から第２のクリア信号を所定時間内に受信できない場合は、前記第２の演算部の動作クロックに異常が発生したと判定する第２のクロック監視部と
   を備え、
   前記第１の演算部は、前記第１のクロック生成部から送信される前記第１のクロック信号に基づいて動作クロックを生成し、当該動作クロックに連動する所定の周期で前記第１のクリア信号を前記第１のクロック監視部及び前記第２の演算部に送信し、
   前記第２の演算部は、前記第２のクロック生成部から送信される前記第２のクロック信号に基づいて動作クロックを生成し、当該動作クロックに連動する所定の周期で前記第２のクリア信号を前記第２のクロック監視部及び前記第１の演算部に送信し、
   前記第１の演算部は、前記第１のクリア信号の周期と、前記第２のクリア信号の周期との差である第１の差を算出し、当該第１の差が所定の範囲内から逸脱している場合、前記第１の演算部の動作クロックの周期及び前記第２の演算部の動作クロックの周期の少なくとも何れか１つが異常であると判定し、
   前記第２の演算部は、前記第２のクリア信号の周期と、前記第１のクリア信号の周期との差である第２の差を算出し、当該第２の差が所定の範囲内から逸脱している場合、前記第２の演算部の動作クロックの周期及び前記第１の演算部の動作クロックの周期の少なくとも何れか１つが異常であると判定する
   エレベータの制御装置。
   
2. 前記第１の演算部は、前記第１のクロック監視部において異常が発生したと判定されず、且つ、前記第１の差が、前記所定の範囲内から値の大きい方に逸脱している場合、前記第２の演算部の動作クロックの周期が正常時よりも短くなっている短周期異常と判定し、
   前記第２の演算部は、前記第２のクロック監視部において異常が発生したと判定されず、且つ、前記第２の差が、前記所定の範囲内から値の大きい方に逸脱している場合、前記第１の演算部の動作クロックの周期が正常時よりも短くなっている短周期異常であると判定する
   請求項１記載のエレベータの制御装置。
   
3. 前記第１の演算部又は前記第２の演算部に前記短周期異常が発生していると判定された場合、前記制御装置は、前記エレベータが備えるかごを最寄りの階床に緊急停止させる
   請求項２記載のエレベータの制御装置。
   
4. エレベータ制御装置を用いてエレベータを制御するための制御方法であって、
   前記エレベータ制御装置は、
   所定の演算を実行する第１の演算部及び第２の演算部と、
   所定の周期を有する第１のクロック信号を生成して前記第１の演算部に送信する第１のクロック生成部と、
   前記第１のクロック信号とほぼ同じ周期を有する第２のクロック信号を生成して前記第２の演算部に送信する第２のクロック生成部と、
   前記第１の演算部から第１のクリア信号を所定時間内に受信できない場合は、前記第１の演算部の動作クロックに異常が発生したと判定する第１のクロック監視部と、
   前記第２の演算部から第２のクリア信号を所定時間内に受信できない場合は、前記第２の演算部の動作クロックに異常が発生したと判定する第２のクロック監視部と
   を備え、
   前記第１の演算部は、前記第１のクロック生成部から送信される前記第１のクロック信号に基づいて動作クロックを生成し、当該動作クロックに連動する所定の周期で前記第１のクリア信号を前記第１のクロック監視部及び前記第２の演算部に送信し、
   前記第２の演算部は、前記第２のクロック生成部から送信される前記第２のクロック信号に基づいて動作クロックを生成し、当該動作クロックに連動する所定の周期で前記第２のクリア信号を前記第２のクロック監視部及び前記第１の演算部に送信し、
   前記第１の演算部は、前記第１のクロック信号の周期と、前記第２のクリア信号の周期との差である第１の差を算出し、当該第１の差が所定の範囲内から逸脱している場合、前記第１の演算部の動作クロックの周期及び前記第２の演算部の動作クロックの周期の少なくとも何れか１つが異常であると判定し、
   前記第２の演算部は、前記第２のクロック信号の周期と、前記第１のクリア信号の周期との差である第２の差を算出し、当該第２の差が所定の範囲内から逸脱している場合、前記第２の演算部の動作クロックの周期及び前記第１の演算部の動作クロックの周期の少なくとも何れか１つが異常であると判定する
   エレベータの制御方法。
   

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