JP2013061863A - 電子制御装置 - Google Patents
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Abstract
【解決手段】プログラムに従って所定の処理を実行する処理部と、前記処理部から一定周期で出力されるパルス信号によってリセットされるタイムカウンタを有すると共にオーバーフロー発生の有無によってレベルが反転する信号を出力するウォッチドッグタイマと、を備えた電子制御装置において、前記ウォッチドッグタイマの出力信号をラッチし、当該ラッチによって得られた信号を第1の出力イネーブル信号として出力するラッチ回路を備え、前記処理部は、前記ウォッチドッグタイマの故障診断時に前記パルス信号の出力を停止し、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第1の出力イネーブル信号を基に前記ウォッチドッグタイマの故障診断を行う。
【選択図】図1
Description
つまり、上記従来技術では、WDTの故障診断を行うために、リセット動作毎にEEPROMへのデータ書き込み処理及びROMデータとの比較処理を行う必要があるため、CPUの処理負荷が大きくなるという問題がある。
図1は、本実施形態に係る電子制御装置Aのブロック構成図である。電子制御装置Aは、例えば電気自動車やプラグインハイブリッド車等のモータを動力源とする車両に搭載された高圧バッテリの充放電制御を行うバッテリECU(Electric Control Unit)であり、CPU1、ウォッチドッグタイマ(WDT)2、ラッチ回路3、AND回路4、3ステートバッファ5、出力インターフェイス6、パワーオンリセット回路7、OR回路8及びタイマ9を備えている。
また、CPU11は、省電力状態であるスリープ状態への移行機能を有しており、起動要因の発生状況(起動要因信号の状態)に応じてスリープ状態と通常動作状態とのいずれか一方の状態に切り替わる。なお、CPU11には起動要因信号として、例えば、イグニションスイッチのオン/オフ状態を示す起動要因信号IG-SWが外部入力されている。
つまり、電子制御装置Aの電源投入時において、電源電圧VBUが規定電圧VBU_thに達するまで、CPU1及びWDT2がリセット状態に維持されることになる。
つまり、ラッチ回路3は、CPU1の起動要因信号IG-SWまたはパワーオンリセット信号P_RESのいずれか一方の入力によってリセットされ、且つCPU1及びWDT2よりも一定時間遅れてリセットが解除されることになる。
時刻t2に電源電圧VBUが規定電圧VBU_thに達すると、パワーオンリセット信号P_RESがハイレベルに反転するため、CPU1及びWDT2のリセットが解除される。なお、ラッチ回路3はCPU1及びWDT2よりも一定時間遅れてリセットが解除される(ラッチ回路3のリセット端子RES_Lの電位を参照)。
このように、WDT2が正常の場合、CPU1からWDT2へのWDTパルス信号WDTPLSの出力が停止すると、WDT出力イネーブル信号WDTOE、CPU出力イネーブル信号CPUOE、出力イネーブル信号OE及び3ステートバッファ5の出力レベルの全てが出力禁止レベルとなる。これを利用すれば、以下で説明する手法によってWDT2の故障診断を行うことが可能となる。
図3に示すように、CPU1は、故障診断処理の実行タイミングが到来すると、まず、WDT2へのWDTパルス信号WDTPLSの出力を停止し(ステップS1)、ソフトウェアタイマである故障監視タイマをセットする(ステップS2)。ここで、故障監視タイマの設定時間は、少なくとも、図2中の時刻t5から時刻t6までの時間、つまりWDT2へのWDTパルス信号WDTPLSの出力を停止してからWDT2にてオーバーフローが発生するまでの時間に設定することが望ましい。
(1)上記実施形態では、図3のステップS6の処理において、3ステートバッファ5の出力レベルが出力禁止レベルか否かを判断する場合を例示したが、前述のように、WDT2が正常ならば、AND回路4から出力される出力イネーブル信号OEも出力禁止レベルとなるので、ステップS6にて、出力イネーブル信号OEが出力禁止レベルか否かを判断するようにしても良い。
この場合、WDT2へのWDTパルス信号WDTPLSの出力を停止させてから規定時間内にオーバーフローが発生すれば、WDT2は正常であると判断し、規定時間内にオーバーフローが発生しなければ、WDT2は故障であると判断すれば良い。
Claims (4)
- プログラムに従って所定の処理を実行する処理部と、
前記処理部から一定周期で出力されるパルス信号によってリセットされるタイムカウンタを有すると共にオーバーフロー発生の有無によってレベルが反転する信号を出力するウォッチドッグタイマと、を備えた電子制御装置において、
前記ウォッチドッグタイマの出力信号をラッチし、当該ラッチによって得られた信号を第1の出力イネーブル信号として出力するラッチ回路を備え、
前記処理部は、前記ウォッチドッグタイマの故障診断時に前記パルス信号の出力を停止し、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第1の出力イネーブル信号を基に前記ウォッチドッグタイマの故障診断を行う、
ことを特徴とする電子制御装置。 - 前記ラッチ回路から出力される前記第1の出力イネーブル信号と、前記処理部から出力される第2の出力イネーブル信号との論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号として出力するAND回路を備え、
前記処理部は、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第1の出力イネーブル信号及び前記AND回路から出力される前記出力イネーブル信号を基に前記ウォッチドッグタイマの故障診断を行う、
ことを特徴とする請求項1に記載の電子制御装置。 - 前記ラッチ回路から出力される前記第1の出力イネーブル信号と、前記処理部から出力される第2の出力イネーブル信号との論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号として出力するAND回路と、
前記処理部と出力インターフェイスとの間に介挿され、前記AND回路から出力される前記出力イネーブル信号に応じて、前記処理部の出力信号を前記出力インターフェイスへと出力する3ステートバッファと、を備え、
前記処理部は、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第1の出力イネーブル信号及び前記3ステートバッファの出力信号を基に前記ウォッチドッグタイマの故障診断を行う、
ことを特徴とする請求項1に記載の電子制御装置。 - 前記ラッチ回路は、前記処理部の起動要因信号またはリセット信号のいずれか一方の入力によってリセットされることを特徴とする請求項1〜3のいずれか一項に記載の電子制御装置。
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