JP2015232286A - 負荷制御用バックアップ信号発生回路 - Google Patents

Abstract

【課題】マイクロコンピュータに故障が発生した場合に、負荷の制御をするためのバックアップ制御信号を確実に出力する。【解決手段】タイマー回路２６は、ウォッチドッグ信号ＳＧｗ／ｄのレベルを監視して、低レベル又は高レベルの状態が継続する時間が閾値を超えたか否かを識別する。閾値を超えた場合に、タイマー回路２６の出力レベルをラッチ回路２７が保持してバックアップ制御信号ＳＧｂｋを生成する。タイマー回路２５は、制御信号ＳＧｏｕｔのレベルを監視して、低レベルの異常状態が継続する時間が閾値を超えたか否かを識別する。ラッチ回路２７は、タイマー回路２５の出力とタイマー回路２６の出力との論理和でバックアップ制御信号ＳＧｂｋを生成する。異常な状態が解消した場合は、クリア回路２８がラッチ回路２７を自動的にリセットし、バックアップ制御信号ＳＧｂｋを停止する。【選択図】図１

Description

本発明は、所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための負荷制御用バックアップ信号発生回路に関する。

例えば、車両に搭載される様々な電子制御装置（ＥＣＵ：Electric Control Unit）には所定のプログラムに従って動作する制御用のマイクロプロセッサ、すなわちマイクロコンピュータ（ＣＰＵ：Central Processing Unit）が内蔵されている。

このようなマイクロコンピュータは、通常は予め用意されたプログラムの内容にしたがって予定されたとおりに様々な制御を実施する。しかし、例えば外部から侵入した電磁ノイズの影響を受けた場合や、マイクロコンピュータが故障した場合や、プログラム自体に含まれる欠陥（バグ）の影響により予期しない動作が生じ、マイクロコンピュータが暴走状態になる場合がある。

マイクロコンピュータが暴走状態になると、電子制御装置の全体が制御不能の状態になる。したがって、様々な電子制御装置のシステムにおいては、マイクロコンピュータに異常が発生したか否かを監視し、異常の発生を検知した場合には、正常な状態に復帰させる必要がある。

そのため、従来より、様々な電子制御装置においては、マイクロコンピュータがウォッチドッグ信号と呼ばれるパルスを定期的に外部に出力するように制御している。そして、マイクロコンピュータの外部に監視回路を接続し、この監視回路がマイクロコンピュータから出力されるウォッチドッグ信号を常時監視している。マイクロコンピュータに異常が発生すると、ウォッチドッグ信号が現れなくなる。監視回路は、ウォッチドッグ信号が一定時間現れない状態を検出するとマイクロコンピュータの動作を初期化する。

特許文献１の車載電子制御装置においては、図１に示されたメインＣＰＵ１０が暴走してウォッチドッグ信号ＷＤＳのパルス幅が過大になると、これを電源制御回路１１３が検出してリセットパルス信号ＲＳＴを発生する。

また、特許文献２の車両用電子制御システムにおいても、電源制御ＩＣ２３に内蔵されているウォッチドッグタイマ２４が、ＣＰＵ１から送出されるウォッチドッグ信号に基づきＣＰＵ１の動作状態を監視し、異常発生時にはリセット信号ＲＳＴを送出する。

特開２０１０−１３９８８号公報 特開２０１１−９８５９３号公報

特許文献１及び特許文献２に示されているように、マイクロコンピュータが出力するウォッチドッグ信号を監視することにより、マイクロコンピュータの動作の異常を検出することが可能である。また、ウォッチドッグ信号を監視する回路は、異常を検出するとマイクロコンピュータに対してリセット信号を与える。リセット信号を与えると、マイクロコンピュータは電源投入時と同じように、ハードウェアの状態を初期化してプログラムの実行を先頭位置からやり直すことになる。

したがって、例えば電磁ノイズの入力などの一時的な要因によりマイクロコンピュータが暴走した場合には、リセット信号を与えることによりマイクロコンピュータの動作を正常な状態に復帰させることができる。

しかしながら、マイクロコンピュータの内部で継続的な故障が発生した場合には、リセット信号を与えてもマイクロコンピュータの動作を正常な状態に復帰させることができない。また、負荷の通電のオンオフを制御する電子制御装置においてマイクロコンピュータの故障が発生した場合には、ウォッチドッグ信号を監視する回路を搭載している場合であっても、負荷の通電のオンオフができなくなってしまう。

そのため、車載電子制御装置などにおいては、マイクロコンピュータの故障が発生した場合に備えて、バックアップをするための回路を搭載することが望ましい。つまり、マイクロコンピュータが故障した場合であっても負荷の通電のオンオフができるように、マイクロコンピュータの代わりに負荷を制御するバックアップ制御信号を生成する回路が必要になる。

また、マイクロコンピュータに暴走が発生せず、プログラムが正しく実行されている状況であったとしても、マイクロコンピュータの特定の出力ポートのみ、その機能に故障が発生する可能性もある。したがって、例えばマイクロコンピュータの故障した出力ポートを用いて、負荷のオンオフを制御する制御信号を生成している場合には、ウォッチドッグ信号が正常であっても、負荷を制御できない故障状態になり、しかもその状態が継続してしまう。

負荷のオンオフを制御する制御信号については、パルス幅変調（ＰＷＭ：pulse width modulation）信号を用いて負荷通電のオンオフデューティを調節する場合もある。また、単純な二値信号（高レベル／低レベル）で通電のオンオフを切り替える場合もある。したがって、制御信号の出力機能が正常か否かを識別することは容易ではない。

また、マイクロコンピュータに発生する可能性のある故障については、継続的に発生する故障と、一時的に発生する故障とがある。マイクロコンピュータに一時的な故障が発生した場合であってもバックアップ制御信号を利用できることが望ましい。しかし、故障から回復した時にバックアップ制御信号が継続して現れていると、通常の動作状態に戻すことができない。

本発明は、上述した事情に鑑みてなされたものであり、その目的は、マイクロコンピュータに故障が発生した場合に、負荷の制御をするためのバックアップ制御信号を確実に出力することが可能な負荷制御用バックアップ信号発生回路を提供することにある。

前述した目的を達成するために、本発明に係る負荷制御用バックアップ信号発生回路は、下記（１）〜（８）を特徴としている。
（１） 所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に前記制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための、負荷制御用バックアップ信号発生回路であって、
正常時に前記制御用プロセッサから定期的に出力される定周期信号を入力する第１入力端子と、
前記定周期信号の状態を監視して、前記定周期信号が高レベル又は低レベルの状態が継続する時間の長さが事前に定めた所定時間を超えたか否かを識別しその結果に応じた信号を出力する定周期信号監視部と、
前記定周期信号監視部の出力が所定の条件を満たした時に前記バックアップ制御信号を生成するバックアップ信号出力部と、
を備えたことを特徴とする。
（２） 上記（１）の負荷制御用バックアップ信号発生回路であって、
正常時に前記制御用プロセッサから出力される所定の制御信号を入力する第２入力端子と、
前記制御信号の状態を監視して、前記制御信号が所定の異常レベルの状態が継続する時間の長さが事前に定めた所定時間を超えたか否かを識別しその結果に応じた信号を出力する制御信号監視部と、
を更に備え、
前記バックアップ信号出力部は、前記制御信号監視部の出力が所定の条件を満たした時に前記バックアップ制御信号を生成する、
ことを特徴とする。
（３） 上記（２）の負荷制御用バックアップ信号発生回路であって、
前記バックアップ信号出力部は、前記定周期信号監視部の出力が所定の条件を満たした状態と、前記制御信号監視部の出力が所定の条件を満たした状態との論理和に従って前記バックアップ制御信号を生成する、
ことを特徴とする。
（４） 上記（１）の負荷制御用バックアップ信号発生回路であって、
前記制御用プロセッサの入力に印加される状態信号がアクティブレベルの時に、所定のクロックパルスを出力するクロック発生部と、
前記制御用プロセッサから出力される所定の制御信号が所定レベルの時に、前記クロック発生部が出力するクロックパルスを計数する第１のカウンタと、
前記制御用プロセッサから定期的に出力される定周期信号が高レベル又は低レベルの状態で継続する間、前記クロック発生部が出力するクロックパルスを計数する第２のカウンタと、
前記制御信号及び前記定周期信号の両者が正常であることを検知した時に、前記バックアップ信号出力部の状態を初期状態に戻すクリア回路と、
を備えたことを特徴とする。
（５） 上記（２）の負荷制御用バックアップ信号発生回路であって、
更に、前記第１入力端子と、前記定周期信号監視部の入力との間に接続された信号ゲート回路を備え、
前記信号ゲート回路の制御入力に、前記制御信号監視部の出力を接続した、
ことを特徴とする。
（６） 上記（５）の負荷制御用バックアップ信号発生回路であって、
更に、前記信号ゲート回路の出力信号を監視して、正常であることを検知した時に、前記バックアップ信号出力部の状態を初期状態に戻すクリア回路、
を備えたことを特徴とする。
（７） 上記（６）の負荷制御用バックアップ信号発生回路であって、
前記制御用プロセッサの入力に印加される状態信号がアクティブレベルの時に、所定のクロックパルスを出力するクロック発生部と、
前記信号ゲート回路の出力に現れる定周期信号が高レベル又は低レベルの状態で継続する間、前記クロック発生部が出力するクロックパルスを計数するカウンタと、
を備えたことを特徴とする。
（８） 上記（７）の負荷制御用バックアップ信号発生回路であって、
前記信号ゲート回路の出力と前記カウンタの入力との間に直流遮断用コンデンサを接続し、
前記カウンタの入力と所定電位ラインとの間を電位制御用抵抗器を介して接続した、
ことを特徴とする。

上記（１）の構成の負荷制御用バックアップ信号発生回路によれば、前記定周期信号監視部は、ウォッチドッグ信号のような前記定周期信号を監視して、異常の有無を確実に識別することができる。そして、前記定周期信号監視部が異常の発生を検知した場合には、前記バックアップ信号出力部がバックアップ制御信号を生成する。したがって、前記制御用プロセッサに異常が発生した場合であっても、バックアップ制御信号を用いて負荷の通電を制御することが可能になる。
上記（２）の構成の負荷制御用バックアップ信号発生回路によれば、前記制御信号監視部は、ＰＷＭ信号や単純な二値信号のような制御信号の状態を監視して、異常の有無を確実に識別することができる。そして、前記制御信号監視部が異常の発生を検知した場合には、前記バックアップ信号出力部がバックアップ制御信号を生成する。したがって、前記制御用プロセッサに異常が発生した場合であっても、バックアップ制御信号を用いて負荷の通電を制御することが可能になる。
上記（３）の構成の負荷制御用バックアップ信号発生回路によれば、前記定周期信号監視部および前記制御信号監視部のいずれかが異常の発生を検知した場合に、バックアップ制御信号を生成することができる。したがって、前記制御用プロセッサに生じた異常の原因が、プログラムの暴走や、出力ポートの故障等のいずれの場合であっても、バックアップ制御信号を出力できる。
上記（４）の構成の負荷制御用バックアップ信号発生回路によれば、前記制御信号に関する異常の有無を前記第１のカウンタで識別することができ、更に前記定周期信号に関する異常の有無を前記第２のカウンタで識別することができる。また、異常が発生している状態から正常な状態に復帰した場合には、前記クリア回路の機能により、バックアップ制御信号を自動的に解除することができる。また、前記状態信号がアクティブレベルでない時にはクロックパルスの出力が抑制されるので、例えば監視が不要な状況、あるいは故障の識別が不可能な状況において、バックアップ制御信号が誤って出力されるのを防止できる。
上記（５）の構成の負荷制御用バックアップ信号発生回路によれば、前記制御信号監視部の出力の状態を、前記定周期信号監視部の入力の状態に反映させることができる。これにより、前記定周期信号監視部は、前記定周期信号と前記制御信号との双方の状態を同時に監視することができる。
上記（６）の構成の負荷制御用バックアップ信号発生回路によれば、異常が発生している状態から正常な状態に復帰した場合には、前記クリア回路の機能により、バックアップ制御信号を自動的に解除することができる。また、前記信号ゲート回路の出力信号を監視対象とすることにより、前記クリア回路の構成を簡略化できる。
上記（７）の構成の負荷制御用バックアップ信号発生回路によれば、前記制御信号に関する異常の有無、及び前記定周期信号に関する異常の有無を前記カウンタで識別することができる。また、前記状態信号がアクティブレベルでない時にはクロックパルスの出力が抑制されるので、例えば監視が不要な状況、あるいは故障の識別が不可能な状況において、バックアップ制御信号が誤って出力されるのを防止できる。
上記（８）の構成の負荷制御用バックアップ信号発生回路によれば、例えば故障が発生し、ウォッチドッグ信号のような前記定周期信号における高レベル／低レベルの変化が停止した時に、前記定周期信号が「高レベル」、「低レベル」のいずれの状態であっても、前記カウンタの入力が特定レベルに固定されるので、確実な動作が期待できる。

本発明の負荷制御用バックアップ信号発生回路によれば、マイクロコンピュータに故障が発生した場合に、負荷の制御をするためのバックアップ制御信号を確実に出力することが可能になる。

以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。

図１は、実施形態のバックアップ信号発生回路を含む電子制御装置の基本的な構成例を示す電気回路図である。 図２は、図１の電子制御装置における主要な電気信号を示すタイミングチャートである。 図３は、ウォッチドッグ信号に異常が発生した場合の動作を示すタイミングチャートである。 図４は、制御信号に異常が発生した場合の動作を示すタイミングチャートである。 図５は、異常な状態が解消した場合の動作を示すタイミングチャートである。 図６は、図１に示した電子制御装置の更に具体化した構成例を示す電気回路図である。 図７は、バックアップ信号発生回路の変形例の構成を示す電気回路図である。 図８は、図７に示したバックアップ信号発生回路を更に具体化した構成例を示す電気回路図である。

本発明の負荷制御用バックアップ信号発生回路に関する具体的な実施の形態について、各図を参照しながら以下に説明する。

＜構成例の説明＞
＜全体の概要の説明＞
本実施形態のバックアップ信号発生回路２０を含む電子制御装置１００の主要部の構成例を図１に示す。

図１に示した電子制御装置１００は、メインの制御部としてマイクロコンピュータ（略して「マイコン」）１０を備えている。マイクロコンピュータ１０は、例えば内部メモリ（ＲＯＭ）に予め組み込まれているプログラムを実行することにより、この電子制御装置に必要とされる機能を実現するための制御を行うことができる。

図１に示した構成例においては、マイクロコンピュータ１０は、指示スイッチＳＷから出力される状態信号ＳＧｉｎのオンオフに応じて、負荷３１の通電を制御する機能を有している。また、負荷３１の通電をオンにする際には、ＰＷＭ信号を用いてデューティ制御を行うことにより、電流値を調整することもできる。

指示スイッチＳＷの具体例としては、ユーザが操作可能なスイッチや、センサなどを想定することができる。マイクロコンピュータ１０は、指示スイッチＳＷがオンになると負荷３１が通電状態になるように制御信号ＳＧｏｕｔの出力を開始し、指示スイッチＳＷがオフの時には負荷３１が非通電になるように制御信号ＳＧｏｕｔの出力を停止する。制御信号ＳＧｏｕｔは、ＰＷＭ信号又は二値信号である。

負荷３１の具体例としては、様々な車載電装品を想定することができる。また、パワーＦＥＴにより構成されるスイッチングデバイス３２が、ＰＷＭ信号又は二値信号である通電制御信号ＳＧ２のオンオフ（高レベル／低レベル）に従って、負荷３１の通電のオンオフを制御する。

負荷３１を制御するための通電制御信号ＳＧ２は、通常はマイクロコンピュータ１０の処理により出力ポート１１に出力される制御信号ＳＧｏｕｔに従って変化する。しかし、マイクロコンピュータ１０に継続的な又は一時的な故障が発生する場合がある。マイクロコンピュータ１０が故障すると、制御信号ＳＧｏｕｔが変化しなくなり、負荷３１のオンオフを制御できない状態になる。

バックアップ信号発生回路２０は、マイクロコンピュータ１０が故障した場合のバックアップとして搭載されている。つまり、通常系の出力である制御信号ＳＧｏｕｔに異常が発生した時に、バックアップ信号発生回路２０の出力するバックアップ制御信号ＳＧｂｋが、マイクロコンピュータ１０の代わりに負荷３１を制御する。

＜バックアップ信号発生回路２０の説明＞
図１に示したバックアップ信号発生回路２０は、各種信号の入出力のために、ウォッチドッグ入力端子２１、バックアップ制御信号出力端子２２、制御信号入力端子２３、及び状態信号入力端子２４を備えている。また、バックアップ信号発生回路２０の内部には、２つのタイマー回路２５、２６、ラッチ回路２７、クリア回路２８、及びダイオードＤ１〜Ｄ４が備わっている。

タイマー回路２５の一方の入力端子は、制御信号入力端子２３を経由してマイクロコンピュータ１０の出力ポート１１と接続されている。したがって、タイマー回路２５は制御信号ＳＧｏｕｔのレベル（電位）の高（Ｈｉ）／低（Ｌｏ）を監視することができる。また、タイマー回路２５のもう一方の入力端子は、状態信号入力端子２４を経由して指示スイッチＳＷと接続されている。したがって、タイマー回路２５は指示スイッチＳＷのオンオフ状態を表す状態信号ＳＧｉｎのレベルの高（Ｈｉ）／低（Ｌｏ）に応じた動作を行うことができる。

タイマー回路２５は、状態信号ＳＧｉｎのレベルがアクティブ（Ｈｉ）である時に、制御信号ＳＧｏｕｔのレベルが「Ｌｏ」である状態の継続時間が事前に定めた閾値の時間（Ｔth1）を超えたか否かを異常の有無として検出し、その結果を表す二値信号をタイマ出力信号ＳＧＴ１として出力する。状態信号ＳＧｉｎのレベルが非アクティブ（Ｌｏ）である時には、検出動作は禁止される。

また、タイマー回路２６の一方の入力端子は、ウォッチドッグ入力端子２１を経由してマイクロコンピュータ１０のウォッチドッグ信号出力ポート１２と接続されている。したがって、タイマー回路２６はウォッチドッグ信号ＳＧｗ／ｄのレベルの高（Ｈｉ）／低（Ｌｏ）を監視することができる。また、タイマー回路２６のもう一方の入力端子は、状態信号入力端子２４を経由して指示スイッチＳＷと接続されている。したがって、タイマー回路２５は指示スイッチＳＷのオンオフ状態を表す状態信号ＳＧｉｎのレベルの高（Ｈｉ）／低（Ｌｏ）に応じた動作を行うことができる。

タイマー回路２６は、状態信号ＳＧｉｎのレベルがアクティブ（Ｈｉ）である時に、ウォッチドッグ信号ＳＧｗ／ｄのレベルが「Ｌｏ」又は「Ｈｉ」である状態の継続時間が事前に定めた閾値の時間（Ｔth2）を超えたか否かを異常の有無として検出し、その結果を表す二値信号をタイマ出力信号ＳＧＴ２として出力する。状態信号ＳＧｉｎのレベルが非アクティブ（Ｌｏ）である時には、検出動作は禁止される。

タイマー回路２５の出力端子は、逆流防止用のダイオードＤ１を経由してラッチ回路２７の入力端子と接続されている。また、タイマー回路２６の出力端子は、逆流防止用のダイオードＤ２を経由してラッチ回路２７の入力端子と接続されている。

ラッチ回路２７は、タイマー回路２５の出力するタイマ出力信号ＳＧＴ１における異常有と、タイマー回路２６の出力するタイマ出力信号ＳＧＴ２における異常有とのいずれか（論理和）を検知した場合に、その状態のレベル「Ｈｉ」をラッチ（自己保持）し、このレベルをバックアップ制御信号ＳＧｂｋとして出力する。

ラッチ回路２７が出力するバックアップ制御信号ＳＧｂｋは、逆流防止用のダイオードＤ４を経由して、スイッチングデバイス３２の制御入力（ゲート端子）に印加される。また、マイクロコンピュータ１０が出力ポート１１に出力する制御信号ＳＧｏｕｔは、逆流防止用のダイオードＤ３を経由して、スイッチングデバイス３２の制御入力（ゲート端子）に印加される。したがって、スイッチングデバイス３２のオンオフは、制御信号ＳＧｏｕｔとバックアップ制御信号ＳＧｂｋとのいずれか（論理和）により決定される。

クリア回路２８は、正常な状態を検出した時に、ラッチ回路２７を初期状態に戻してバックアップ制御信号ＳＧｂｋの出力を停止するために設けてある。クリア回路２８の一方の入力端子は、制御信号入力端子２３を経由して出力ポート１１と接続されている。また、クリア回路２８のもう一方の入力端子は、ウォッチドッグ入力端子２１を経由してウォッチドッグ信号出力ポート１２と接続されている。また、クリア回路２８のリセット入力（ＲＳＴ）には、２つのタイマ出力信号ＳＧＴ１、ＳＧＴ２の論理和である信号ＳＧ３が印加される。

クリア回路２８は、信号ＳＧ３のレベル「Ｈｉ」がラッチ回路２７にラッチされた後で、制御信号ＳＧｏｕｔとして正常な信号が現れ、且つウォッチドッグ信号ＳＧｗ／ｄにも正常な信号が現れたか否かを識別し、その結果を表す二値信号をリセット信号ＳＧｒｓｔとして出力する。このリセット信号ＳＧｒｓｔは、ラッチ回路２７のリセット入力（ＲＳＴ）に印加される。

＜動作の説明＞
＜基本的な動作の説明＞
図１の電子制御装置１００における主要な電気信号の波形及びタイミングの例を図２に示す。

図１の電子制御装置１００においては、指示スイッチＳＷがオンになると、状態信号ＳＧｉｎのアクティブレベルをマイクロコンピュータ１０が検出し、この信号に従ってマイクロコンピュータ１０が出力ポート１１に制御信号ＳＧｏｕｔを出力する。この制御信号ＳＧｏｕｔは、図２に示すように、正常時はレベルの「Ｈｉ／Ｌｏ」が周期的に切り替わるＰＷＭ信号、もしくはレベルが「Ｈｉ」に固定された二値信号になる。また、ＰＷＭ信号の場合には、「Ｈｉ」の区間（ＴｏＨ）と、「Ｌｏ」の区間（ＴｏＬ）との比率を調整し、デューティ制御を行うことができる。

一方、マイクロコンピュータ１０は実行するプログラムの各ルーチン毎に、その処理の実行と連動して、ウォッチドッグ信号出力ポート（Ｗ／Ｄ）１２の信号のレベルを反転する。したがって、ウォッチドッグ信号出力ポート１２から出力されるウォッチドッグ信号ＳＧｗ／ｄについては、マイクロコンピュータ１０が正常にプログラムを実行している状態であれば、図２のように比較的短い周期でＨｉ／Ｌｏが切り替わるパルス信号が継続的に現れる。

＜ウォッチドッグ信号ＳＧｗ／ｄの異常の場合＞
ウォッチドッグ信号ＳＧｗ／ｄに異常が発生した場合の動作例を図３に示す。図３の動作について以下に説明する。

例えば装置の外部から侵入した電磁ノイズの影響により、あるいはプログラムの不具合（バグ）により、マイクロコンピュータ１０が正常な状態でプログラムの実行を継続できなくなる（暴走する）場合がある。その場合は、マイクロコンピュータ１０が各ルーチンでウォッチドッグ信号出力ポート１２のレベルを切り替えることができなくなるので、ウォッチドッグ信号ＳＧｗ／ｄのパルスが停止し、そのレベルが「Ｈｉ」又は「Ｌｏ」に固定される。

図３に示した動作例では、時刻ｔ０１の近傍でマイクロコンピュータ１０の動作に異常が発生した場合を想定しており、時刻ｔ０１でウォッチドッグ信号ＳＧｗ／ｄのパルスが停止し、そのレベルが「Ｈｉ」のまま変化しない状況になっている。

一方、図１に示したバックアップ信号発生回路２０においては、タイマー回路２６がウォッチドッグ信号ＳＧｗ／ｄのパルスを監視している。具体的には、ウォッチドッグ信号ＳＧｗ／ｄのレベルが「Ｈｉ」又は「Ｌｏ」の状態が継続する時間の長さが事前に定めた閾値（Ｔth2）を超えたか否かを識別している。

図３に示した動作例では、時刻ｔ０１でウォッチドッグ信号ＳＧｗ／ｄのレベルが「Ｌｏ」から「Ｈｉ」に変化した後、「Ｈｉ」の状態が長く継続している。したがって、時刻ｔ０１からの経過時間が閾値（Ｔth2）を超えた時刻ｔ０２で、タイマ出力信号ＳＧＴ２が「Ｌｏ」から「Ｈｉ」に変化する。つまり、タイマ出力信号ＳＧＴ２が「Ｈｉ」に変化したことが、ウォッチドッグ信号ＳＧｗ／ｄの異常発生を意味している。

また、タイマー回路２６の出力するタイマ出力信号ＳＧＴ２が「Ｈｉ」に変化すると、このレベル「Ｈｉ」を後段のラッチ回路２７がラッチし、これをバックアップ制御信号ＳＧｂｋとして出力する。

つまり、図３に示すようにウォッチドッグ信号ＳＧｗ／ｄのレベルが変化しなくなってから所定以上の時間（Ｔth2）が経過すると、バックアップ制御信号ＳＧｂｋとして「Ｈｉ」が出力される。したがって、マイクロコンピュータ１０が暴走してウォッチドッグ信号ＳＧｗ／ｄが停止したような場合は、バックアップ制御信号ＳＧｂｋを用いてスイッチングデバイス３２のオンオフを制御することができる。

＜制御信号ＳＧｏｕｔの異常の場合＞
制御信号ＳＧｏｕｔに異常が発生した場合の動作例を図４に示す。図４の動作について以下に説明する。

マイクロコンピュータ１０が正常な状態でプログラムの実行を継続している場合であっても、マイクロコンピュータ１０の一部の機能に故障が発生する場合がある。例えば、出力ポート１１の回路に物理的な故障が発生すると、マイクロコンピュータ１０がプログラムの実行により出力ポート１１に「Ｈｉ」を出力した状況であっても、実際の出力ポート１１のレベルが「Ｌｏ」のまま変化しない場合がある。

このような故障の発生を検出するために、図１に示したタイマー回路２５が制御信号ＳＧｏｕｔを監視している。実際には、制御信号ＳＧｏｕｔに周期的にパルスが現れる状態が正常であり、制御信号ＳＧｏｕｔのレベルが「Ｈｉ」に固定される状態も正常である。一方、状態信号ＳＧｉｎのレベルがアクティブであるのに、制御信号ＳＧｏｕｔのレベルが「Ｌｏ」のまま変化しないのは異常であると考えられる。したがって、タイマー回路２５は、制御信号ＳＧｏｕｔのレベルが「Ｌｏ」の状態で継続する時間の長さを閾値（Ｔth1）と比較し、閾値を超えた場合に異常発生を検出する。

図４に示した動作例では、時刻ｔ１１で制御信号ＳＧｏｕｔが「Ｌｏ」になった後、レベル変化がない状態が長く継続している。したがって、時刻ｔ１１から閾値の時間（Ｔth1）を経過した時に、タイマー回路２５が異常を検出し、タイマ出力信号ＳＧＴ１が「Ｈｉ」になる。

また、タイマー回路２５が出力するタイマ出力信号ＳＧＴ１が「Ｈｉ」になると、このレベル「Ｈｉ」をラッチ回路２７がラッチし、バックアップ制御信号ＳＧｂｋにレベル「Ｈｉ」を出力する。したがって、出力ポート１１に故障が発生した場合であっても、バックアップ制御信号ＳＧｂｋを用いてスイッチングデバイス３２を制御することができる。

＜異常な状態が解消した場合＞
マイクロコンピュータ１０に異常が発生した後、その異常な状態が解消した場合の動作例を図５に示す。図５の動作について以下に説明する。

図５の動作においても、図４の場合と同様に、時刻ｔ１１から長時間にわたって制御信号ＳＧｏｕｔのレベルが「Ｌｏ」に固定されていると、時刻ｔ１２でタイマ出力信号ＳＧＴ１が「Ｈｉ」になり、バックアップ制御信号ＳＧｂｋも「Ｈｉ」になる。

しかし、図５の動作例では、時刻ｔ１２の後で、出力ポート１１の状態が自然に回復し、制御信号ＳＧｏｕｔに正常な信号（Ｈｉ又はパルス）が再び現れている。この場合には、クリア回路２８はウォッチドッグ信号ＳＧｗ／ｄが正常であることを認識し、且つ時刻ｔ１３で制御信号ＳＧｏｕｔが「Ｈｉ」になったことを検知すると、リセット信号ＳＧｒｓｔに「Ｈｉ」のパルスを出力する。

ラッチ回路２７は、クリア回路２８から出力されるリセット信号ＳＧｒｓｔの「Ｈｉ」により初期状態にリセットされる。したがって、ラッチ回路２７から出力されるバックアップ制御信号ＳＧｂｋは、時刻ｔ１３の後で「Ｈｉ」から「Ｌｏ」にリセットされる。

図５の動作例では制御信号ＳＧｏｕｔに異常が発生した後でこれが正常に戻った場合を想定しているが、クリア回路２８はウォッチドッグ信号ＳＧｗ／ｄの場合にも同様にリセット信号ＳＧｒｓｔを出力することができる。

＜更に具体化した構成の説明＞
図１に示した電子制御装置１００の更に具体化した構成例を図６に示す。なお、図６に示した電子制御装置１００Ａの構成については、バックアップ信号発生回路２０Ａ以外は図１と同一である。したがって、バックアップ信号発生回路２０Ａについて以下に説明する。

図６のバックアップ信号発生回路２０Ａは、２つのカウンタ４１、４２、エッジ検出器４３、クロック発生器４４、アンドゲート４５、Ｄ型フリップフロップ（ＤＦＦ）４６、及びクリア回路４７を備えている。また、図１のバックアップ信号発生回路２０と同様に、カウンタ４１、４２の各出力と、Ｄ型フリップフロップ４６の出力にはそれぞれダイオードが接続されている。

図６のバックアップ信号発生回路２０Ａにおいて、カウンタ４１、クロック発生器４４、及びアンドゲート４５で構成される回路は、図１中のタイマー回路２５と同じ機能を実現する。同様に、カウンタ４２、エッジ検出器４３、クロック発生器４４、及びアンドゲート４５で構成される回路は、図１中のタイマー回路２６と同じ機能を実現する。また、Ｄ型フリップフロップ４６はラッチ回路２７と同じ機能を実現し、クリア回路４７はクリア回路２８と同じ機能を実現する。

クロック発生器（クロック源）４４は、例えばＣＲ発振回路、あるいは水晶発振回路により構成され、周期が一定のクロックパルスを常時出力する。発生するクロックパルスの周期については、制御信号ＳＧｏｕｔのＰＷＭパルスの周期や、ウォッチドッグ信号ＳＧｗ／ｄのパルス周期に比べて十分に短くなるように決定される。

アンドゲート４５は、クロック発生器４４が出力するクロックパルス信号ＣＬＫ１と、状態信号ＳＧｉｎとに基づいてクロックパルス信号ＣＬＫ２を生成する。すなわち、アンドゲート４５は状態信号ＳＧｉｎのレベルがアクティブ（Ｈｉ）の時にはクロックパルス信号ＣＬＫ１をそのままクロックパルス信号ＣＬＫ２として出力し、状態信号ＳＧｉｎのレベルが非アクティブ（Ｌｏ）の時にはクロックパルス信号ＣＬＫ２へのパルス出力を禁止する。

カウンタ４１は、制御信号ＳＧｏｕｔのレベルが「Ｌｏ」の状態が継続する間に、クロックパルス信号ＣＬＫ２のパルスを計数する。したがって、カウンタ４１は制御信号ＳＧｏｕｔの「Ｌｏ」が継続する時間の長さを計測できる。なお、制御信号ＳＧｏｕｔのレベルが「Ｈｉ」になると、カウンタ４１の計数値はクリアされる。制御信号ＳＧｏｕｔのレベルが「Ｌｏ」の状態が所定時間（Ｔth1）継続すると、カウンタ４１の出力が「Ｈｉ」になり、この「Ｈｉ」が出力のダイオードを介してＤ型フリップフロップ４６の入力に印加される。但し、状態信号ＳＧｉｎのレベルが非アクティブ（Ｌｏ）の場合は、クロックパルス信号ＣＬＫ２のパルスが停止するので、カウンタ４１の計数動作は禁止される。

エッジ検出器４３は、ウォッチドッグ信号ＳＧｗ／ｄのパルスにおける「Ｌｏ」から「Ｈｉ」への立ち上がり、及び「Ｈｉ」から「Ｌｏ」への立ち下がりの各エッジを検出し、エッジのタイミングで信号を出力する。カウンタ４２は、エッジ検出器４３が出力する信号に基づき、１つのエッジから次のエッジが現れるまでの間に、アンドゲート４５から出力されるクロックパルス信号ＣＬＫ２のパルスを計数する。エッジが現れると計数値はクリアされる。したがって、カウンタ４２はウォッチドッグ信号ＳＧｗ／ｄのパルスにおけるエッジからエッジまでの時間を計測することができる。そして、ウォッチドッグ信号ＳＧｗ／ｄのレベルが「Ｌｏ」又は「Ｈｉ」のまま変化しない状態が所定時間（Ｔth2）継続すると、カウンタ４２の出力が「Ｈｉ」になり、この「Ｈｉ」が出力のダイオードを介してＤ型フリップフロップ４６の入力に印加される。但し、状態信号ＳＧｉｎのレベルが非アクティブ（Ｌｏ）の場合は、クロックパルス信号ＣＬＫ２のパルスが停止するので、カウンタ４２の計数動作は禁止される。

Ｄ型フリップフロップ４６は、この入力に「Ｈｉ」が印加された時に、そのレベルをラッチし、バックアップ制御信号ＳＧｂｋとして出力することができる。また、バックアップ制御信号ＳＧｂｋに「Ｈｉ」を出力した後で、Ｄ型フリップフロップ４６のリセット端子にリセット信号ＳＧｒｓｔを印加することにより、Ｄ型フリップフロップ４６をリセットし、バックアップ制御信号ＳＧｂｋを解除（Ｌｏの出力）することができる。

リセット信号ＳＧｒｓｔを生成するクリア回路４７は、図６の例では２つのＤ型フリップフロップ４７ａ、４７ｂと、アンドゲート４７ｃとで構成されている。Ｄ型フリップフロップ４７ａは、信号ＳＧ３によりリセットされ、制御信号ＳＧｏｕｔが「Ｈｉ」になるとこの「Ｈｉ」をラッチ（自己保持）してラッチした信号を出力する。また、Ｄ型フリップフロップ４７ｂは、信号ＳＧ３によりリセットされ、エッジ検出器４３がエッジ検出信号を出力した時に、「Ｈｉ」をラッチしてラッチした信号を出力する。アンドゲート４７ｃは、Ｄ型フリップフロップ４７ａの出力が「Ｈｉ」で、且つＤ型フリップフロップ４７ｂの出力が「Ｈｉ」の時にリセット信号ＳＧｒｓｔに有効なレベル「Ｈｉ」を出力する。

したがって、図６に示したバックアップ信号発生回路２０Ａは、図１に示したバックアップ信号発生回路２０の各構成要素と同等の機能を実現することができる。つまり、バックアップ信号発生回路２０Ａは、図２〜図５に示したような動作を行うことができる。

＜バックアップ信号発生回路２０の変形例の説明＞
＜機能上の構成の説明＞
図１に示したバックアップ信号発生回路２０の変形例の構成を図７に示す。図７に示したバックアップ信号発生回路２０Ｂ以外の構成については、図１の電子制御装置１００と同様である。したがって、バックアップ信号発生回路２０Ｂについて以下に説明する。

図７のバックアップ信号発生回路２０Ｂは、２つのタイマー回路５１、５２、アナログゲート回路５３、ラッチ回路５４、及びクリア回路５５を備えている。図７におけるタイマー回路５１、５２、ラッチ回路５４、及びクリア回路５５は、それぞれ図１中のタイマー回路２５、２６、ラッチ回路２７、及びクリア回路２８と同等の機能を有している。

図７の構成において図１と大きく異なるのは、マイクロコンピュータ１０のウォッチドッグ信号出力ポート１２とタイマー回路５２の入力との間に新たにアナログゲート回路５３を挿入し、タイマー回路５１の出力をアナログゲート回路５３の制御入力に接続した点である。また、ラッチ回路５４の入力にはタイマー回路５２の出力だけを接続してあるので、図１中のダイオードＤ１、Ｄ２は接続する必要がない。

図７中のアナログゲート回路５３は、トランジスタを用いて構成してある。このトランジスタのコレクタ端子、エミッタ端子、及びベース端子は、それぞれウォッチドッグ信号出力ポート１２、タイマー回路５２の入力、及びタイマー回路５１の出力と接続してある。

タイマー回路５１は、前述のタイマー回路２５と同じように、制御信号ＳＧｏｕｔの異常の有無を識別し、その結果に応じた信号を出力する。具体的には、制御信号ＳＧｏｕｔが「Ｌｏ」の状態が所定時間（Ｔth1）以上継続すると、アナログゲート回路５３をオフにするための信号をタイマー回路５１が出力する。制御信号ＳＧｏｕｔが正常な場合には、アナログゲート回路５３をオンにする信号をタイマー回路５１が出力する。

したがって、ウォッチドッグ信号ＳＧｗ／ｄのパルスが正常に出力されている場合であっても、制御信号ＳＧｏｕｔの異常をタイマー回路５１が検出すると、アナログゲート回路５３がオフになり、タイマー回路５２の入力にはウォッチドッグ信号ＳＧｗ／ｄのパルスが現れない状態になる。そのため、タイマー回路５２は、１つの入力でウォッチドッグ信号ＳＧｗ／ｄのパルスの異常と、制御信号ＳＧｏｕｔの異常とを同時に監視することができる。

つまり、タイマー回路５１が制御信号ＳＧｏｕｔの異常を検出するか、又はウォッチドッグ信号ＳＧｗ／ｄのパルスが停止したまま所定時間が経過すると、タイマー回路５２が異常を検出し、タイマー回路５２の出力が「Ｈｉ」になる。そして、この「Ｈｉ」をラッチ回路５４がラッチしてバックアップ制御信号ＳＧｂｋを出力する。

また、タイマー回路５２の出力が「Ｈｉ」になった後で、アナログゲート回路５３の出力（エミッタ端子）にウォッチドッグ信号ＳＧｗ／ｄのパルスが現れると、クリア回路５５がリセット信号ＳＧｒｓｔとして「Ｈｉ」を出力する。このリセット信号ＳＧｒｓｔの「Ｈｉ」により、ラッチ回路５４がリセットされ、バックアップ制御信号ＳＧｂｋが解除される。

＜より具体的な構成の説明＞
図７に示したバックアップ信号発生回路２０Ｂは、図１のバックアップ信号発生回路２０と比較すると、回路構成を簡略化し、部品数を減らすことが可能になる。すなわち、図１中のダイオードＤ１、Ｄ２が不要になるし、クリア回路５５の内部構成も簡略化できる。図７に示したバックアップ信号発生回路２０Ｂを更に具体化した構成例を図８に示す。

図８に示すバックアップ信号発生回路２０Ｃにおいて、タイマー回路５１は、コンデンサＣ２及び抵抗器Ｒ２の時定数回路と、トランジスタ（ＦＥＴ）５１ａとで構成されている。また、タイマー回路５２は、コンデンサＣ１、抵抗器Ｒ１と、カウンタ５２ａとで構成されている。また、カウンタ５２ａが時間を計数できるように、クロック発生器５６及びアンドゲート５７を設けてある。クロック発生器５６及びアンドゲート５７は、それぞれ図６中のクロック発生器４４及びアンドゲート４５と同等の機能を果たす。

図８において、ラッチ回路５４は１つのＤ型フリップフロップ（ＤＦＦ）により構成してある。また、図８中のクリア回路５５も１つのＤ型フリップフロップ（ＤＦＦ）により構成してある。クリア回路５５はアナログゲート回路５３の出力する信号だけを監視するので、図６中のクリア回路４７と比べて構成が簡略化され部品数が少なくなっている。

図８の回路においては、図６中のエッジ検出器４３の代わりに、コンデンサＣ１及び抵抗器Ｒ１で構成される回路を用いている。コンデンサＣ１は、入力信号の直流成分を遮断するために設けてある。また、抵抗器Ｒ１はウォッチドッグ信号ＳＧｗ／ｄにパルスが現れない時に、カウンタ５２ａの入力（クリア制御端子）の電位を素早く所望の電位に近づける機能を有している。

例えば、マイクロコンピュータ１０が故障してウォッチドッグ信号ＳＧｗ／ｄのパルスが停止した時には、カウンタ５２ａのクリア制御端子が「Ｌｏ」になり、カウンタ５２ａがクロックパルスの計数を開始する。そして、所定時間が経過する前にクリア制御端子が「Ｈｉ」に変化しない場合は、カウンタ５２ａが異常を検出し、ラッチ回路５４がバックアップ制御信号ＳＧｂｋを出力する。

＜上記以外の変形の可能性＞
図１に示したバックアップ信号発生回路２０においては、指示スイッチＳＷが出力する状態信号ＳＧｉｎがアクティブでないとき（マイクロコンピュータ１０が負荷３１を制御しない時）にタイマー回路２５及び２６の時間計測動作を禁止しているが、状態信号ＳＧｉｎについては様々な信号を想定することができる。例えば、マイクロコンピュータ１０がイニシャライズ（初期化）の処理を行っているときのように、通常の処理を実行できないときに、状態信号ＳＧｉｎを非アクティブに切り替えてバックアップ信号発生回路２０の動作を禁止しても良い。

負荷３１の通電を制御するスイッチングデバイス３２については、パワーＦＥＴに限らず、例えばＩＰＤ (Intelligent Power Device）のような様々な種類のスイッチングデバイスを利用することが可能である。

電子制御装置１００及びバックアップ信号発生回路２０における各信号のレベル「Ｈｉ／Ｌｏ」と、回路のオン／オフ動作との関係については、装置の仕様に応じて変更することが可能である。また、タイマー回路２５における時間の閾値（Ｔth1）や、タイマー回路２６における時間の閾値（Ｔth2）についても、装置の仕様に合わせて適宜決定することができる。

図６に示したエッジ検出器４３の代わりに、図８に示したコンデンサＣ１及び抵抗器Ｒ１で構成される回路を用いることもできる。また逆に、図８に示したコンデンサＣ１及び抵抗器Ｒ１の回路を、図６に示したエッジ検出器４３に置き換えても良い。

図７に示したアナログゲート回路５３は、トランジスタで構成してあるが、タイマー回路５１がデジタル信号を出力する場合には、アナログゲート回路５３の代わりに同等の機能を有する論理回路を利用することもできる。

図１に示したバックアップ信号発生回路２０は、マイクロコンピュータ１０が出力するウォッチドッグ信号ＳＧｗ／ｄと制御信号ＳＧｏｕｔとの２つを監視してバックアップ制御信号ＳＧｂｋを生成しているが、違う信号を監視するように変更しても良い。例えば、ウォッチドッグ信号ＳＧｗ／ｄの代わりに、同じような定周期信号を監視しても良い。また、図１の構成では、出力ポート１１に出力される信号に、ＰＷＭ信号と単純な二値信号とのいずれかが現れる場合を想定しているが、常にＰＷＭ信号が現れるような装置の場合には、タイマー回路２６を用いて制御信号ＳＧｏｕｔを監視しても良い。また、複数の制御信号ＳＧｏｕｔを用いて複数の負荷をそれぞれ制御する場合には、タイマー回路２５の数を増やしても良い。

ここで、上述した本発明に係る負荷制御用バックアップ信号発生回路の実施形態の特徴をそれぞれ以下［１］〜［８］に簡潔に纏めて列記する。
［１］ 所定のプログラムに従って動作する制御用プロセッサ（マイクロコンピュータ１０）に異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷（３１）のスイッチ（スイッチングデバイス３２）に対してバックアップ制御信号（ＳＧｂｋ）を供給するための負荷制御用バックアップ信号発生回路（バックアップ信号発生回路２０）であって、
正常時に前記制御用プロセッサから定期的に出力される定周期信号（ウォッチドッグ信号ＳＧｗ／ｄ）を入力する第１入力端子（ウォッチドッグ入力端子２１）と、
前記定周期信号の状態を監視して、前記定周期信号が高レベル又は低レベルの状態が継続する時間の長さが事前に定めた所定時間を超えたか否かを識別しその結果に応じた信号を出力する定周期信号監視部（タイマー回路２６）と、
前記定周期信号監視部の出力が所定の条件を満たした時に前記バックアップ制御信号を生成するバックアップ信号出力部（ラッチ回路２７）と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
［２］ 上記［１］の構成の負荷制御用バックアップ信号発生回路であって、
正常時に前記制御用プロセッサから出力される所定の制御信号（ＳＧｏｕｔ）を入力する第２入力端子（制御信号入力端子２３）と、
前記制御信号の状態を監視して、前記制御信号が所定の異常レベルの状態が継続する時間の長さが事前に定めた所定時間を超えたか否かを識別しその結果に応じた信号を出力する制御信号監視部（タイマー回路２５）と、
を更に備え、
前記バックアップ信号出力部は、前記制御信号監視部の出力が所定の条件を満たした時に前記バックアップ制御信号を生成する、
ことを特徴とする負荷制御用バックアップ信号発生回路。
［３］ 上記［２］の構成の負荷制御用バックアップ信号発生回路であって、
前記バックアップ信号出力部は、前記定周期信号監視部の出力が所定の条件を満たした状態と、前記制御信号監視部の出力が所定の条件を満たした状態との論理和に従って前記バックアップ制御信号を生成する、
ことを特徴とする負荷制御用バックアップ信号発生回路。
［４］ 上記［１］の構成の負荷制御用バックアップ信号発生回路（バックアップ信号発生回路２０Ａ）であって、
前記制御用プロセッサの入力に印加される状態信号（ＳＧｉｎ）がアクティブレベルの時に、所定のクロックパルスを出力するクロック発生部（クロック発生器４４）と、
前記制御用プロセッサから出力される所定の制御信号が所定レベルの時に、前記クロック発生部が出力するクロックパルスを計数する第１のカウンタ（カウンタ４１）と、
前記制御用プロセッサから定期的に出力される定周期信号が高レベル又は低レベルの状態で継続する間、前記クロック発生部が出力するクロックパルスを計数する第２のカウンタ（カウンタ４２）と、
前記制御信号及び前記定周期信号の両者が正常であることを検知した時に、前記バックアップ信号出力部の状態を初期状態に戻すクリア回路（クリア回路４７）と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
［５］ 上記［２］の構成の負荷制御用バックアップ信号発生回路（バックアップ信号発生回路２０Ｂ）であって、
更に、前記第１入力端子と、前記定周期信号監視部の入力との間に接続された信号ゲート回路（アナログゲート回路５３）を備え、
前記信号ゲート回路の制御入力に、前記制御信号監視部の出力を接続した、
ことを特徴とする負荷制御用バックアップ信号発生回路。
［６］ 上記［５］の構成の負荷制御用バックアップ信号発生回路であって、
更に、前記信号ゲート回路の出力信号を監視して、正常であることを検知した時に、前記バックアップ信号出力部の状態を初期状態に戻すクリア回路（５５）、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
［７］ 上記［６］の構成の負荷制御用バックアップ信号発生回路（バックアップ信号発生回路２０Ｃ）であって、
前記制御用プロセッサの入力に印加される状態信号がアクティブレベルの時に、所定のクロックパルスを出力するクロック発生部（クロック発生器５６）と、
前記信号ゲート回路の出力に現れる定周期信号が高レベル又は低レベルの状態で継続する間、前記クロック発生部が出力するクロックパルスを計数するカウンタ（５２ａ）と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
［８］ 上記［７］の構成の負荷制御用バックアップ信号発生回路であって、
前記信号ゲート回路の出力と前記カウンタの入力との間に直流遮断用コンデンサ（コンデンサＣ１）を接続し、
前記カウンタの入力と所定電位ラインとの間を電位制御用抵抗器（抵抗器Ｒ１）を介して接続した、
ことを特徴とする負荷制御用バックアップ信号発生回路。

１０ マイクロコンピュータ
２０，２０Ａ，２０Ｂ，２０Ｃ バックアップ信号発生回路
３１ 負荷
３２ スイッチングデバイス
３３ 電源ライン
３４ アースライン
１１ 出力ポート
１２ ウォッチドッグ信号出力ポート
１３ 入力ポート
２１ ウォッチドッグ入力端子
２２ バックアップ制御信号出力端子
２３ 制御信号入力端子
２４ 状態信号入力端子
２５，２６ タイマー回路
２７，５４ ラッチ回路
２８，５５ クリア回路
４１，４２ カウンタ
４３ エッジ検出器
４４，５６ クロック発生器
４５，４７ｃ，５７ アンドゲート
４６，４７ａ，４７ｂ Ｄ型フリップフロップ
４７ クリア回路
５１，５２ タイマー回路
５３ アナログゲート回路
１００，１００Ａ，１００Ｂ，１００Ｃ 電子制御装置
ＳＧ２ 通電制御信号
ＳＧｉｎ 状態信号
ＳＧｏｕｔ 制御信号
ＳＧｗ／ｄ ウォッチドッグ信号
ＳＧＴ１，ＳＧＴ２ タイマ出力信号
ＳＧｂｋ バックアップ制御信号
ＳＧｒｓｔ リセット信号
ＳＷ 指示スイッチ
Ｃ１，Ｃ２ コンデンサ
Ｒ１，Ｒ２ 抵抗器
Ｄ１，Ｄ２，Ｄ３，Ｄ４ ダイオード
ＣＬＫ１，ＣＬＫ２ クロックパルス信号

Claims (8)

1. 所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための負荷制御用バックアップ信号発生回路であって、
   正常時に前記制御用プロセッサから定期的に出力される定周期信号を入力する第１入力端子と、
   前記定周期信号の状態を監視して、前記定周期信号が高レベル又は低レベルの状態が継続する時間の長さが事前に定めた所定時間を超えたか否かを識別しその結果に応じた信号を出力する定周期信号監視部と、
   前記定周期信号監視部の出力が所定の条件を満たした時に前記バックアップ制御信号を生成するバックアップ信号出力部と、
   を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
2. 請求項１に記載の負荷制御用バックアップ信号発生回路であって、
   正常時に前記制御用プロセッサから出力される所定の制御信号を入力する第２入力端子と、
   前記制御信号の状態を監視して、前記制御信号が所定の異常レベルの状態が継続する時間の長さが事前に定めた所定時間を超えたか否かを識別しその結果に応じた信号を出力する制御信号監視部と、
   を更に備え、
   前記バックアップ信号出力部は、前記制御信号監視部の出力が所定の条件を満たした時に前記バックアップ制御信号を生成する、
   ことを特徴とする負荷制御用バックアップ信号発生回路。
3. 請求項２に記載の負荷制御用バックアップ信号発生回路であって、
   前記バックアップ信号出力部は、前記定周期信号監視部の出力が所定の条件を満たした状態と、前記制御信号監視部の出力が所定の条件を満たした状態との論理和に従って前記バックアップ制御信号を生成する、
   ことを特徴とする負荷制御用バックアップ信号発生回路。
4. 請求項１に記載の負荷制御用バックアップ信号発生回路であって、
   前記制御用プロセッサの入力に印加される状態信号がアクティブレベルの時に、所定のクロックパルスを出力するクロック発生部と、
   前記制御用プロセッサから出力される所定の制御信号が所定レベルの時に、前記クロック発生部が出力するクロックパルスを計数する第１のカウンタと、
   前記制御用プロセッサから定期的に出力される定周期信号が高レベル又は低レベルの状態で継続する間、前記クロック発生部が出力するクロックパルスを計数する第２のカウンタと、
   前記制御信号及び前記定周期信号の両者が正常であることを検知した時に、前記バックアップ信号出力部の状態を初期状態に戻すクリア回路と、
   を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
5. 請求項２に記載の負荷制御用バックアップ信号発生回路であって、
   更に、前記第１入力端子と、前記定周期信号監視部の入力との間に接続された信号ゲート回路を備え、
   前記信号ゲート回路の制御入力に、前記制御信号監視部の出力を接続した、
   ことを特徴とする負荷制御用バックアップ信号発生回路。
6. 請求項５に記載の負荷制御用バックアップ信号発生回路であって、
   更に、前記信号ゲート回路の出力信号を監視して、正常であることを検知した時に、前記バックアップ信号出力部の状態を初期状態に戻すクリア回路、
   を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
7. 請求項６に記載の負荷制御用バックアップ信号発生回路であって、
   前記制御用プロセッサの入力に印加される状態信号がアクティブレベルの時に、所定のクロックパルスを出力するクロック発生部と、
   前記信号ゲート回路の出力に現れる定周期信号が高レベル又は低レベルの状態で継続する間、前記クロック発生部が出力するクロックパルスを計数するカウンタと、
   を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
8. 請求項７に記載の負荷制御用バックアップ信号発生回路であって、
   前記信号ゲート回路の出力と前記カウンタの入力との間に直流遮断用コンデンサを接続し、
   前記カウンタの入力と所定電位ラインとの間を電位制御用抵抗器を介して接続した、
   ことを特徴とする負荷制御用バックアップ信号発生回路。

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