JPH0228867A - マルチｃｐｕシステムのｃｐｕダウン検出方式 - Google Patents
マルチｃｐｕシステムのｃｐｕダウン検出方式Info
- Publication number
- JPH0228867A JPH0228867A JP63179848A JP17984888A JPH0228867A JP H0228867 A JPH0228867 A JP H0228867A JP 63179848 A JP63179848 A JP 63179848A JP 17984888 A JP17984888 A JP 17984888A JP H0228867 A JPH0228867 A JP H0228867A
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- Japan
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- cpu
- register
- timer
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- Pending
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- 238000001514 detection method Methods 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（竜業上の利用分野）
本発明はマイクロプロセサから成るシステムに関し、特
に複数のマイクロプロセサから成るシステム圧おけるマ
イクロプロセサのダウン検出方式％式％ （従来の技術） 従来、この種の複数のＣ，Ｐ Ｕよ！７＋成るマルチＣ
ＰＵシステムにおいて、ＣＰＵのダウン検出方式は一定
時間内で複数のＣＰＵ本体間でのデータの送受信がある
ことを前提とし、この間にデータの送受信が行なわれな
かった場合に限って障害とする方式であった。。
に複数のマイクロプロセサから成るシステム圧おけるマ
イクロプロセサのダウン検出方式％式％ （従来の技術） 従来、この種の複数のＣ，Ｐ Ｕよ！７＋成るマルチＣ
ＰＵシステムにおいて、ＣＰＵのダウン検出方式は一定
時間内で複数のＣＰＵ本体間でのデータの送受信がある
ことを前提とし、この間にデータの送受信が行なわれな
かった場合に限って障害とする方式であった。。
（発明が解決しようとする課題）
上述し六従来の技術では、上述した一定時間内にＣＰＵ
本体から送信するデータが存在しない場合には、ダミー
となるデータを送信する必要がある１、シたがって、多
くのＣＰＵが存在するシステムでは、ダミーデータを送
出する回数が多くなり、各ＣＰＵの処理能力が低下する
という欠点があった。。
本体から送信するデータが存在しない場合には、ダミー
となるデータを送信する必要がある１、シたがって、多
くのＣＰＵが存在するシステムでは、ダミーデータを送
出する回数が多くなり、各ＣＰＵの処理能力が低下する
という欠点があった。。
本発明の目的は、Ｎ個のＣＰＵを備えたシステムにおい
て、１番目（１≦Ｎ）のＣＰＵ本体から他のｊ番目（ｊ
≦Ｎ）のＣＰＵ本体にデータを送信すると、１番目のＣ
ＰＵ本体は当該タイマにタイマ値を設定するとともに、
尚該レジスタに０以外の値を書込み、当該タイマがタイ
ムアウトする以前に他のＣＰＵ本体にデータを送信する
機会があれば上記動作を繰返すが、当該タイマがタイム
アウトする以前に他のＣＰＵ本体くデータを送信する機
会がなめ場合には、当該するｉ番目のＣＰＵは当該タイ
マにタイマ値を設定して当該レジスタＫＯ以外の値を書
込み、他のｊ番目のＣＰＵ本体はｉ番目のＣＰＵ本体か
らのデータの受信が完了してから、各タイマに設定する
いずれのタイマ値よりも長い時間を経過した後、１番目
のＣＰＵ本体のレジスタの内容を読み、当該レジスタの
内容がＯならば当該ＣＰＵはダウンしたものと判定する
ことにより上記欠点を除去し、ＣＰＵの処理能力の低下
することがないように構成したマルチＣＰＵシステムの
ＣＰＵダウン検出方式を提供することにある。。
て、１番目（１≦Ｎ）のＣＰＵ本体から他のｊ番目（ｊ
≦Ｎ）のＣＰＵ本体にデータを送信すると、１番目のＣ
ＰＵ本体は当該タイマにタイマ値を設定するとともに、
尚該レジスタに０以外の値を書込み、当該タイマがタイ
ムアウトする以前に他のＣＰＵ本体にデータを送信する
機会があれば上記動作を繰返すが、当該タイマがタイム
アウトする以前に他のＣＰＵ本体くデータを送信する機
会がなめ場合には、当該するｉ番目のＣＰＵは当該タイ
マにタイマ値を設定して当該レジスタＫＯ以外の値を書
込み、他のｊ番目のＣＰＵ本体はｉ番目のＣＰＵ本体か
らのデータの受信が完了してから、各タイマに設定する
いずれのタイマ値よりも長い時間を経過した後、１番目
のＣＰＵ本体のレジスタの内容を読み、当該レジスタの
内容がＯならば当該ＣＰＵはダウンしたものと判定する
ことにより上記欠点を除去し、ＣＰＵの処理能力の低下
することがないように構成したマルチＣＰＵシステムの
ＣＰＵダウン検出方式を提供することにある。。
（課題を解決する念めの手段）
本発明によるマルチＣＰＵシステムのＣＰＵダウン検出
方式は、Ｎ個のＣＰＵ本体と、Ｎ個のレジスタと、Ｎ個
のタイマとを具備し、Ｎ個のＣＰＵを構成して実現した
ものである。
方式は、Ｎ個のＣＰＵ本体と、Ｎ個のレジスタと、Ｎ個
のタイマとを具備し、Ｎ個のＣＰＵを構成して実現した
ものである。
・・ｉＮ個のＣＰＵ本体は、それぞれマイクロプロセサ
およびその周辺回路から成るものである。、Ｎｆｌｌの
レジスタは、それぞれＮ個のＣＰＵ本体から読出しが可
能であって、対応するｉ番目（ｉ≦Ｎ）のＣＰＵ本体か
ら書込みが可能なものである１、Ｎ個のタイマは、それ
ぞれ対応するｉ番目のレジスタに接続されていてタイム
アウトによりｉ番目のレジスタをリセットすることので
きるものである。。
およびその周辺回路から成るものである。、Ｎｆｌｌの
レジスタは、それぞれＮ個のＣＰＵ本体から読出しが可
能であって、対応するｉ番目（ｉ≦Ｎ）のＣＰＵ本体か
ら書込みが可能なものである１、Ｎ個のタイマは、それ
ぞれ対応するｉ番目のレジスタに接続されていてタイム
アウトによりｉ番目のレジスタをリセットすることので
きるものである。。
上記構成において、１番目のＣＰＵ本体から他のｊ番目
（ｊ≦Ｎ）のＣＰＵ本体にデータを送信するとき対応す
る１番目のタイマを設定するとともに、対応するｊ番目
のレジスタに０以外の値を書込み、対応するｉ番目のタ
イマがタイムアウトする以前に他のｊ番目のＣＰＵ本体
にデータを送信する機会があれば上記動作を繰返し、対
応する１番目のタイマがタイムアウトする以前に他のｊ
番目のＣＰＵ本体にデータを送信する機会がない場合に
も再度、対応するｉ番目のタイマにタイマ値を設定する
とともに、対応するｉ番目のレジスタＶｃＯ以外の値を
書込み、他のｊ番目のＣＰＵ本体がｉ番目のＣＰＵ本体
７）ｓらのデータの受信が完了してからＮ個のタイマに
設定されるタイマ値より長い時間を経過した後、対応す
るｉ番目のレジスタの内容を読出し、読出された値がＯ
であれば１番目のＣＰＵがダウンしたものと判定するも
のである。。
（ｊ≦Ｎ）のＣＰＵ本体にデータを送信するとき対応す
る１番目のタイマを設定するとともに、対応するｊ番目
のレジスタに０以外の値を書込み、対応するｉ番目のタ
イマがタイムアウトする以前に他のｊ番目のＣＰＵ本体
にデータを送信する機会があれば上記動作を繰返し、対
応する１番目のタイマがタイムアウトする以前に他のｊ
番目のＣＰＵ本体にデータを送信する機会がない場合に
も再度、対応するｉ番目のタイマにタイマ値を設定する
とともに、対応するｉ番目のレジスタＶｃＯ以外の値を
書込み、他のｊ番目のＣＰＵ本体がｉ番目のＣＰＵ本体
７）ｓらのデータの受信が完了してからＮ個のタイマに
設定されるタイマ値より長い時間を経過した後、対応す
るｉ番目のレジスタの内容を読出し、読出された値がＯ
であれば１番目のＣＰＵがダウンしたものと判定するも
のである。。
（実施例）
次に１本発明について図面を参照して説明する、１第１
図は、本発明によるマルチＣＰＵシステムのＣＰＵダウ
ン検出方式の一実施例を示すブロック図でちる。。
図は、本発明によるマルチＣＰＵシステムのＣＰＵダウ
ン検出方式の一実施例を示すブロック図でちる。。
第１図において、ＣＰＵ１０．２０．３０はマイクロプ
ロセサおよび周辺回路からなるＣＰＵ本体１１，２１．
３１と、レジスタ１２，１２゜３２と、タイマ１３，２
３．３３とを備えて構成されている、。
ロセサおよび周辺回路からなるＣＰＵ本体１１，２１．
３１と、レジスタ１２，１２゜３２と、タイマ１３，２
３．３３とを備えて構成されている、。
レジスタ１２，２２．３２は、それぞれタイマ１３．２
３．３３に対してレジスタリセット信号線１４，２４．
３４に：よって接続されている。タイマ１３，２３．３
３がタイムアウトすると、レジスタリセット信号線１４
，２４．３４を通じてレジスタ１２，２２．３２がリセ
ットされるよう構成されている１、また、レジスタ１２
，２２゜３２はそれぞれＣＰＵ本体１１．２１．３１か
ら書込みが可能であるとともに、ＣＰＵ本体１１゜２１
．３１のすべてカ―ら読出しが可能であり、ＣＰＵ本体
１１，２１．３１は相互にデータの送受信が可能である
。。
３．３３に対してレジスタリセット信号線１４，２４．
３４に：よって接続されている。タイマ１３，２３．３
３がタイムアウトすると、レジスタリセット信号線１４
，２４．３４を通じてレジスタ１２，２２．３２がリセ
ットされるよう構成されている１、また、レジスタ１２
，２２゜３２はそれぞれＣＰＵ本体１１．２１．３１か
ら書込みが可能であるとともに、ＣＰＵ本体１１゜２１
．３１のすべてカ―ら読出しが可能であり、ＣＰＵ本体
１１，２１．３１は相互にデータの送受信が可能である
。。
いま、ＣＰＵ本体１１からＣＰＵ本体２１にデータを送
信すると、ＣＰＵ本体１１はタイマ１３にタイマ値を設
定し、レジスタ１２に０以外の値を書込む、、ＣＰＵ本
体１１は、タイマ１３がタイムアウトする以前にＣＰＵ
本体２１．３１にデータを送信する機会があれば、上記
動作を繰返す、。
信すると、ＣＰＵ本体１１はタイマ１３にタイマ値を設
定し、レジスタ１２に０以外の値を書込む、、ＣＰＵ本
体１１は、タイマ１３がタイムアウトする以前にＣＰＵ
本体２１．３１にデータを送信する機会があれば、上記
動作を繰返す、。
タイマ１３がタイムアウトする以前にＣＰＵ本体２１．
３１にデータを送信する機会がない場合には、タイマ１
３の設定を繰返す、。
３１にデータを送信する機会がない場合には、タイマ１
３の設定を繰返す、。
ＣＰＵ本体１１がダウンするとタイマ１３の設定が行な
われず、タイマ１３がタイムアウトしてレジスタ１２が
リセットされる。、ＣＰＵ本体２１゜３１は、ＣＰＵ１
１からのデータを受信し念後、タイマ１３．２３．３３
に設定するタイマ値より長い時間を経過した後、レジス
タ１２の内容を読出す５．レジスタ１２がリセットされ
ていればこれによってＣＰＵＩ １はＣＰＵ１０がダウ
ンしたことを検出する、。
われず、タイマ１３がタイムアウトしてレジスタ１２が
リセットされる。、ＣＰＵ本体２１゜３１は、ＣＰＵ１
１からのデータを受信し念後、タイマ１３．２３．３３
に設定するタイマ値より長い時間を経過した後、レジス
タ１２の内容を読出す５．レジスタ１２がリセットされ
ていればこれによってＣＰＵＩ １はＣＰＵ１０がダウ
ンしたことを検出する、。
（発明の効果）
以上説明したように本発明は、複数のＣＰＵを備えたシ
ステムにおけるＣＰＵダウン検出方式にオＩｎで、各Ｃ
ＰＵはマイクロプロセサおよびその周辺回路から成るＣ
Ｐ Ｕ、！：、レジスタと、タイマとを有し、レジス
タは複数のＣＰＵ本体から読込み可能で、当該ＣＰＵ本
体から書込みが可能であり、当該レジスタは当該タイマ
と接続されておシ、当該タイマがタイムアウトするとレ
ジスタがリセットｓれる念め送信データがない場合でも
ＣＰＵが稼働中であ石ことを他のＣＰＵに通知する丸め
に他のＣＰＵにダミーデータを送信する必要がなくなり
、ＣＰＵの処理能力が向上するという効果がある。。
ステムにおけるＣＰＵダウン検出方式にオＩｎで、各Ｃ
ＰＵはマイクロプロセサおよびその周辺回路から成るＣ
Ｐ Ｕ、！：、レジスタと、タイマとを有し、レジス
タは複数のＣＰＵ本体から読込み可能で、当該ＣＰＵ本
体から書込みが可能であり、当該レジスタは当該タイマ
と接続されておシ、当該タイマがタイムアウトするとレ
ジスタがリセットｓれる念め送信データがない場合でも
ＣＰＵが稼働中であ石ことを他のＣＰＵに通知する丸め
に他のＣＰＵにダミーデータを送信する必要がなくなり
、ＣＰＵの処理能力が向上するという効果がある。。
Ａ−一図・面・の：簡」トなＩし明−
第１図は、本発明によるマルチＣＰＵシステムのＣＰＵ
ダウン検出方式の一実施例を示すブロック図である。。 １ ロ 、２０．３０ ・ −・ ＣＰＵ１
１．２１．３１・−・ＣＰＵ本体 １’２，２２，３２−―・レジスタ １３．２３，３３・φ・タイマ １４．２４，３４・−・信号線 才１ｍ
ダウン検出方式の一実施例を示すブロック図である。。 １ ロ 、２０．３０ ・ −・ ＣＰＵ１
１．２１．３１・−・ＣＰＵ本体 １’２，２２，３２−―・レジスタ １３．２３，３３・φ・タイマ １４．２４，３４・−・信号線 才１ｍ
Claims (1)
- それぞれマイクロプロセサおよびその周辺回路から成る
Ｎ個のＣＰＵ本体と、それぞれ前記Ｎ個のＣＰＵ本体か
ら読出しが可能であつて、対応するｉ番目（ｉ≦Ｎ）の
ＣＰＵ本体から書込みが可能なＮ個のレジスタと、それ
ぞれ対応するｉ番目のレジスタに接続されていて、タイ
ムアウトにより前記ｉ番目のレジスタをリセットするこ
とのできるＮ個のタイマとを具備してＮ個のＣＰＵを構
成し、且つ、前記１番目のＣＰＵ本体から他のｉ番目（
ｉ≦Ｎ）のＣＰＵ本体にデータを送信するとき、前記対
応するｉ番目のタイマを設定するとともに、前記対応す
るｉ番目のレジスタに０以外の値を書込み、前記対応す
るｉ番目のタイマがタイムアウトする以前に他のｉ番目
のＣＰＵ本体にデータを送信する機会があれば前記動作
を繰返し、前記対応するｉ番目のタイマがタイムアウト
する以前に他のｉ番目のＣＰＵ本体にデータを送信する
機会がない場合にも再度、前記対応するｉ番目のタイマ
にタイマ値を設定するとともに前記対応するｉ番目のレ
ジスタに０以外の値を書込み、前記他のｉ番目のＣＰＵ
本体が前記ｉ番目のＣＰＵ本体からのデータの受信が完
了してから、前記Ｎ個のタイマに設定されるタイマ値よ
り長い時間を経過した後、前記対応するｉ番目のレジス
タの内容を読出し前記読出された値が０であれば前記ｉ
番目のＣＰＵがダウンしたものと判定するように構成し
たことを特徴とするマルチＣＰＵシステムのＣＰＵダウ
ン検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179848A JPH0228867A (ja) | 1988-07-19 | 1988-07-19 | マルチｃｐｕシステムのｃｐｕダウン検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179848A JPH0228867A (ja) | 1988-07-19 | 1988-07-19 | マルチｃｐｕシステムのｃｐｕダウン検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228867A true JPH0228867A (ja) | 1990-01-30 |
Family
ID=16072966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179848A Pending JPH0228867A (ja) | 1988-07-19 | 1988-07-19 | マルチｃｐｕシステムのｃｐｕダウン検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5402252A (en) * | 1991-06-14 | 1995-03-28 | Matsushita Electric Industrial Co., Ltd. | Image reader and image reproducing system both having a line sensor |
-
1988
- 1988-07-19 JP JP63179848A patent/JPH0228867A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5402252A (en) * | 1991-06-14 | 1995-03-28 | Matsushita Electric Industrial Co., Ltd. | Image reader and image reproducing system both having a line sensor |
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