JPH02164127A - ２相クロックカウンタおよびカウンタセル - Google Patents

２相クロックカウンタおよびカウンタセル

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JPH02164127A
JPH02164127A JP1270175A JP27017589A JPH02164127A JP H02164127 A JPH02164127 A JP H02164127A JP 1270175 A JP1270175 A JP 1270175A JP 27017589 A JP27017589 A JP 27017589A JP H02164127 A JPH02164127 A JP H02164127A
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counter
cell
clock
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JP1270175A
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English (en)
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Ho-Ming Leung
ホ・ミン・リュン
Edward T Pak
エドワード・ティ・パク
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Advanced Micro Devices Inc
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
    • H03K23/44—Out-of-phase gating or clocking signals applied to counter stages using field-effect transistors

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  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 この発明は、集積回路内で用いられる高速カウンタに関
し、かつより特定的には超大規模集積回路（ＶＬＳＩ）
論理チップ応用において用いられ得るカウンタに関する
。
発明の背景 ２相クロック力ウンタ回路が集結回路の応用において広
く用いられる。周知のカウンタ回路は一般的に多くの高
速カウント応用においてそれらの実現化を困難にする問
題を有する。
第１の以前から知られる型のカウンタはキャリーリップ
ルカウンタと呼ばれる。このカウンタは典型的には直列
に結合されたＴ型フリップフロップレジスタを含み、各
レジスタはカウンタの１つの桁を提供する。したがって
、カウンタは直列の態様でカウントを発生する。この型
のカウンタの問題はそれが大変遅いということである。
カウンタが高速で動作しなければならない状況に対して
、これは著しい不利益を表わす。そのような装置におい
て、１つのＴフリップフロップのクロック入力が前のＴ
フリップフロップの出力に結合される。そうすることに
おいて、信号が直列ストリング内のすべてのゲートを介
して伝搬されてシーケンシャルなカウンティングを提供
する。
この伝搬は、いくつかのゲートがカウンタに対する桁出
力を供給するために用いられるとき、多数のゲート遅延
を表わす。ゲート遅延はカウンタがそれの機能を行なう
ために必要とされる付加的な時間を表わす。それゆえ、
この型のカウンタは、多くの応用に対して効果的である
けれども、超高速の応用においては望ましくない。
上記で述べられたカウンタに対する代替例はキャリルッ
クアヘッド論理を含む並列カウンタである。このカウン
タは並列に出力へのカウントを供給するという利点を有
し、それによって動作の速度を著しく増加させる。
典型的にはこの型のカウンタは並列な態様でカウントを
表わす信号を受取る加算器と、加算器からのそれらの並
列ビットを受取りかつストアするためのレジスタとを含
む。加算器には加算器への桁上げビットを供給するため
の論理回路が結合される。
この型のカウンタは上記で説明された同等のキャリーリ
ップルカウンタよりも著しく早いが、しかしながらこの
カウンタはキャリルックアヘッド機能を供給するために
付加的な論理回路を必要とするという不利を有する。大
きなカウンタアレイにおいて、カウンタの速度は桁上げ
ビットが桁上げ論理によっていかに速く計算され得るか
ということによって制限される。桁上げビット論理のた
めに必要とされる複雑さの量およびその論理によってと
られるダイのサイズの量との間に、桁上げビット設計に
おける兼ね合いがあることが知られている。それゆえ、
この兼ね合いが熟考される必要のない回路を提供するこ
とが必要である。また、集積回路技術およびプロセスに
容易に適合され得る回路を提供することも必要である。
この型の論理回路に伴う付加的な問題は、カウンタの全
体のダイサイズの付加に加えて、それがカウンタにかな
りの複雑さを加えることである。
これらの２つの不利は著しい費用の不利を表わす。
第１に、付加的な論理回路が集積回路の製造および製作
に費用を加えるかもしれず、それは回路が商業的見地か
ら実行不可能になることを引き起こすかもしれない。
第２に、この付加的な回路の使用は回路の電力消費を著
しく増加させるであろう。この付加的な電力消費は集結
回路の応用における著しい不利益を表わし、かつ可能で
あればいつも避けられるべきである。
最後に、この型のカウンタは桁上げビットのために必要
な論理回路に起因して、集積回路上で増加された量のダ
イ領域を用いるという不利益を有する。上記で述べられ
た不利益のすべては代替のカウンタの利点を本質的に最
小にする。
それゆえ、高速の応用に対して応用可能であるという利
点を有し、しかし周知の高速カウンタと相関の不利益を
有さないカウンタが必要である。
加えて、カウンタは集積回路技術における実務的な実現
化が可能でなくてはならない。したがって、この発明に
おいて、上記で述べられた問題を克服する高速カウンタ
が提供される。
発明の要約 高速２相クロック力ウンタ回路が開示される。
その回路は複数個のカウンタセルを含む。セルの各々は
第１および第２のクロック信号に応答してその特定のセ
ルのカウントを表わす出力信号を発生する。カウンタセ
ルのうちの少なくとも１つがひとつの増分制御人力を有
する。カウンタセルのうちの少なくとも１つが２つの増
分制御信号を有する。
論理セルの各々がフィードバック関係に結合された現在
の値の段と次の値の段とを含む。複数個のカウンタセル
には遷移パターンレコグナイザ（ｒｅｃｏｇｎｉｚｅｒ
）回路が結合され、それはカウンタセルのいくつかから
信号を受取りかつそれらのセルの出力の値を変更するた
めにそれらの信号を増分制御に与える。カウンタの結果
が必要なときはいつも第２のクロック信号がカウンタセ
ル上に主張されるＣａ５ｓｅｒｔ）であろう。これは、
２つの段の間のノードにおける変化を転送することによ
って次の値の段にストアされた結果を各セルの現在の値
の段が得ることを引き起こすであろう。
このシステムの使用を通じて、ゲート遅延が著しく減じ
られ、それゆえ結果がセルから事実上瞬間的に得られる
ことができる。あらゆるクロック期間において、カウン
タの値が第２のクロック信号に続いて直ちに得られ、か
つ次の段の値もまた計算されている。そうすることにお
いて、以前から知られたカウンタと相関の問題を克服す
る高速カウンタが提供される。
詳細な説明 この発明は、遷移パターンレコグナイザと組合わせて複
数個のカウンタセルを用いる新規の高速カウンタを含む
。以下の説明は、いかなる当業者でもがこの発明を利用
することができるように提供され、かつ特定の応用およ
びそれの要件の状況において提供される。実施例の様々
な修正が当業者には容易に明らかであろうし、かつここ
に規定される一般的な原理はこの発明の精神および範囲
から逸脱することなしに他の実施例および応用に適用さ
れてもよい。こうして、この発明は示される実施例に制
限されず、しかしここに開示される原理および特徴と矛
盾しない最も広い範囲を与えられることが意図される。
第１図はブロック図形式で典型的な「キャリーリップル
」カウンタ１０を示す。このカウンタ１Ｏはフリップフ
ロップ１２および２４を含み、それらはＴフリップフロ
ップ構成で結合される。この回路において、入力信号が
線１４を介してＴフリップフロップ１２のクロック入力
に供給される。
Ｔフリップフロップ１２のデータ端子２０が線１８を介
して補のＱ端子２２に結合される。補のＱ端子２２は順
に線１６を介してフリップフロップ２４のクロック端子
２６に結合される。フリップフロップ２４のデータ人力
２８は線２０を介してフリップフロップ２４の補のＱ端
子３０に結合される。
この実施例において、フリップフロップ１２のＱ出力端
子３２は２進の専門用語におけるカウンタ１０の「１の
」桁（ｔｈｅ　　ｏｎｅｓ　　ｄｌｇｆｔ）を供給する
。フリップフロップ２４のＱ出力端子３４は２進の専門
用語におけるカウンタ１０の「２の」桁（ｔｈｅ　　ｃ
ｗｏ　　　ｄｌｇＨ）を提供する。この実施例において
２つのフリップフロップのみが、直列に結合されて示さ
れるけれども、もしカウンタが高い数までカウントする
ために用いられるのであれば、より多い数のこれらのフ
リップフロップが用いられるということが当業者によっ
て理解されるべきである。
この型のカウンタはそれの意図される目的のために効果
的に働くけれども、それは高速の応用に対して適切では
ない。この型のキャリーリップルカウンタ１０において
、かなりの数のゲート遅延があり、それはこの型のカウ
ンタが高いカウントが供給されるべきとき非常に遅いこ
とを引き起こす。それゆえ上記で述べられた速度の問題
を克服するカウンタを提供することが必要である。
第２の代替の型のカウンタが第２図に示される。
このカウンタ６０は加算器６２とレジスタとを含む。カ
ウンタ６０において、加算器６２はキャリルックアヘッ
ド論理（図示せず）を含み、かつレジスタ６４へ並列に
カウントを供給する。たとえば１２ビツトのカウンタに
おいて、信号がレジスタ６４に並列に供給され、それは
それからそれらのビットを線６８を介して出力する。カ
ウンタ６０は第１図のカウンタ１０よりもずっと速いけ
れども、実務的な実現化例において複雑な回路を必要と
する。より特定的にこの型のカウンタの問題を説明する
ために、令弟３図を参照されたい。
第３図は第２図に示されるカウンタ６０のより詳細なブ
ロック図である。加算器７０．７４および７８が示され
る。これらの加算器の各々はカウントを表わす４ビツト
の情報を受取る。レジスタ７２が線８０を介して加算器
７０に結合される。レジスタ７６が線８２を介して加算
器７４に結合される。レジスタ８４が線８４を介して加
算器７８に結合される。桁上げ論理回路９２が線８６を
介して加算器７０の入力に結合される。桁上げ論理回路
９４が線９６を介して加算器７４の入力に結合され、か
つまた桁上げ論理９２へ結合される。
桁上げ論理回路１００が加算器７８の入力へかつ桁上げ
論理回路９２および９４へ結合される。レジスタ７２が
並列にビット０ないし３を出力する。
レジスタ７６が並列にビット４ないし７を出力する。レ
ジスタ８４が並列にビット８ないし１１を出力する。
この型のカウンタは第１図のカウンタ１０よりもずっと
速いけれども、第３図に示されるブロック図の表示によ
って理解されるように、第１図のそれよりもより複雑な
回路システムである。加えて、実務的な実現化例におい
て、桁上げ論理９２．９４および１００は回路の大変複
雑な部分である。
この複雑さに起因して、カウンタ６０は他の型の周知の
カウンタよりも著しく多量の電力を使うであろう。
この型のカウンタは、集積回路において用いられるとき
、桁上げ論理回路のためのかなりの量のダイ領域を必要
とするという付加的な問題を有する。周知のように、ダ
イ領域は集積回路において女工である。それゆえ、桁上
げ論理回路の複雑性は広いダイ領域のそれの使用と一緒
にこの型のカウンタの使用における著しい不利益を表わ
す。
さらに、論理回路の凌雑さが全体の電力消費に貢献する
。この増加された７ヒカ消費は、多くの集積回路の応用
におけるカウンタの使用が商業的に実現不可能であると
いうことにおける著しい不利益を表わす。
それゆえ周知の並列カウンタの利点を有し、高い電力消
費および著しいダイ領域の使用という不利益を有しない
２相クロックカウンタが必要とされる。この発明はその
ようなカウンタを提供する。
第４図ないし第６図はこの発明に従う３つのカウンタセ
ルを示し、それらは２位相クロックカウンタ内で用いら
れる。令弟４図を参照すると第１のパイブラインカウン
タセル４００が示される。
このカウンタセルは予め定められたカウントをその中に
ロードするためのゲート端子を含むトランジスタ４０２
を含む。人力信号がトランジスタ４０２のドレインに１
共給される。それゆえゲート端子がロードされるとき、
値がトランジスタ４０２のソース端子を介してノード４
０４に供給されるであろう。インバータ４０６の出力が
線４１２を介してトランジスタ４１０のドレイン端子に
結合される。インバータ４０６の入力が線４１６を介し
てトランジスタ４１４のソースに結合される。
インバータ４０８の入力がトランジスタ４１０のソース
に結合される。
トランジスタ４０６はそれのゲート端子を介して第１の
クロック信号を受取る。トランジスタ４１０はそれのゲ
ート端子を介して第２の非オーバーラツプクロック信号
を受取る。インバータ４０８の出力はカウンタセル４０
０としての出力を供給する。インバータ４１８はカウン
タセル４００内でフィードバック関係に結合される。イ
ンバータ４１８の人力はインバータ４０８の出力に結合
される。インバータ４１８の出力がトランジスタ４１４
のドレインに結合される。
カウンタセル４００は以下の態様で動作する。
セルはトランジスタ４０２のゲートへの信号を介してロ
ードされる。信号はそれからノード４０４に供給される
。位相２クロック信号がトランジスタ４１０のゲートに
供給されるとき、ノード４０４での信号がインバータ４
０８の出力において供給されるであろう。このプロセス
が繰返されると、信号が２つのインバータを介して供給
されているので、インバータ４０６の入力に供給される
信号がインバータ４０８の出力で供給されるそれと同じ
であろうことが理解される。
セルは２つの段に分割され、それらはトランジスタ４１
０およびインバータ４０８を含む現在の値の段および他
のコンポーネントを含む次の値の段である。インバータ
４１８は位相１クロックが主張されるときトランジスタ
４１４へ次の値を供給する。この実施例において、カウ
ンタの結果が必要とされるときはいつも、位相２クロッ
ク信号が主張されるであろう。位相２クロックを主張す
ることによって、現在の値の段がノード４０４での電荷
を転送しかつ増幅することを介して次の値の段にストア
された結果を検索するであろう。このカウンタセルの使
用を介して、現在の値の段は示されるように１つまたは
２つだけのゲート遅延を何する。そうすることにおいて
、カウンタセル４００の出力はほぼ瞬間的に得られるで
あろう。
令弟５図を参照すると、第２のパイブラインカウンタセ
ル５００が示される。セル５００のエレメントは、この
セルが増分制御トランジスタ５２０を含むことを除いて
、セル４００のそれらと類似である。トランジスタ５２
０のソース端子がインバータ５１８の出力に結合される
。トランジスタ５２０のドレイン端子がトランジスタ５
１４のソース端子に結合される。トランジスタ５２０の
ゲート端子が第６図の説明の後に説明されるであろうよ
うに増分またはトグル動作のために信号を受取る。
第６図は第３のパイブラインカウンタセル６００を示し
、それはそれが２つの増分制御トランジスタ６２０およ
び６２２を含むことを除いて第４図および第５図に開示
されるそれに類似である。
トランジスタ６１８のソース端子がインバータ６１８の
出力に結合される。トランジスタ６２０のドレイン端子
がトランジスタ６２２のソース端子に結合される。トラ
ンジスタ６２２のドレイン端子がトランジスタ６１４の
ソースに結合される。
トランジスタ６２０および６２２のゲート端子が後に説
明されるように、セルの出力を増分またはトグル動作す
るために信号を受取る。
これらのカウンタセル４００．５００および６００は遷
移パターンレコグナイザと組合わせて、周知のカウンタ
と相関の問題を克服する高速カウンタを提供する。この
組合わせの特徴をより特定的に説明するために、今以上
の議論を参照されたい。
第１表は０から３１へ（バイナリ２　（ｂｉｎａｒｙ　
２））カウントするための出力Ｑ。ないしＱ、を有する
４ビツトを含むカウンタを示す。ビットの各々はカウン
トプロセスの間、成る遷移を有する。たとえばＱ。はあ
らゆる周期の間に状態を変更する。
Ｑｌは１とＯとの間の各遷移Ｑ。の後に状態を変更する
。Ｑ２はＱ、とＱｏとが１であるとき状態を変更する。
最後にＱ、はＱｏ−ＱＩおよびＱ２が１である周期後状
態を変える。これらのパターンは上記で説明されたカウ
ンタセルと関連して用いられ、この発明のカウンタを提
供する。
（１大手　胛、ｆ３） 第１表 Ｑ３Ｑ２　　　ＱＩ　　　ＱＯ 第７図を参照すると、第１表に示されるカウンタ７００
のブロック図の実現化例が示される。カウンタ７００は
カウンタセルフ０２ないし７０８および遷移パターンレ
コグナイザ７２０を含む。
カウンタセルフ０２は第４図のカウンタセル４００に類
似でありかつ出力Ｑ。を供給する。カウンタセルフ０４
および７０８は第５図のカウンタセル５００に類似であ
りかつ出力ＱおよびＱ、をそれぞれ供給する。カウンタ
セルフ０６は第６図のカウンタセル６００に類似であり
かつ出力Ｑ２、を供給する。カウンタセルフ０２ないし
７０８には遷移パターンレコグナイザ７１０が装管され
る。
この実施例において、セルフ０２の出力は線７１０を介
して増分人力に結合される。セルフ０２および７０４の
出力は増分人力に提供されかつそれぞれ線７１２および
７１４を介してである。セルフ０２．７０４および７０
６からの出力が線７１０．７１４および７１６をそれぞ
れ介して遷移パターンレコグナイザに供給される。レコ
グナイザの出力がカウンタセルフ０８の増分入力に供給
される。
これらの３つの型のカウンタセルがパターンレコグナイ
ザ７２０と関連して最小の論理回路および低い電力消費
で高速の応用のためのカウンティングを行なうために用
いられ得ることが見い出された。
カウンタ７００は以下の態様で動作する。Φ２クロック
信号が主張されるとき、セルは出力Ｑ。
ないしＱ、へそれぞれカウントを供給する。セルフ０２
からの出力信号は適切な遷移を供給するためにセルフ０
４の増分入力に提供される。セルフ０２および７０４の
出力はセルフ０６の出力を増分し、それゆえセルフ０６
の出力はセルフ０２および７０４の出力の後ハイである
。それからセルフ０２ないし７０６の出力がハイである
後、出カフ０８はパターンレコグナイザ７２０の動作を
介してハイになるであろう。
この実施例において、レコグナイザはＡＮＤゲートであ
るが、それが様々な他の型の回路であることができかつ
それらの使用はこの発明の精神および範囲内であろう。
このカウンタの実現化例への典型的なアブローチは、複
数個の増分制御信号を伴う１つのカウンタセルを有する
ことであろう。セルに対して２つより多い増分制御人力
を有することが実用的ではないということが見い出され
た。たとえば、多すぎる増分制御トランジスタは増分制
御トランジスタを介する多すぎる伝搬遅延を有する問題
を作り、カウンタの速度を遅くする。それゆえパターン
レコグナイザは適切なカウンタセルに信号を供給する最
小項（ａ　ｌｌ１ｎ　ｔｅｒｍ）発生器として働く。第
４図ないし第６図に示されるカウンタセルの組合わせと
関連してパターンレコグナイザを用いることを介して、
先に知られたカウンタの上記に説明された問題を克服す
るカウンタが提供されるであろう。最小項は遷移パター
ンレコグナイザによって、予め定められたパターンに従
ってセルフ００をトグル動作するために発生される。
したがって、カウンタが大きいとき、たとえば１２桁を
有するとき、パターンレコグナイザはカウントを供給す
るためにセルとともに用いられることができる。そのよ
うなカウンタが第８図に示される。理解されるように、
このカウンタは１２のカウンタセルを含み、それらは０
，１または２の増分制御入力のいずれかを有する。この
実施例は５つのＮＯＲゲート、２つのＮＡＮＤゲートお
よび１つのインバータの遷移パターンレコグナイザを用
いる。この実施例において、それゆえ、最も長いデータ
経路は３ゲート遅延のみである。
遷移パターンレコグナイザと関連して開示されたカウン
タセルを用いることを介して、周知の高速カウンタと相
関の問題を克服する、高速カウンタが提供されることが
示された。レコグナイザと関連して新規のカウンタセル
を用いることを介して、前に周知のカウンタ内で用いら
れた桁上げ論理回路が除かれた。このカウンタは集積回
路技術においてかなりの効用を有する。
この発明は特定の実施例の状況において開示されたこと
が理解されるべきである。しかしながら、様々な修正が
なされることができかつそれらはこの発明の精神および
範囲の内であろうことが当業者に理解されるべきである
。
たとえば、この発明はアップカウンタの状況で説明され
たが、ダウンカウンタを提供することがこの発明の精神
および範囲の内であろう。遷移レコグナイザが様々な論
理装置であり得ること、およびそれらの装置がこの発明
の範囲内であろうことがまた理解されるべきである。し
たがって、この発明は添付の特許請求の範囲と関連して
最も広い範囲を与えられる。
【図面の簡単な説明】
第１図は第１の先行技術のカウンタのブロック図である
。 第２図は第２の先行技術のカウンタのブロック図である
。 第３図は第２図のカウンタの詳細なブロック図である。 第４図はこの発明に従う第１のカウンタセルである。 第５図はこの発明に従う第２のカウンタセルである。 第６図はこの発明に従う第３のカウンタセルである。 第７図は第４図ないし第６図のカウンタセルおよび遷移
パターンレコグナイザを用いる高速カウンタ回路の第１
の実現化例である。 第８図はこの発明に従う高速カウンタ回路の第２の実現
化例である。 図において、４００．５００および６００はカウンタセ
ルでおり、４０６．４０８および４１８はインバータで
あり、４０２．４１０および４１４はトランジスタであ
り、７００はカウンタであり、７０２ないし７０８はカ
ウンタセルであり、７２０は遷移パターンレコグナイザ
である。 特許出願人、アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド ＦＩＧ、２ ＦＩＧ、６ ｒつ

Claims (19)

    【特許請求の範囲】
  1. （１）２相クロックカウンタであって、 互いに結合された複数個のカウンタセルを含み、前記カ
    ウンタセルの各々は第１および第２のクロック信号に応
    答して出力を供給し、さらに、前記複数個のカウンタセ
    ルのいくつかから前記複数個のカウンタセルの少なくと
    も１つへ結合され、前記カウンタセルの前記少なくとも
    １つへ信号を提供するための、かつそれが前記複数個の
    前記カウンタセルが予め定められたカウントシーケンス
    を提供することを確実にする、遷移パターンレコグナイ
    ザ回路を含む、２相クロックカウンタ。
  2. （２）第１のカウンタセルが、 データ情報を前記セル内にロードするための手段と、 第１および第２のクロック信号を受取るための手段と、 前記第１および第２のクロック信号に応答して前記デー
    タ情報を出力するための手段とを含む、請求項１に記載
    の２相クロックカウンタ。
  3. （３）少なくとも１つのカウンタセルが、 データ情報を前記セル内にロードするための手段と、 入力の第１および第２のクロック信号を受取るための手
    段と、 前記第１および第２のクロック信号に応答して前記デー
    タ情報を出力するための手段と、 前記受取手段および前記出力手段との間に結合され、増
    分信号に応答して前記少なくとも１つのカウンタセルの
    前記出力の状態を変えるための手段とを含む、請求項１
    に記載の２相クロックカウンタ。
  4. （４）少なくとも１つのカウンタセルが、 データ情報を前記セル内にロードするための手段と、 第１および第２のクロック信号を受取るための手段と、 前記クロック信号に応答して前記データ情報を出力する
    ための手段と、 前記受取手段および前記出力の間に結合された、第１お
    よび第２の増分信号に応答して前記少なくとも１つのカ
    ウンタセルの前記出力の状態を変えるための第１および
    第２の手段とを含む、請求項１に記載の２相クロックカ
    ウンタ。
  5. （５）前記遷移パターンレコグナイザが、 前記カウンタのうちのいくつかから出力信号の組合わせ
    を受取りかつ前記複数個のカウンタセルの少なくとも１
    つに最小項を提供する論理回路を含む、請求項１に記載
    の２相クロックカウンタ。
  6. （６）２相クロック内で用いるためのカウンタセルであ
    って、セルが第１および第２のクロック信号を受取り、
    前記カウンタが、 前記セルのカウントを現わす出力信号を供給するための
    現在の値の段を含み、前記現在の値の段は第２のクロッ
    ク信号を受取るための手段および前記セルの出力へ前記
    第２のクロック信号に応答してデータ情報を転送するた
    めの第１の手段を含み、さらに、 データ情報を前記現在の値の段の入力に供給するための
    次の値の段を含み、前記次の値の段は前記現在の値の段
    に提供されるために前記カウンタセル内に前記データ情
    報をロードするための手段と、前記第１のクロック信号
    を受取るための手段と、前記第１のクロック信号受取り
    手段に結合された、前記第１のクロック信号受取手段に
    応答してデータ情報を転送するための第２の手段とを含
    み、さらに、 前記出力信号を前記第１のクロック受取手段に供給する
    ための手段を含む、２相クロック内で用いるためのカウ
    ンタセル。
  7. （７）前記第１および第２の転送手段がインバータであ
    る、請求項６に記載のカウンタセル。
  8. （８）前記第１および第２のデータ受取手段がトランジ
    スタである、請求項６に記載のカウンタセル。
  9. （９）前記供給手段がインバータである、請求項６に記
    載のカウンタセル。
  10. （１０）２相クロックにおいて用いられるためのカウン
    タセルであって、セルが第１および第２のクロック信号
    を受取り、前記カウンタが、前記セルのカウントを表わ
    す出力信号を供給するための現在の値の段を含み、前記
    現在の値の段が第２のクロック信号を受取るための手段
    と前記セルの出力へ前記第２のクロック信号に応答して
    データ情報を転送するための第１の手段とを含み、さら
    に、 前記現在の値の段の入力にデータ情報を供給するための
    次の値の段を含み、前記次の値の段が前記データ情報を
    前記現在の値の段に提供されるように前記カウンタセル
    内にロードするための手段と、前記第１のクロック信号
    を受取るための手段と、前記第１のクロック信号受取手
    段に結合された、前記第１のクロック信号受取手段に応
    答してデータ情報を転送するための第２の手段とを含み
    、さらに、 前記出力信号を前記第１のクロック受取手段に供給する
    ための手段と、 前記供給手段に結合された、制御信号に応答して出力信
    号が第１のクロック受取手段に供給されることを可能に
    するための増分制御手段とを含む、２相クロック内で用
    いられるためのカウンタセル。
  11. （１１）前記第１および第２の転送手段がインバータで
    ある、請求項１０に記載のカウンタセル。
  12. （１２）前記第１および第２のデータ受取手段がトラン
    ジスタである、請求項１０に記載のカウンタセル。
  13. （１３）前記供給手段がインバータである、請求項１０
    に記載のカウンタセル。
  14. （１４）前記増分制御手段がトランジスタである、請求
    項１０に記載のカウンタ。
  15. （１５）２相クロックにおいて用いられるカウンタセル
    であって、セルは第１および第２のクロック信号を受取
    り、前記カウンタが、 前記セルのカウントを示す出力信号を供給するための現
    在の値の段を含み、前記現在の値の段は第２のクロック
    信号を受取るための手段と、前記第２のクロック信号に
    応答して前記セルの出力にデータ情報を転送するための
    第１の手段とを含み、さらに、 前記現在の値の段の入力にデータ情報を供給するための
    次の値の段を含み、前記次の値の段が、前記データ情報
    を前記カウンタ、セル内にロードして前記現在の値の段
    に供給するための手段と、前記第１のクロック信号を受
    取るための手段と、前記第１のクロック信号受取手段に
    結合されて前記第１のクロック信号受取手段に応答して
    データ情報を転送するための第２の手段とを含み、さら
    に、前記出力信号を前記第１のクロック受取手段に供給
    するための手段と、 前記供給手段に結合された第１の増分制御手段と、 前記第１の増分制御手段に結合された第２の増分制御手
    段とを含み、そこにおいて第１および第２の制御信号に
    応答して前記第１および第２の増分制御手段が前記カウ
    ンタセルの出力信号が第１のクロック受取手段に供給さ
    れることを可能とする、カウンタセル。
  16. （１６）前記第１および第２の転送手段がインバータで
    ある、請求項１５に記載のカウンタセル。
  17. （１７）前記第１および第２のデータ受取手段がトラン
    ジスタである、請求項１５に記載のカウンタセル。
  18. （１８）前記供給手段がインバータである、請求項１５
    に記載のカウンタセル。
  19. （１９）前記第１および第２の増分制御手段がトランジ
    スタである請求項１５に記載のカウンタセル。
JP1270175A 1988-10-17 1989-10-16 ２相クロックカウンタおよびカウンタセル Pending JPH02164127A (ja)

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Application Number Priority Date Filing Date Title
US258,745 1988-10-17
US07/258,745 US5023893A (en) 1988-10-17 1988-10-17 Two phase non-overlapping clock counter circuit to be used in an integrated circuit

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JPH02164127A true JPH02164127A (ja) 1990-06-25

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ID=22981958

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JP1270175A Pending JPH02164127A (ja) 1988-10-17 1989-10-16 ２相クロックカウンタおよびカウンタセル

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JP (1) JPH02164127A (ja)

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Publication number Publication date
EP0365224A3 (en) 1990-11-22
US5023893A (en) 1991-06-11
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