JPH07264026A - マルチプレクサ及びデマルチプレクサ - Google Patents
マルチプレクサ及びデマルチプレクサInfo
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- JPH07264026A JPH07264026A JP6054292A JP5429294A JPH07264026A JP H07264026 A JPH07264026 A JP H07264026A JP 6054292 A JP6054292 A JP 6054292A JP 5429294 A JP5429294 A JP 5429294A JP H07264026 A JPH07264026 A JP H07264026A
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- JP
- Japan
- Prior art keywords
- dff
- selector
- data signal
- stages
- bit
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Abstract
(57)【要約】
【目的】 本発明はビット間の性能ばらつきを緩和した
マルチプレクサ及びデマルチプレクサを提供することを
目的とする。 【構成】セレクタと、Ｄラッチの段数が異なる複数のＤ
フリップフロップ（ＤＦＦ）を有し、セレクタに対し、
多重化する複数のデータ信号線がそれぞれＤＦＦを経て
同じ方向から入力されるマルチプレクサにおいて、セレ
クタに入力される複数のデータ信号線のうち前段のＤＦ
ＦのＤラッチの段数が最も少ないＤＦＦとセレクタとが
隣り合うようにレイアウトする。Ｄラッチの段数が異な
る複数のＤフリップフロップ（ＤＦＦ）を有し、前段か
ら分割されたデータ信号線が同じ方向へ出力され、それ
ぞれＤＦＦを経るデマルチプレクサにおいて、前段から
分割されたデータ信号線を受けるＤＦＦのうち、Ｄラッ
チの段数が最も少ないＤＦＦと前段が隣り合うようにレ
イアウトする。
マルチプレクサ及びデマルチプレクサを提供することを
目的とする。 【構成】セレクタと、Ｄラッチの段数が異なる複数のＤ
フリップフロップ（ＤＦＦ）を有し、セレクタに対し、
多重化する複数のデータ信号線がそれぞれＤＦＦを経て
同じ方向から入力されるマルチプレクサにおいて、セレ
クタに入力される複数のデータ信号線のうち前段のＤＦ
ＦのＤラッチの段数が最も少ないＤＦＦとセレクタとが
隣り合うようにレイアウトする。Ｄラッチの段数が異な
る複数のＤフリップフロップ（ＤＦＦ）を有し、前段か
ら分割されたデータ信号線が同じ方向へ出力され、それ
ぞれＤＦＦを経るデマルチプレクサにおいて、前段から
分割されたデータ信号線を受けるＤＦＦのうち、Ｄラッ
チの段数が最も少ないＤＦＦと前段が隣り合うようにレ
イアウトする。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプレクサとデマ
ルチプレクサに関するものである。
ルチプレクサに関するものである。
【０００２】
【従来の技術】従来のマルチプレクサについて、２ビッ
トのマルチプレクサ（以下、「ＭＵＸ」と記す）の場合
を例にとって説明する。図３に２ビットＭＵＸのブロッ
ク図を示す。ここでのＭＵＸは、マスタースレーブ型の
ＤＦＦ（ＭＳ−ＤＦＦ）４１と３段のＤＦＦ（ＴＳ−Ｄ
ＦＦ）４２及びセレクタ４３（図中、４４はバッファを
示す。）等から構成されたセレクタ方式である。２つの
入力データの内、一方はＭＳ−ＤＦＦ４１に供給され、
他方はＴＳ−ＤＦＦ４２に供給される。そして、各ＤＦ
Ｆ４１，４２の出力データはセレクタ４３に供給され、
選択的に出力される。ここで、データを取り込むタイミ
ングチャートを図４に示す。ＭＳ−ＤＦＦ４１に入力さ
れたデータＤａは「１／２クロック＋ＭＳ−ＤＦＦの遅
延時間」分遅延され、ＴＳ−ＤＦＦ４２に入力されたデ
ータＤｂは「１クロック＋ＴＳ−ＤＦＦの遅延時間」分
遅延される。Ｄａ′，Ｄｂ′がＭＳ−ＤＦＦ、ＴＳ−Ｄ
ＦＦそれぞれの出力である。セレクタ４３はクロックＦ
ｃｋの立上がり及び立下がりで取り込むデータＤａ′，
Ｄｂ′を切り替え、その出力ＯＵＴは、Ｄａ，Ｄｂが多
重化される。
トのマルチプレクサ（以下、「ＭＵＸ」と記す）の場合
を例にとって説明する。図３に２ビットＭＵＸのブロッ
ク図を示す。ここでのＭＵＸは、マスタースレーブ型の
ＤＦＦ（ＭＳ−ＤＦＦ）４１と３段のＤＦＦ（ＴＳ−Ｄ
ＦＦ）４２及びセレクタ４３（図中、４４はバッファを
示す。）等から構成されたセレクタ方式である。２つの
入力データの内、一方はＭＳ−ＤＦＦ４１に供給され、
他方はＴＳ−ＤＦＦ４２に供給される。そして、各ＤＦ
Ｆ４１，４２の出力データはセレクタ４３に供給され、
選択的に出力される。ここで、データを取り込むタイミ
ングチャートを図４に示す。ＭＳ−ＤＦＦ４１に入力さ
れたデータＤａは「１／２クロック＋ＭＳ−ＤＦＦの遅
延時間」分遅延され、ＴＳ−ＤＦＦ４２に入力されたデ
ータＤｂは「１クロック＋ＴＳ−ＤＦＦの遅延時間」分
遅延される。Ｄａ′，Ｄｂ′がＭＳ−ＤＦＦ、ＴＳ−Ｄ
ＦＦそれぞれの出力である。セレクタ４３はクロックＦ
ｃｋの立上がり及び立下がりで取り込むデータＤａ′，
Ｄｂ′を切り替え、その出力ＯＵＴは、Ｄａ，Ｄｂが多
重化される。
【０００３】このような２ビットＭＵＸのレイアウトと
しては図５（Ａ），（Ｂ）に示すおもに２通りがある。
タイプ１はセレクタに対して２方向からデータを入力し
左右対称にレイアウトする方法である。タイプ２はセレ
クタに対して同じ方向から２つのデータを入力をするレ
イアウト方法である。タイプ１の場合は、２本のデータ
入力信号線に均等な配線容量が付加される。ところがタ
イプ２の場合はＤａ′，Ｄｂ′のうちどちらかが電源線
を横切るためにクロスカップ容量が付加され、配線容量
が大きくなる。よって、２ビットＭＵＸの場合タイプ１
のレイアウトが望ましい。ところで、多ビットＭＵＸの
レイアウトとしては、タイプ２あるいはタイプ１と２を
組み合わせる方法がある。タイプ１と２を組み合わせた
例として図６に８ビットＭＵＸのブロック図を示す。こ
の様な多ビットＭＵＸの場合、初段のＭＵＸはタイプ１
のレイアウトであるが次段からタイプ２となり前述した
ような片方のデータ信号のクロスカップ容量による配線
容量の増大は避けられない。これによるデメリットとし
て、ＭＵＸのアイパターン開口率を悪くしたり、高速性
を律則するという問題がある。なお、図中５５はタイプ
１のＤＦＦで、５６はタイプ２のＤＦＦである。
しては図５（Ａ），（Ｂ）に示すおもに２通りがある。
タイプ１はセレクタに対して２方向からデータを入力し
左右対称にレイアウトする方法である。タイプ２はセレ
クタに対して同じ方向から２つのデータを入力をするレ
イアウト方法である。タイプ１の場合は、２本のデータ
入力信号線に均等な配線容量が付加される。ところがタ
イプ２の場合はＤａ′，Ｄｂ′のうちどちらかが電源線
を横切るためにクロスカップ容量が付加され、配線容量
が大きくなる。よって、２ビットＭＵＸの場合タイプ１
のレイアウトが望ましい。ところで、多ビットＭＵＸの
レイアウトとしては、タイプ２あるいはタイプ１と２を
組み合わせる方法がある。タイプ１と２を組み合わせた
例として図６に８ビットＭＵＸのブロック図を示す。こ
の様な多ビットＭＵＸの場合、初段のＭＵＸはタイプ１
のレイアウトであるが次段からタイプ２となり前述した
ような片方のデータ信号のクロスカップ容量による配線
容量の増大は避けられない。これによるデメリットとし
て、ＭＵＸのアイパターン開口率を悪くしたり、高速性
を律則するという問題がある。なお、図中５５はタイプ
１のＤＦＦで、５６はタイプ２のＤＦＦである。
【０００４】従来のデマルチプレクサについて、２ビッ
トのデマルチプレクサ（以下、「ＤＭＵＸ」と記す）の
場合を例にとって説明する。図７に２ビットＤＭＵＸの
ブロック図を示す。ここでのＤＭＵＸは、マスタースレ
ーブ型のＤＦＦ（ＭＳ−ＤＦＦ）５１と三段のＤＦＦ
（ＴＳ−ＤＦＦ）５２等から構成される。入力データは
２分割され、一方はＭＳ−ＤＦＦ５１に供給され、他方
はＴＳ−ＤＦＦ５２に供給される。ＭＳ−ＤＦＦ５１と
ＴＳ−ＤＦＦ５２に与えられるクロックは位相が１／２
クロックずれているため、シリアルデータを交互に読取
る。ＭＳ−ＤＦＦ５１に入力されたデータは「１／２ク
ロック＋ＭＳ−ＤＦＦの遅延時間」分遅延され、ＴＳ−
ＤＦＦ５２に入力されたデータＤｂは「１クロック＋Ｔ
Ｓ−ＤＦＦの遅延時間」分遅延される。それぞれの出力
は、ほぼ同時にパラレルデータが出力される。
トのデマルチプレクサ（以下、「ＤＭＵＸ」と記す）の
場合を例にとって説明する。図７に２ビットＤＭＵＸの
ブロック図を示す。ここでのＤＭＵＸは、マスタースレ
ーブ型のＤＦＦ（ＭＳ−ＤＦＦ）５１と三段のＤＦＦ
（ＴＳ−ＤＦＦ）５２等から構成される。入力データは
２分割され、一方はＭＳ−ＤＦＦ５１に供給され、他方
はＴＳ−ＤＦＦ５２に供給される。ＭＳ−ＤＦＦ５１と
ＴＳ−ＤＦＦ５２に与えられるクロックは位相が１／２
クロックずれているため、シリアルデータを交互に読取
る。ＭＳ−ＤＦＦ５１に入力されたデータは「１／２ク
ロック＋ＭＳ−ＤＦＦの遅延時間」分遅延され、ＴＳ−
ＤＦＦ５２に入力されたデータＤｂは「１クロック＋Ｔ
Ｓ−ＤＦＦの遅延時間」分遅延される。それぞれの出力
は、ほぼ同時にパラレルデータが出力される。
【０００５】このような２ビットＤＭＵＸのレイアウト
としては図８に示すおもに２通りがある。タイプ１は前
段（ここではバッファ４４）に対して２方向へデータを
出力し左右対称にレイアウトする方法である。タイプ２
は前段に対して同じ方向へデータを出力するレイアウト
方法である。前述のＭＵＸ同様、タイプ１では２本の出
力データ信号線には均等に配線容量が付加されるが、タ
イプ２ではどちらかが電源線を横切るためにクロスカッ
プ容量が付加され、配線容量が大きくなる。よって、２
ビットＤＭＵＸの場合タイプ１のレイアウトが望まし
い。ところで、多ビットＤＭＵＸのレイアウトとして
は、タイプ２あるいはタイプ１と２を組み合わせる方法
がある。タイプ１と２を組み合わせた例として図９に８
ビットＤＭＵＸのブロック図を示す。このような多ビッ
トＤＭＵＸの場合、初段のＤＭＵＸ５７はタイプ１のレ
イアウトであるが次段からタイプ２となり前述したよう
な片方のデータ信号のクロスカップ容量による配線容量
の増大は避けられない。これによるデメリットとして、
ＤＭＵＸの特定ビットのアイパターン開口率を悪くした
り、高速性を律則するという問題がある。
としては図８に示すおもに２通りがある。タイプ１は前
段（ここではバッファ４４）に対して２方向へデータを
出力し左右対称にレイアウトする方法である。タイプ２
は前段に対して同じ方向へデータを出力するレイアウト
方法である。前述のＭＵＸ同様、タイプ１では２本の出
力データ信号線には均等に配線容量が付加されるが、タ
イプ２ではどちらかが電源線を横切るためにクロスカッ
プ容量が付加され、配線容量が大きくなる。よって、２
ビットＤＭＵＸの場合タイプ１のレイアウトが望まし
い。ところで、多ビットＤＭＵＸのレイアウトとして
は、タイプ２あるいはタイプ１と２を組み合わせる方法
がある。タイプ１と２を組み合わせた例として図９に８
ビットＤＭＵＸのブロック図を示す。このような多ビッ
トＤＭＵＸの場合、初段のＤＭＵＸ５７はタイプ１のレ
イアウトであるが次段からタイプ２となり前述したよう
な片方のデータ信号のクロスカップ容量による配線容量
の増大は避けられない。これによるデメリットとして、
ＤＭＵＸの特定ビットのアイパターン開口率を悪くした
り、高速性を律則するという問題がある。
【０００６】
【発明が解決しようとする課題】光通信システムにおい
て、ＭＵＸ／ＤＭＵＸは高速性とともに多ビット化が求
められている。しかしながら多ビットのＭＵＸ／ＤＭＵ
Ｘの場合、レイアウト上電源線を横切ることが避けられ
ずクロスカップ容量が付加するデータ信号線がある為
に、アイパターン開口率を悪くしたり、高速性を律則す
るという問題があった。
て、ＭＵＸ／ＤＭＵＸは高速性とともに多ビット化が求
められている。しかしながら多ビットのＭＵＸ／ＤＭＵ
Ｘの場合、レイアウト上電源線を横切ることが避けられ
ずクロスカップ容量が付加するデータ信号線がある為
に、アイパターン開口率を悪くしたり、高速性を律則す
るという問題があった。
【０００７】具体的な例として８ビットＤＭＵＸ試作結
果を紹介する。デバイスはＧａＡｓＭＥＳＦＥＴ（Ｍｅ
ｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅ
ｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いたＳＣＦＬ
（Ｓｏｕｒｃｅ ＣｏｕｐｌｅｄＦＥＴ Ｌｏｇｉｃ）
回路で構成した。５．４ＧＨｚで動作する場合の立上が
り／立下がり時間は、配線容量の最も少ない出力が約１
００〜１３０ｐｓであるのに対し、配線容量の最も大き
い出力は１６０〜２４０ｐｓと、プロセスによる素子間
ばらつきより大きいビット間ばらつきがある。また、出
力遅延時間においても５０〜１００ｐｓ程度こうしたビ
ット間の性能ばらつきは、配線容量の違いに起因するも
のである。本発明はレイアウト配置によりこのようなビ
ット間の性能ばらつきを緩和することを目的とする。
果を紹介する。デバイスはＧａＡｓＭＥＳＦＥＴ（Ｍｅ
ｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅ
ｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いたＳＣＦＬ
（Ｓｏｕｒｃｅ ＣｏｕｐｌｅｄＦＥＴ Ｌｏｇｉｃ）
回路で構成した。５．４ＧＨｚで動作する場合の立上が
り／立下がり時間は、配線容量の最も少ない出力が約１
００〜１３０ｐｓであるのに対し、配線容量の最も大き
い出力は１６０〜２４０ｐｓと、プロセスによる素子間
ばらつきより大きいビット間ばらつきがある。また、出
力遅延時間においても５０〜１００ｐｓ程度こうしたビ
ット間の性能ばらつきは、配線容量の違いに起因するも
のである。本発明はレイアウト配置によりこのようなビ
ット間の性能ばらつきを緩和することを目的とする。
【０００８】
【課題を解決するための手段】本発明のＭＵＸは、セレ
クタと、Ｄラッチの段数が異なる複数のＤフリップフロ
ップ（ＤＦＦ）を有し、セレクタに対し、多重化する複
数のデータ信号線がそれぞれＤＦＦを経て同じ方向から
入力されるマルチプレクサにおいて、セレクタに入力さ
れる複数のデータ信号線のうち前段のＤＦＦのＤラッチ
の段数が最も少いＤＦＦとセレクタとが隣り合うように
レイアウトすることを特徴とする。
クタと、Ｄラッチの段数が異なる複数のＤフリップフロ
ップ（ＤＦＦ）を有し、セレクタに対し、多重化する複
数のデータ信号線がそれぞれＤＦＦを経て同じ方向から
入力されるマルチプレクサにおいて、セレクタに入力さ
れる複数のデータ信号線のうち前段のＤＦＦのＤラッチ
の段数が最も少いＤＦＦとセレクタとが隣り合うように
レイアウトすることを特徴とする。
【０００９】本発明のＤＭＵＸは、Ｄラッチの段数が異
なる複数のＤフリップフロップ（ＤＦＦ）を有し、前段
から分割されたデータ信号線が同じ方向へ出力され、そ
れぞれＤＦＦを経るデマルチプレクサにおいて、前段か
ら分割されたデータ信号線を受けるＤＦＦのうち、Ｄラ
ッチの段数が最も少ないＤＦＦと前段が隣り合うように
レイアウトすることを特徴とする。
なる複数のＤフリップフロップ（ＤＦＦ）を有し、前段
から分割されたデータ信号線が同じ方向へ出力され、そ
れぞれＤＦＦを経るデマルチプレクサにおいて、前段か
ら分割されたデータ信号線を受けるＤＦＦのうち、Ｄラ
ッチの段数が最も少ないＤＦＦと前段が隣り合うように
レイアウトすることを特徴とする。
【００１０】
【作用】Ｄラッチの段数が異なるＤＦＦの場合、段数が
多い方が波形整形効果が強い。図１０及び図１１に示す
ようにＭＳ−ＤＦＦとＴＳ−ＤＦＦの出力波形を比較し
たシミュレーション結果を示す。図１０がブロック図で
あり、図１１がクロックとそれぞれの入出力波形を示
す。デバイスはＧａＡｓＭＥＳＦＥＴ（ＭｅｔａｌＳｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）を用いたＳＣＦＬ（Ｓｏｕｒｃ
ｅ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路を想定
している。図１１より２段のＭＳ−ＤＦＦより３段のＴ
Ｓ−ＤＦＦのほうが、振幅の大きいことが分かる。この
効果を利用して、ＭＵＸにおいてはセレクタの前段のＤ
ＦＦのうち段数の最も少ない、つまり波形整形効果の弱
いＤＦＦは、出力データ信号線の配線容量を小さくする
ために電源線を横切らないようセレクタと隣り合うよう
にレイアウトする。一方段数の多いＤＦＦ、つまり波形
整形効果の強いＤＦＦの出力データ信号線に電源線との
クロスカップ容量を負担させる。
多い方が波形整形効果が強い。図１０及び図１１に示す
ようにＭＳ−ＤＦＦとＴＳ−ＤＦＦの出力波形を比較し
たシミュレーション結果を示す。図１０がブロック図で
あり、図１１がクロックとそれぞれの入出力波形を示
す。デバイスはＧａＡｓＭＥＳＦＥＴ（ＭｅｔａｌＳｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）を用いたＳＣＦＬ（Ｓｏｕｒｃ
ｅ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路を想定
している。図１１より２段のＭＳ−ＤＦＦより３段のＴ
Ｓ−ＤＦＦのほうが、振幅の大きいことが分かる。この
効果を利用して、ＭＵＸにおいてはセレクタの前段のＤ
ＦＦのうち段数の最も少ない、つまり波形整形効果の弱
いＤＦＦは、出力データ信号線の配線容量を小さくする
ために電源線を横切らないようセレクタと隣り合うよう
にレイアウトする。一方段数の多いＤＦＦ、つまり波形
整形効果の強いＤＦＦの出力データ信号線に電源線との
クロスカップ容量を負担させる。
【００１１】ＤＭＵＸにおいては、ＤＦＦのうち段数の
最も少ない、つまり波形整形効果の弱いＤＦＦは、入力
データ信号線の配線容量を小さくするために電源線を横
切らないよう前段の回路と隣り合うようにレイアウトす
る。一方段数の多いＤＦＦ、つまり波形整形効果の強い
ＤＦＦの入力データ信号線に電源線とのクロスカップ容
量を負担させる。本発明によるレイアウト配置を用いる
ことにより、ＭＵＸ／ＤＭＵＸにおけるビット間の性能
差を緩和することができる。
最も少ない、つまり波形整形効果の弱いＤＦＦは、入力
データ信号線の配線容量を小さくするために電源線を横
切らないよう前段の回路と隣り合うようにレイアウトす
る。一方段数の多いＤＦＦ、つまり波形整形効果の強い
ＤＦＦの入力データ信号線に電源線とのクロスカップ容
量を負担させる。本発明によるレイアウト配置を用いる
ことにより、ＭＵＸ／ＤＭＵＸにおけるビット間の性能
差を緩和することができる。
【００１２】
【実施例】以下に本発明の実施例を説明する。本実施例
では、ＧａＡｓＭＥＳＦＥＴを用いたＳＣＦＬ回路で構
成する。なお、本発明はこれに限定されるものではなく
ＳｉＥＣＬ等の他回路にも適用することができる。
では、ＧａＡｓＭＥＳＦＥＴを用いたＳＣＦＬ回路で構
成する。なお、本発明はこれに限定されるものではなく
ＳｉＥＣＬ等の他回路にも適用することができる。
【００１３】まず、本実施例に係わる８ビットマルチプ
レクサのブロック図について、図１を用いて説明する。
図１に示したように、本ＭＵＸはトリー構造であり、２
ビットＭＵＸの３段構造で構成される。
レクサのブロック図について、図１を用いて説明する。
図１に示したように、本ＭＵＸはトリー構造であり、２
ビットＭＵＸの３段構造で構成される。
【００１４】２ビットＭＵＸはいずれもＭＳ−ＤＦＦ、
ＴＳ−ＤＦＦとセレクタで構成され、本発明に係わるの
は、同じ方向から２本の入力データ信号線がセレクタに
入る２段目と３段目の２ビットＭＵＸである。ＭＳ−Ｄ
ＦＦとセレクタが隣り合うようなレイアウトで、ＴＳ−
ＤＦＦからセレクタへのデータ信号線は電源線を横切
る。波形整形効果の弱いＭＳ−ＤＦＦの出力の配線容量
を小さく、波形整形効果の強いＴＳ−ＤＦＦの出力に電
源線とのクロスカップ容量を負担させるレイアウトによ
り、ビット間の振幅や遅延時間等の性能ばらつきを緩和
し、最終出力のアイパターンの開口率を良好にする。
ＴＳ−ＤＦＦとセレクタで構成され、本発明に係わるの
は、同じ方向から２本の入力データ信号線がセレクタに
入る２段目と３段目の２ビットＭＵＸである。ＭＳ−Ｄ
ＦＦとセレクタが隣り合うようなレイアウトで、ＴＳ−
ＤＦＦからセレクタへのデータ信号線は電源線を横切
る。波形整形効果の弱いＭＳ−ＤＦＦの出力の配線容量
を小さく、波形整形効果の強いＴＳ−ＤＦＦの出力に電
源線とのクロスカップ容量を負担させるレイアウトによ
り、ビット間の振幅や遅延時間等の性能ばらつきを緩和
し、最終出力のアイパターンの開口率を良好にする。
【００１５】本実施例に係わる８ビットデマルチプレク
サのブロック図について、図２を用いて説明する。図２
に示したように、本ＤＭＵＸはトリー構造であり、３段
構造で構成される。
サのブロック図について、図２を用いて説明する。図２
に示したように、本ＤＭＵＸはトリー構造であり、３段
構造で構成される。
【００１６】２ビットＤＭＵＸはいずれも前段を２分割
したデータ信号をそれぞれＭＳ−ＤＦＦとＴＳ−ＤＦＦ
で受ける構成で、本発明に係わるのは、前段から２分割
したデータ信号を同じ方向へ出力する２段目と３段目の
２ビットＤＭＵＸである。ＭＳ−ＤＦＦと前段のＤＦＦ
が隣り合うようなレイアウトで、前段ＤＦＦからＴＳ−
ＤＦＦへのデータ信号線は電源線を横切る。波形整形効
果の弱いＭＳ−ＤＦＦへの入力信号は配線容量を小さ
く、波形整形効果の強いＴＳ−ＤＦＦへの入力信号に電
源線とのクロスカップ容量を負担させるレイアウトによ
り、ビット間の振幅や遅延時間等の性能ばらつきを緩和
し、各ビットの出力のアイパターンの開口率を均等でか
つ良好にする。
したデータ信号をそれぞれＭＳ−ＤＦＦとＴＳ−ＤＦＦ
で受ける構成で、本発明に係わるのは、前段から２分割
したデータ信号を同じ方向へ出力する２段目と３段目の
２ビットＤＭＵＸである。ＭＳ−ＤＦＦと前段のＤＦＦ
が隣り合うようなレイアウトで、前段ＤＦＦからＴＳ−
ＤＦＦへのデータ信号線は電源線を横切る。波形整形効
果の弱いＭＳ−ＤＦＦへの入力信号は配線容量を小さ
く、波形整形効果の強いＴＳ−ＤＦＦへの入力信号に電
源線とのクロスカップ容量を負担させるレイアウトによ
り、ビット間の振幅や遅延時間等の性能ばらつきを緩和
し、各ビットの出力のアイパターンの開口率を均等でか
つ良好にする。
【００１７】
【発明の効果】以上述べたように、本発明によればＤＦ
Ｆを構成するＤラッチに段数が多い程、波形整形効果が
大きいことを利用して、段数の少ないＤＦＦの配線容量
を小さく、段数の多いＤＦＦに電源線とのクロスカップ
容量などによる大きな配線容量を負担させることによ
り、ＭＵＸ／ＤＭＵＸのビット間による性能ばらつきを
緩和することができる。
Ｆを構成するＤラッチに段数が多い程、波形整形効果が
大きいことを利用して、段数の少ないＤＦＦの配線容量
を小さく、段数の多いＤＦＦに電源線とのクロスカップ
容量などによる大きな配線容量を負担させることによ
り、ＭＵＸ／ＤＭＵＸのビット間による性能ばらつきを
緩和することができる。
【図１】 本発明の１実施例に係わる８ビットマルチプ
レクサのレイアウトを示すブロック図。
レクサのレイアウトを示すブロック図。
【図２】 本発明の１実施例に係わる８ビットデマルチ
プレクサのコア部のレイアウトを示すブロック図。
プレクサのコア部のレイアウトを示すブロック図。
【図３】 従来の２ビットマルチプレクサの１例を示す
ブロック図。
ブロック図。
【図４】 図３の２ビットマルチプレクサのタイミング
チャート。
チャート。
【図５】 従来の２ビットマルチプレクサコア部のおも
なレイアウト例を示す図。
なレイアウト例を示す図。
【図６】 従来の８ビットマルチプレクサコア部のレイ
アウトの１例を示す図。
アウトの１例を示す図。
【図７】 従来の２ビットデマルチプレクサの１例を示
すブロック図。
すブロック図。
【図８】 従来の２ビットデマルチプレクサコア部のお
もなレイアウト例を示す図。
もなレイアウト例を示す図。
【図９】 従来の８ビットデマルチプレクサコア部のレ
イアウトの１例を示す図。
イアウトの１例を示す図。
【図１０】 従来の８ビットデマルチプレクサのレイア
ウトの１例を示すブロック図。
ウトの１例を示すブロック図。
【図１１】 シミュレーションによるＭＳ−ＤＦＦとＴ
Ｓ−ＤＦＦの出力波形図。
Ｓ−ＤＦＦの出力波形図。
１０…セレクタ １１…マスター・スレーブ型ＤＦＦ（ＭＳ−ＤＦＦ） １２…３段のＤＦＦ（ＴＳ−ＤＦＦ） １３…バッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 脇本 啓嗣 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (2)
- 【請求項１】セレクタと、Ｄラッチの段数が異なる複数
のＤフリップフロップ（ＤＦＦ）を有し、セレクタに対
し、多重化する複数のデータ信号線がそれぞれＤＦＦを
経て同じ方向から入力されるマルチプレクサにおいて、
セレクタに入力される複数のデータ信号線のうち前段の
ＤＦＦのＤラッチの段数が最も少ないＤＦＦとセレクタ
とが隣り合うようにレイアウトすることを特徴とするマ
ルチプレクサ。 - 【請求項２】Ｄラッチの段数が異なる複数のＤフリップ
フロップ（ＤＦＦ）を有し、前段から分割されたデータ
信号線が同じ方向へ出力され、それぞれＤＦＦを経るデ
マルチプレクサにおいて、前段から分割されたデータ信
号線を受けるＤＦＦのうち、Ｄラッチの段数が最も少い
ＤＦＦと前段が隣り合うようにレイアウトすることを特
徴とするデマルチプレクサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6054292A JPH07264026A (ja) | 1994-03-25 | 1994-03-25 | マルチプレクサ及びデマルチプレクサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6054292A JPH07264026A (ja) | 1994-03-25 | 1994-03-25 | マルチプレクサ及びデマルチプレクサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07264026A true JPH07264026A (ja) | 1995-10-13 |
Family
ID=12966501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6054292A Pending JPH07264026A (ja) | 1994-03-25 | 1994-03-25 | マルチプレクサ及びデマルチプレクサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07264026A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7315188B2 (en) | 2001-08-29 | 2008-01-01 | Altera Corporation | Programmable high speed interface |
-
1994
- 1994-03-25 JP JP6054292A patent/JPH07264026A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7315188B2 (en) | 2001-08-29 | 2008-01-01 | Altera Corporation | Programmable high speed interface |
| JP2011165214A (ja) * | 2001-08-29 | 2011-08-25 | Altera Corp | プログラム可能高速入出力インターフェース |
| US8487665B2 (en) | 2001-08-29 | 2013-07-16 | Altera Corporation | Programmable high-speed interface |
| US8829948B2 (en) | 2001-08-29 | 2014-09-09 | Altera Corporation | Programmable high-speed I/O interface |
| JP2015043230A (ja) * | 2001-08-29 | 2015-03-05 | アルテラ コーポレイションＡｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ | プログラム可能高速入出力インターフェース |
| JP2015043229A (ja) * | 2001-08-29 | 2015-03-05 | アルテラ コーポレイションＡｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ | プログラム可能高速入出力インターフェース |
| JP2016173866A (ja) * | 2001-08-29 | 2016-09-29 | アルテラ コーポレイションＡｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ | プログラム可能高速入出力インターフェース |
| US9473145B2 (en) | 2001-08-29 | 2016-10-18 | Altera Corporation | Programmable high-speed I/O interface |
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