JP2003157229A - プログラム可能高速入出力インターフェース - Google Patents

Abstract

(57)【要約】 【課題】 高速と低速の両方で柔軟な入出力を実現する
方法および装置を提供すること。 【解決手段】 高速入力、高速出力、中低速の入力、中
低速の出力を有する入出力構造が提供される。入力回路
と出力回路の一方が選択され、もう一方が選択解除され
る。高速入出力回路は、例えば制御ライン入力に対して
クリア信号のみを有して比較的単純であり、集積回路の
コア内部の低速回路構成にインターフェースすることが
できる。中低速入力および出力回路は、例えば制御ライ
ン入力としてプリセット、イネーブルおよびクリアを有
してより柔軟であり、ＪＴＡＧバウンダリ・テストを支
援することができる。これらの並列の高速回路および低
速回路はユーザによって選択可能であり、したがって、
アプリケーションの要件によって、入出力構造は速度と
機能の間で最適化される。

Description

【発明の詳細な説明】

【０００１】本願は、参照により組み込まれた、２００
１年８月２９日出願の、仮特許出願第６０／３１５，９
０４号の特典を請求する。

【０００２】

【発明の属する技術分野】本発明は集積回路のための入
力および出力インターフェースに関し、より詳細には、
高度の柔軟性と構成可能性とを有する高性能インターフ
ェースに関する。

【０００３】

【従来の技術】電子システムは、それらが益々難解なタ
スクを処理するようになるにつれ、より複雑化してきて
いる。したがって、それらのシステム内の集積回路間で
転送されるデータ量は上昇し続けている。同時に、シス
テム設計者は、システムのプリント回路版上でより少な
い空間しか消費しない、より小さく、ピン数の少ないパ
ッケージを必要とする。したがって、集積回路の入出力
ピンでは非常に高いデータ・レートが望ましい。

【０００４】しかし、これらのピンでの入出力構造を高
度に柔軟に形成する回路も同様に望ましい。例えば、レ
ジスタされた入力および出力でセット、プリセット、イ
ネーブルは、複雑な論理関数の実施を容易にすることが
でき、ＪＴＡＧバウンダリテスト・アクセスはシステム
診断を簡単にすることができる。

【０００５】

【発明が解決しようとする課題】残念ながら、柔軟性が
増すと回路は低速化する。機能を追加し、マルチプレク
シングを増加させる同じトランジスタは、寄生キャパシ
タンスおよび寄生レジスタンスを挿入し、デバイスの性
能を低速にする。入力および出力インターフェースの構
成可能性を向上させることによって、そのインターフェ
ースがデータを処理することができる最高速度が低下す
る。同様に、省電力のために、集積回路の設計者は、集
積回路内でより低速の回路構成を使用することを希望す
る。

【０００６】したがって、高速で動作することもできて
高度に柔軟な入力および出力インターフェースが求めら
れている。最大効用のためには、インターフェースは、
集積回路内のより低速の回路と効率的に通信することも
できるべきである。

【０００７】

【課題を解決するための手段】したがって、本発明の実
施態様は、高速または低速の入力および出力を提供する
方法および装置を提供する。高速入力、高速出力、中低
速入力、中低速出力を有する入出力構造が提供される。
入力回路と出力回路の一方が選択され、もう一方が選択
解除される。高速入力および高速出力回路は、例えば制
御ライン入力に対してクリア信号のみを有して比較的単
純であり、集積回路のコア内部の低速回路にインターフ
ェースすることができる。中低速入力および出力回路
は、例えば制御ライン入力としてプリセット、イネーブ
ルおよびクリアを有してより柔軟であり、ＪＴＡＧバウ
ンダリ・テストを支援することができる。これらの並列
の高速および低速回路はユーザによって選択可能であ
り、したがって、アプリケーションの要件によって、入
出力構造は速度と機能の間で最適化される。

【０００８】本発明の例示的一実施態様は、パッド、パ
ッドに接続された高速出力バッファ、同様にパッドに接
続された低速出力バッファを含む集積回路を提供する。
高速出力バッファと低速出力バッファは選択可能に活動
化される。高速出力バッファが活動状態の場合は低速出
力バッファが非活動状態であり、低速出力バッファが活
動状態の場合は高速出力バッファが非活動状態である。

【０００９】この実施態様は、高速出力バッファに接続
された第１のフリップ・フロップと、低速出力バッファ
に接続された第２のフリップ・フロップとを設けること
ができる。第１のフリップ・フロップは制御信号の第１
の数を受け取るように構成されており、第２のフリップ
・フロップは制御信号の第２の数を受け取るように構成
されており、第２の数は第１の数よりも大きい。

【００１０】本発明の別の例示的実施態様は、パッド、
パッドに接続された高速入力バッファ、および同様にパ
ッドに接続された低速入力バッファを含む集積回路を提
供する。高速入力バッファと低速入力バッファは選択可
能に活動化される。高速入力バッファが活動状態の場合
は低速入力バッファが非活動状態であり、低速入力バッ
ファが活動状態の場合は高速入力バッファが非活動状態
である。

【００１１】この実施態様は、高速入力バッファに接続
された第１のフリップ・フロップと、低速入力バッファ
に接続された第２のフリップ・フロップとを設けること
ができる。第１のフリップ・フロップは制御信号の第１
の数を受け取るように構成されており、第２のフリップ
・フロップは制御信号の第２の数を受け取るように構成
されており、第２の数は第１の数よりも大きい。

【００１２】さらに別の実施態様は、高速出力経路を含
む集積回路を提供する。この経路は、第１の出力バッフ
ァに接続されている第１のダブル・データ・レート・レ
ジスタを含む。この集積回路は、第２の出力バッファに
接続されている第２のダブル・データ・レジスタを有す
る低速出力経路、第１の入力バッファに接続されている
第３のダブル・データ・レート・レジスタを有する高速
入力経路、および第２のバッファに接続されている第４
のダブル・データ・レジスタを有する低速入力経路も含
む。第１の出力バッファ、第２の出力バッファ、第１の
入力バッファ、および第２の入力バッファはパッドに接
続されている。

【００１３】本発明の性質および利点のよりよい理解
は、以下の詳細な説明と添付の図面を参照して得ること
ができる。

【００１４】

【発明の実施の形態】図１は、本発明の入出力インター
フェースを組み込むことができるデジタル・システムの
ブロック図を示す。このシステムは、単一ボード上、複
数のボード上、または複数の筐体内部に実現することが
できる。一般に本発明の実施形態は電子回路および集積
回路内で有用であるが、これらはプログラム可能論理デ
バイス内で特に有用である。図１は、そのようなプログ
ラム可能論理デバイス１２１を使用することができるシ
ステム１０１を示す。プログラム可能論理デバイすなわ
ちプログラム可能論理集積回路は、ＰＡＬ、ＰＬＡ、Ｆ
ＰＬＡ、ＰＬＤ、ＣＰＬＤ、ＥＰＬＤ、ＥＥＰＬＤ、Ｌ
ＣＡ、またはＦＰＧＡと称されることがあり、固定集積
回路の利点をカスタム集積回路の柔軟性と共に提供する
周知の集積回路である。このようなデバイスによって、
ユーザは、ユーザの特定のニーズに合うように標準の市
販の論理素子を電子的にプログラムすることができる。
現行のプログラム可能論理デバイスの例は、Ａｌｔｅｒ
ａ社のＣｌａｓｓｉｃ、ＭＡＸ（登録商標）、ＦＬＥＸ
（登録商標）、ＰＬＤのＡＰＥＸ（商標）シリーズによ
って代表される。これらは、例えば米国特許第４，６１
７，４７９号、４，８７１，９３０号、５，２４１，２
２４号、５，２５８，６６８号、５，２６０，６１０
号、５，２６０，６１１号、５，４３６，５７５号、お
よび「Ａｌｔｅｒａ Ｄａｔａ Ｂｏｏｋ（１９９
９）」に記載されている。プログラム可能論理回路およ
びそのオペレーションは、当業者には周知である。

【００１５】図１の特定の実施形態では、処理ユニット
１０１はメモリ１０５およびＩ／Ｏ１１１に結合されて
おり、プログラム可能論理デバイス１２１を組み込んで
いる。ＰＬＤ１２１は、特別に、接続１３１を介してメ
モリ１０５に、また、接続１３５を介してＩ／Ｏ １１
１に結合することができる。システムは、プログラム可
能デジタル・コンピュータ・システムであっても、デジ
タル信号処理システムであっても、専用デジタル交換ネ
ットワークであっても、その他の処理システムであって
もよい。さらに、このようなシステムは、単なる一例で
はあるが、遠隔通信システム、自動車システム、制御シ
ステム、家庭電化製品、パーソナル・コンピュータ、イ
ンターネット通信およびネットワーキング、その他など
の幅広いアプリケーション用に設計することができる。

【００１６】処理ユニット１０１は、処理または記憶す
るための適切なシステム構成要素にデータを導き、メモ
リ１０５または入力に記憶されているプログラムをＩ／
Ｏ１１１または他の機能を使用して実行することができ
る。処理ユニット１０１は、中央演算処理ユニット（Ｃ
ＰＵ）、マイクロプロセッサ、浮動小数点コプロセッ
サ、グラフィックス・コプロセッサ、ハードウェア・コ
ントローラ、マイクロコントローラ、コントローラとし
て使用するためにプログラムされたプログラム可能論理
デバイス、ネットワーク・コントローラ、または他の処
理ユニットであってよい。さらに、多くの実施形態で
は、ＣＰＵを必要としない場合もある。例えば、ＣＰＵ
の代わりに１つまたは複数のＰＬＤ１２１がシステムの
論理演算を制御することができる。一実施形態では、Ｐ
ＬＤ１２１は、特定の計算タスクを処理するために必要
に応じて再プログラミングすることができる再構成可能
プロセッサとして動作する。別法として、プログラム可
能論理デバイス１２１はプロセッサを含んでもよい。い
くつかの実施形態では、処理ユニット１０１はコンピュ
ータ・システムでもよい。メモリ１０５は、ランダム・
アクセス・メモリ（ＲＡＭ）、読取専用メモリ（ＲＯ
Ｍ）、固定またはフレキシブル・ディスク媒体、ＰＣカ
ード・フラッシュ・ディスク・メモリ、テープまたはそ
の他のどのような記憶取り出し手段でも、またはこれら
記憶取り出し手段のいかなる組み合わせであってもよ
い。ＰＬＤ１２１は、図１のシステム内で多くの様々な
目的に応じることができる。ＰＬＤ１２１は、処理ユニ
ット１０１の論理構築ブロックでよく、その内部および
外部での演算をサポートする。ＰＬＤ１２１は、システ
ム・オペレーションで特定の役割を達成するために必須
の論理関数を実施するようにプログラミングされてい
る。

【００１７】図２は、ＰＬＤの全体的な内部アーキテク
チャと構成の簡約化されたブロック図である。プログラ
ム可能論理アーキテクチャ、構成および回路設計の多く
の詳細は本発明の理解には必須ではなく、そのような詳
細は図示しない。

【００１８】図２は、３６の論理アレイ・ブロック（Ｌ
ＡＢ）２００の６×６の２次元アレイである。ＬＡＢ２
００は、論理関数を実行するように構成され、またはプ
ログラミングされた一組の論理的にグループ化された論
理資源である。ＬＡＢの内部アーキテクチャを以下でよ
り詳細に説明する。プログラム可能論理部分は、任意の
数のＬＡＢを含むことができる。一般に、将来、技術が
進み改善されると、より多くの論理アレイ・ブロックを
有するプログラム可能論理デバイスが間違いなく作成さ
れるだろう。さらに、ＬＡＢ２００は正方行列またはア
レイで構成される必要はない。例えば、アレイは、５×
７または２０×７０行列のＬＡＢであってよい。

【００１９】ＬＡＢ２００は入力と出力（図示せず）を
有し、そのいくつかは本発明と一致することができる
が、それらはグローバル相互接続構造にプログラム可能
に接続されてもされなくてもよく、グローバル水平相互
接続（ＧＨ）２１０およびグローバル縦相互接続（Ｇ
Ｖ）２２０のアレイを含む。図２には単一ラインとして
示したが、各ＧＨ２１０ラインとＧＶ２２０ラインは複
数の信号コンダクタを表すこともできる。ＬＡＢ２００
の入力と出力は隣接するＧＨ２１０および隣接するＧＶ
２２０にプログラム可能に接続することができる。ＧＨ
２１０とＧＶ２２０の相互接続を利用して、複数のＬＡ
Ｂ２００は、単一ＬＡＢ２００を使用して実現すること
ができるよりも、さらに大きく、さらに複雑な論理関数
を実施するように接続し、結合することができる。

【００２０】一実施形態では、ＧＨ２１０コンダクタと
ＧＶコンダクタは、それらのコンダクタの相互接続２２
５でプログラム可能に接続してもしなくてもよい。さら
に、ＧＨ２１０コンダクタとＧＶコンダクタは、別のＧ
Ｈ２１０コンダクタとＧＶコンダクタへの複数の接続を
行うことができる。様々なＧＨ２１０コンダクタとＧＶ
コンダクタは、ＰＬＤ部分１５４の１つの位置のＬＡＢ
２００からＰＬＤ部分１５４の別の位置のＬＡＢ２００
への信号経路を作成するためにプログラム可能に共に接
続されることができる。信号は複数の相互接続２２５を
通過することができる。さらに、ＬＡＢ２００からの出
力信号は１つまたは複数のＬＡＢ２００の入力に導かれ
ることができる。また、グローバル相互接続を使用し、
ＬＡＢ２００からの信号を同じＬＡＢ２００にフィード
バックすることができる。本発明の特定の実施形態で
は、選択されたＧＨ２１０コンダクタだけが、ＧＶ２２
０コンダクタにプログラム可能に接続することができ
る。さらに、さらに別の実施形態では、ＧＨ２１０コン
ダクタとＧＶコンダクタは、入力または出力などの、し
かしその両方ではない、信号を特定方向に渡すために特
別に使用することができる。

【００２１】別の実施形態では、プログラム可能論理集
積回路は、必ずしもＬＡＢの全体の行または列ではな
く、特定の数のＬＡＢに接続される特別のまたはセグメ
ント化された相互接続を含むことができる。例えば、セ
グメント化された相互接続は２つ、３つ、４つ、５つ、
またはそれ以上のＬＡＢにプログラム可能に接続するこ
とができる。

【００２２】プログラム可能論理アーキテクチャは、チ
ップの周辺で、入力および出力回路２３０が図２で示さ
れている。入力および出力回路２３０は、外部のオフチ
ップ回路構成にＰＬＤをインターフェースするためのも
のである。これらの入力および出力回路２３０の一部ま
たは全ては、本発明の実施形態と一致することができ
る。図２では、３２の入力および出力回路２３０が示さ
れているが、プログラム可能集積回路は、図示したより
も多くても少なくてもよい、任意の数の入力および出力
回路を含むことができる。上記のように、それらの入出
力ドライバの一部は、組み込まれたプロセッサとプログ
ラム可能論理部分の間で共用することができる。各入力
および出力回路２３０は、入力ドライバ、出力ドライ
バ、または双方向ドライバとして使用するように構成可
能である。プログラム可能論理集積回路の別の実施形態
では、入力および出力回路は集積回路のコア自体と共に
組み込むことができる。入力および出力回路の組み込ま
れた配置は、フリップ・チップ・パッケージングによっ
て使用することができ、信号の入力および出力回路への
ルーティングの寄生を最小限に抑える。

【００２３】図３は、図２のＬＡＢ２００の簡約化され
たブロック図を示す。ＬＡＢ２００は、「論理セル」と
称されることのある様々な数の論理素子（ＬＥ）３０
０、およびローカル（または内部）相互接続構造３１０
から構成されている。ＬＡＢ２００は８つのＬＥ３００
を有するが、ＬＡＢ２００は８つより多くても少なくて
もよい任意の数のＬＥを有することができる。

【００２４】ＬＥ３００の全般的な概要を本明細書で示
すが、これは本発明の基礎的な理解を提供するには十分
である。ＬＥ３００はＰＬＤの最小の論理構築ブロック
である。ＧＨ２１０およびＧＶ２２０などの、ＬＡＢの
外部の信号は、ローカル相互接続構造３１０を介してＬ
Ｅ３００に接続されている。一実施形態では、本発明の
ＬＥ３００は、４変数ブーリアン演算などの複数の変数
の論理関数を提供するように構成可能な関数ジェネレー
タを組み込む。結合関数と同様に、ＬＥ３００も、例え
ばＤフリップ・フロップを使用して連続した記録された
関数をサポートする。

【００２５】ＬＥ３００は、ＬＡＢ３００の外部のＧＨ
２１０とＧＶ２２０とに接続可能な結合の登録された出
力を提供する。さらに、ＬＥ３００の出力は、ローカル
な相互接続構造３１０に内部的にフィードバックするこ
とができる。すなわち、ローカルな相互接続構造３１０
を介して１つのＬＥ３００からの出力は、グローバル相
互接続構造のＧＨ２１０とＧＶ２２０を使用せずに別の
ＬＥ３００の入力にプログラム可能に接続することがで
きる。ローカルな相互接続構造３１０によって、限定さ
れたグローバル資源であるＧＨ２１０とＧＶ２２０とを
使用せずにＬＥの短距離相互接続が可能になる。

【００２６】図４は、プログラム可能な論理アーキテク
チャを示す。図４のアーキテクチャはさらに、（スモー
ル）組込アレイ・ブロック（embedded arey block:ＥＡ
Ｂ）を含む。ＥＡＢは、ユーザ・メモリ、すなわちフレ
キシブルなＲＡＭブロックを含む。このアーキテクチャ
についてのさらに詳細な説明は、Ａｌｔｅｒａ Ｄａｔ
ａ Ｂｏｏｋ（１９９９年）のＦＬＥＸ １０Ｋ製品フ
ァミリーの説明から、また米国特許番号５，５５０，７
８２号から得ることができる。入出力要素の一部または
すべては本発明の実施形態に従うことができる。組込ア
レイ・ブロックは、周波数変換器として、また高速の入
出力と論理アレイ・ブロックを含むコア回路間のインタ
ーフェースをとるシリアル／パラレル変換器として機能
するＦＩＦＯとして構成することができる。Ａｌｔｅｒ
ａのＡＰＥＸ（登録商標）およびＳｔｒａｔｉｘ（登録
商標）製品ファミリーなど他のアーキテクチャについて
は、９５１３４カリフォルニア州、サンホセ、イノベー
ション・ドライブ１０１番地のＡｌｔｅｒａ社から入手
可能な個々のデータ・シートに詳細に記載される。

【００２７】図５は、本発明の一実施形態による入出力
回路を示すブロック図である。これには、低速出力回路
５３０、低速出力バッファ５５０、高速出力回路５３
５、高速出力バッファ５５０、低速入力バッファ５６
０、低速入力回路５４０、高速入力バッファ５６５、高
速入力回路５４５、マルチプレクサ５７０および５７
５、パッドＰ１ ５１０およびＰ２ ５２０が含まれ
る。低速出力回路５３０と低速出力バッファ５５０は、
コア回路からパッドＰ１ ５１０に信号を提供する低速
の出力経路を形成する。高速出力回路５３５と高速出力
バッファ５５５によって高速の出力経路が提供される。
この経路は、ＦＩＦＯまたは他のコア回路から信号を受
け取り、パッドＰ１ ５１０およびＰ２ ５２０にディ
ファレンシャル出力を提供する。

【００２８】低速入力バッファ５６０と低速入力回路５
４０は、パッドＰ１ ５１０で信号を受け取って出力を
コア回路に提供する低速入力経路を形成する。高速入力
バッファ５６５と高速入力回路５４５によって高速の入
力経路が提供される。この経路は、パッドＰ１ ５１０
およびＰ２ ５２０でディファレンシャル入力を受け取
り、ＦＩＦＯまたはコア内の他の回路に信号を提供す
る。

【００２９】さらに、マルチプレクサ５７０は、低速出
力回路５３０と高速ディファレンシャル出力バッファ５
５５を含む低速経路を提供する。このような方式で、コ
ア回路からの低速信号をディファレンシャル出力信号と
して提供することができる。同様に、ディファレンシャ
ル入力信号を高速入力バッファ５６５で受取り、マルチ
プレクサ５７５を通じて低速入力回路５４０に提供する
ことができる。この方式により、低速のディファレンシ
ャル入力信号を受け取り、コア回路に出力することがで
きる。

【００３０】本発明の特定の実施形態では、低速出力回
路５３０、高速出力回路５３５、低速入力回路５４０、
および高速入力回路５４５はダブル・データ・レート・
レジスタである。ラベル「高速」と「低速」は相対的な
用語であり、いずれかの特定のデータ・レートを表すも
のではない。

【００３１】図６は、本発明の一実施形態による入出力
回路を表す別のブロック図である。この図は、含まれる
すべての図と同様に例示の目的のみで示すものであり、
可能な本発明の実施形態または特許請求の範囲を制限す
るものではない。

【００３２】これには、パッドＰ１ ６１０およびＰ２
６２０、入力ブロックＩＮ１ ６５０、出力ブロック
ＯＵＴ１ ６７０、高速出力ブロックＨＳＯＵＴ６８
０、高速入力ブロックＨＳＩＮ６９０、出力ブロックＯ
ＵＴ２ ６７５、および入力ブロックＩＮ２ ６５５が
含まれる。また、出力イネーブル・ブロックＯＥ１ ６
６０、およびＯＥ２ ６６５も含まれる。

【００３３】各入力、出力、および出力イネーブルのブ
ロックは同期させても非同期であってもよい。一実施形
態では、グローバル（ＧＣＬＫ）およびローカル（ＬＣ
ＬＫ）のクロック・ライン６３０と、高速のクロック・
ライン（ＨＣＬＫ）６４０が設けられている。本発明の
特定の実施形態では、数本の低速または中速のグローバ
ル・クロック・ラインを集積回路全体の回路が利用する
ことができる。さらに、数個の低速または中速のローカ
ル・クロックも利用することができる。これらのローカ
ル・クロックは、例えば集積回路の４分の１など集積回
路の一部のみが使用することができ、その部分のみに配
線される。

【００３４】これらの低速および中速のクロックに加え
て、数個の高速クロックＨＣＬＫ６４０も利用すること
ができる。このクロックは、ローカルおよびグローバル
なクロック・ラインと同様にシングルエンド方式でもデ
ィファレンシャル方式でもよい。用語「低速」、「中
速」、および「高速」の使用は相対的なものである。当
業者には、現在高速であるものがほどなく中速になるこ
とが理解されよう。

【００３５】入力ブロックおよび出力ブロックとの入力
ラインおよび出力ラインは、集積回路のコア内の論理ゲ
ートまたは論理アレイ・ブロックとの間に直接設けるこ
とができる。あるいは、これらの入出力信号は、データ
・バッファまたは周波数変換器として機能することがで
きる先入れ先出し（ＦＩＦＯ）メモリに、またはメモリ
から提供してもよい。

【００３６】これらの入出力回路は、パッドＰ１ ６１
０およびＰ２ ６２０が以下を提供できるように選択す
ることができる。

【００３７】１つの高速ディファレンシャル出力、１つ
の高速ディファレンシャル入力、１つの中速または低速
のディファレンシャル出力、１つの中速または低速のデ
ィファレンシャル入力、２つのシングルエンド入力、２
つのシングルエンド出力、または１つのシングルエンド
入力および１つのシングルエンド出力。

【００３８】信号経路は、信号を多重化し、パス・デバ
イスを開き、ショートさせることによって、または他の
選択構造を使用することによって選択することができ
る。特定の実施形態では、マルチプレクサを使用して入
力パッドおよび出力パッドからの回路を結合または切断
する。他の実施形態の入出力回路は、それらが上記のリ
ストよりも多い、異なる、または少ない入力および出力
のタイプを提供するように選択することができる。

【００３９】図６の回路を高速出力として構成した場合
は、高速出力ブロックＨＳＯＵＴ６８０が選択され、他
のブロックは選択されない。出力信号ＤＯＨをライン６
８４で受け取る。信号ＤＯＨは、集積回路のコア内の論
理ゲート、またはＦＩＦＯから受け取ることができる。
例えば、ＤＯＨは、集積回路内部の回路から低周波数ま
たは中程度の周波数でデータを受け取り、より高い周波
数でデータを出力するＦＩＦＯによって提供することが
できる。クロック信号は、パス・ゲート６４２により高
速クロック６４０の１つに選択的に結合されるライン６
８２で受け取られる。出力イネーブル信号ＯＥＨがライ
ン６８３で受け取られ、これにより高速出力回路を使用
可能または使用不可にする。ディファレンシャル高速出
力がパッドＰ１ ６１０およびＰ２ ６２０に提供され
る。

【００４０】ディファレンシャル高速入力を提供するよ
うに図６の回路を構成した場合は、高速入力ブロック６
９０が選択され、他の入出力回路は選択されない。この
ディファレンシャル高速入力はパッドＰ１ ６１０およ
びＰ２ ６２０で受け取られる。高速の信号ＤＩＨが、
ライン６９４を通じて集積回路のコアに提供される。信
号ＤＩＨは、集積回路内部の高速回路が受け取ってもＦ
ＩＦＯが受け取ってもよく、その出力はより低い速度で
クロックされる。高速のクロック信号がライン６９２で
高速入力ブロックに提供される。このラインはパス・デ
バイス６４４により高速クロック６４０の１つに選択的
に結合される。

【００４１】この回路は、各パッドが中速または低速の
シングルエンド出力を提供するように構成してもよい。
例えば、出力ブロックＯＵＴ１ ６７０を選択すること
ができ、高速出力ブロックＨＳＯＵＴ６８０および入力
ブロックＩＮ１ ６５０は選択されない。出力ブロック
ＯＵＴ１ ６７０は、ライン６１２で出力パッドＰ１６
１０に出力信号を提供する。入力信号ＤＯ１は、この場
合もコア回路または変換ＦＩＦＯからライン６７４で受
け取られる。グローバルまたはローカル・クロック６３
０の１つから、低速または中速のクロック信号がライン
６７２でパス・デバイス６３４によって受け取られる。
出力ブロックＯＵＴ１は、出力イネーブル回路ＯＥ１
６６０によって使用可能または使用不可にすることがで
きる。この特定の例では、出力イネーブル回路６６０と
出力回路６７０は、同じクロック信号をライン６７２で
受け取る。他の実施形態では、これらのブロックは別個
のクロック信号を受け取ることができる。出力イネーブ
ル・ブロックＯＥ１ ６６０は、集積回路のコアから出
力イネーブル信号６６４を受け取り、ライン６６１でイ
ネーブル信号を出力ブロックＯＵＴ１ ６７０に提供す
る。同様の回路が出力ブロックＯＵＴ２ ６７５と出力
イネーブル・ブロックＯＥ ６６５によって提供され、
これらのブロックはパッドＰ２ ６２０に結合される。

【００４２】図６の回路は、パッドＰ１ ６１０および
Ｐ２ ６２０の１つまたは両方がシングルエンドの入力
信号も受け取ることができるように構成することもでき
る。例えば、パッドＰ１ ６１０でシングルエンドの入
力信号を受け取り、ライン６１２で入力回路ＩＮ１ ６
５０に提供することができる。入力回路ＩＮ１ ６５０
は、ラインＤＩ１ ６５４を通じてチップの残りの部分
に入力信号を提供する。ＤＩ１は、先のように、集積回
路中のコア回路に提供してもＦＩＦＯに提供してもよ
い。ライン６５２で、パス・デバイス６３２を通じてグ
ローバル・クロックまたはローカル・クロック６３０の
１つからクロック信号が受け取られる。同様の回路が入
力ブロックＩＮ２ ６５５によって提供され、これはパ
ッドＰ２６２０に結合される。

【００４３】さらに、信号ライン６９３など他の信号ラ
インが設けられている。これはこの回路を中速または低
速のディファレンシャル入力として構成することを可能
にする経路を提供し、この場合はパッドＰ１ ６１０お
よびＰ２ ６２０で受け取ったディファレンシャル入力
が出力ＤＩ１としてライン６５４で提供される。さらに
信号経路６７３が設けられており、出力ブロックＯＵＴ
１ ６７０によって受け取った中速または低速の出力信
号ＤＯ１ ６７４が、ディファレンシャル出力としてパ
ッドＰ１ ６１０およびＰ２ ６２０に提供される。

【００４４】より柔軟で、低速の入出力回路がさらに高
い構成可能性を提供する。例えば、低速の回路は、異な
る周波数と異なる位相で動作するより多くのクロック・
ラインの選択に選択的に結合することができる。また、
ＪＴＡＧのバウンダリ・テストもサポートすることがで
きる。特定の実施形態では、より正確にタイミングを合
わせた出力イネーブル信号を低速出力バッファまたはド
ライバで利用することができ、ＦＩＦＯ、または直接コ
ア論理アレイ・ブロックに低速回路を結合することがで
きるのに対し、高速の入出力回路は一般にＦＩＦＯの周
波数変換能力を必要とする。また、高速回路にはクリア
機能しかないのに対して、低速回路はプリセット、クリ
ア、およびイネーブルの機能を含む。さらに、低速回路
はシングルエンド方式なので、２つのパッドを低速回路
用の２つの出力パッド、２つの入力パッド、あるいは１
つの入力パッドと１つの出力パッドとして使用すること
ができるが、ディファレンシャルに基づく性質のために
高速の入力または出力１つには２つのパッドが必要とさ
れる。

【００４５】図７は、本発明の一実施形態による入出力
インターフェースのブロック図である。これには、入出
力回路７０１に接続されたパッドＰ１ ７１０およびＰ
２７２０が含まれ、回路７０１は、コア回路７０２とＦ
ＩＦＯ７１５および７２５とのインターフェースをと
る。多くの場合、コア回路７０２とＦＩＦＯ７１５およ
び７２５は集積回路の中心に配置され、一方、入出力回
路７０１は集積回路の周辺部に配置され、パッドはその
端部に配置される。

【００４６】入出力レジスタはそれぞれダブルデータ・
レート・レジスタでよい。あるいは、各レジスタは単一
のフリップフロップでもよい。したがって、レジスタか
らＦＩＦＯ７１５および７２５への各入出力ラインは、
１本または複数のデータ・ラインにすることができる。
例えば、出力レジスタがダブルデータ・レート・レジス
タである場合、図の入力ラインは２本のデータ・ライン
からなる。各データ・ラインは、シングルエンド方式の
シグナリングの場合は１本のライン、またはディファレ
ンシャル方式のシグナリングの場合は２本のラインにな
る。ダブルデータ・レート・レジスタをＦＩＦＯに結合
する場合、図の各ＦＩＦＯは２つの出力を有する単一の
ＦＩＦＯ、または２つの個別のＦＩＦＯにすることがで
きる。

【００４７】ＦＩＦＯ７１５、出力レジスタ７８０、マ
ルチプレクサ７８１、およびディファレンシャル出力バ
ッファまたはドライバ７８２によって高速のディファレ
ンシャル出力経路が形成される。高速のディファレンシ
ャル出力となるように図７の回路を選択的に構成する場
合、通例これらの回路が選択的に活動化され、他の回路
は非活動化される。例えば、活動化された回路はマルチ
プレクサを通じて出力パッドに結合することができ、一
方非活動化した回路は他のマルチプレクサによって切断
される。また、電力を節減するために非活動化回路への
クロック入力は切断することができ、すなわちパス・デ
バイスまたは他の接続を通じて活動化されたクロック・
ラインに接続されない。これらのマルチプレクサ、パス
・デバイス、および他の接続は、プログラム可能ビッ
ト、動的な信号、あるいは他の手段によって制御するこ
とができる。プログラム可能ビットは、ＥＥＰＲＯＭ、
フラッシュ、ＳＲＡＭ、ＤＲＡＭ、ＭＲＡＭ、ヒュー
ズ、アンチヒューズ、あるいは他の回路に記憶すること
ができる。動的信号は、コア論理ブロック、外部回路、
あるいはその他のソースによって生成することができ
る。

【００４８】ＦＩＦＯ７１５は入力信号（図示せず）を
コア回路から受け取り、高速出力レジスタ７８０の入力
に結合された出力を提供する。しばしば、ＦＩＦＯ７１
５は、低周波数のコア回路と高周波数のディファレンシ
ャル出力間のバッファおよび周波数変換器として機能す
る。高速出力レジスタ７８０は、高速クロック・ライン
７４０の１つによってクロックされる。高速レジスタの
出力はマルチプレクサ７８１に提供され、マルチプレク
サは出力バッファ７８２を駆動する。出力バッファ７８
２は、パッドＰ２ ７２０およびＰ１ ７１０に、反転
させる出力信号および反転させない出力信号を提供す
る。ディファレンシャル出力バッファ７８２は、１つま
たは複数の規格または規約と選択的に互換性のある出力
信号を提供することができる。例えば、出力バッファ７
８２は、ＬＶＤＳ、ＬＶＰＥＣＬ、ハイパートランスポ
ート、およびＰＣＭＬの１つまたは複数と互換性のある
出力信号を提供することができる。これらの高周波入出
力の規格および規約は、通例、ディファレンシャル方式
のシグナリングを規定する。したがって、高速の入出力
回路はしばしば２つのパッドの使用を必要とする。

【００４９】ディファレンシャル入力バッファすなわち
ドライバ７９１、高速入力レジスタ７９０、マルチプレ
クサ７９３、およびＦＩＦＯ７２５によって高速のディ
ファレンシャル入力経路が形成される。高速のディファ
レンシャル入力を提供するように図７の出力回路を選択
的に構成した場合、通例はこれらの回路は選択的に活動
化され、残りの回路は非活動化される。パッドＰ１ ７
１０およびＰ２ ７２０で高速ディファレンシャル入力
信号を受け取ってディファレンシャル入力バッファ７９
１に与え、バッファは高速入力レジスタ７９０に入力信
号を提供する。高速入力レジスタ７９０は、マルチプレ
クサ７９３を通じてＦＩＦＯ７２５に出力を送る。高速
入力レジスタ７９０は、高速クロックＨＣＬＫ７４０の
１つによってクロックされる。通常、ＦＩＦＯ７２５
は、高速入力レジスタからコア７０２内の低速コア回路
への周波数変換を行う。ディファレンシャル入力バッフ
ァ７９１は、１つまたは複数の規格または規約と互換性
のある入力信号を受け取ることができる。入力バッファ
７９１は、例えばＬＶＤＳ、ＬＶＰＥＣＬ、ハイパーロ
ランスポート、およびＰＣＭＬの１つまたは複数と互換
性のある入力信号を受け取ることができる。

【００５０】出力レジスタ７７０と、出力バッファまた
はドライバ７７１により、パッドＰ１ ７１０にシング
ルエンドの出力信号を提供することができる。パッドＰ
１７１０にシングルエンドの出力信号が提供される際、
通例これらの回路は活動化され、一方、入力レジスタ７
５０、入力バッファ７５１、高速出力レジスタ７８０、
および高速入力レジスタ７９０など入出力回路７０１中
の他の関連する回路は非活動化される。出力レジスタ７
７０でコア回路７０２またはＦＩＦＯ７１５から信号が
受け取られる。出力レジスタ７７０は出力信号をシング
ルエンドの出力バッファ７７１に提供し、バッファ７７
１はパッドＰ１ ７１０を駆動する。出力バッファ７７
１は、出力イネーブル・レジスタ７６０によって使用可
能または使用不可にすることができる。出力レジスタ７
７０および出力イネーブル・レジスタ７６０は、グロー
バル・クロックまたはローカル・クロック７３０の１つ
の真のバージョンまたは 補完的なバージョンによって
クロックされる。この特定の実施形態では、それぞれク
ロック出力イネーブル・レジスタ７６０と出力レジスタ
７７０をクロック制御するクロック・マルチプレクサ７
６３および７７３は同じクロック・ラインに結合され
る。他の実施形態では、これらのマルチプレクサを個別
のクロック・ラインに結合してもよい。出力バッファ７
７１は、１つまたは複数の規格または規約に従った出力
を提供することができる。出力バッファ７７１は、例え
ばＬＶＴＴＬ、ＬＶＣＭＯＳ、ＳＳＴＬ、およびＴＴＬ
の１つまたは複数に従った信号を提供することができ
る。同様に、出力レジスタ７７５および出力バッファ７
７６によりシングルエンドの出力信号をパッドＰ２ ７
２０に提供することができ、これは出力イネーブル・レ
ジスタ７６５によって可能になる。

【００５１】入力バッファ７５１および入力レジスタ７
５０を使用して、パッドＰ１ ７１０からシングルエン
ドの入力信号を受け取ることができる。シングルエンド
の入力信号をパッドＰ１で受け取る際、通例これらの回
路は活動化され、一方出力レジスタ７７０、出力バッフ
ァ７７１、出力イネーブル・レジスタ７６０、高速出力
レジスタ７８０、および高速入力レジスタ７９０など他
の関連する回路は非活動化される。パッドＰ１ ７１０
で受け取られる信号は、ライン７１２を通じて入力バッ
ファ７５１に送られる。入力バッファ７５１は、１つま
たは複数の仕様または規約に従ったことができる。入力
バッファ７５１は、例えばＬＶＴＴＬ、ＬＶＣＭＯＳ、
ＳＳＴＬ、およびＴＴＬの１つまたは複数によることが
可能である。入力バッファ７５１は入力レジスタ７５０
に入力信号を提供し、入力レジスタはＦＩＦＯ７２５、
またはコア７０２中の他の回路を駆動する。入力レジス
タ７５０は、マルチプレクサ７５３を通じてグローバル
またはローカルのクロック・ライン７３０の１つからの
クロック信号の真のバージョンまたは補完的なバージョ
ンによってクロックされる。同様に、パッドＰ２ ７２
０からバッファ７５６でシングルエンドの入力信号を受
け取ることができ、これにより入力レジスタ７５５が駆
動される。

【００５２】他の構成ではこれらの入出力回路７０１を
選択的に使用可能にすることができる。例えば、ディフ
ァレンシャル入力バッファ７９１は、その出力をマルチ
プレクサ７５２を通じて入力レジスタ７５０に送ること
ができる。また、出力レジスタ７７０は、その出力をマ
ルチプレクサ７８１を通じてディファレンシャル出力バ
ッファ７８２に送ることができる。本発明の他の実施形
態では、入出力回路７０１の他の組み合わせを選択的に
可能にし、選択的にＦＩＦＯ７１５および７２５とコア
回路７０２に結合することができる。

【００５３】ＦＩＦＯ７１５および７２５は、高速の入
出力回路と低速のコア論理アレイ・ブロックとの間の周
波数変換を行う。具体的には、各ＦＩＦＯは、小さな組
込アレイ・ブロック（ＳＥＡＢ）、または他の組込メモ
リ・ブロックから形成することができる。ＳＥＡＢは、
Ａｌｔｅｒａ Ｓｔｒａｔｉｘデバイスに用いられる組
込メモリ・ブロックの１タイプである。図７の回路を高
速入力として構成する場合、高速入力レジスタ７９０か
らのデータ信号はＦＩＦＯ７２５でシリアルに受け取ら
れ記憶される。このデータは、２つの方式の１つによ
り、より低い周波数でＦＩＦＯ７２５から出力すること
ができる。第１に、ＦＩＦＯ７２５の読み出しポートは
その書き込みポートよりも広くすることができる。この
方式で、ＦＩＦＯ７２５は、高速の入力データをより低
い周波数に変換するシリアルからパラレルへのデータ変
換を行う。第２に、ＦＩＦＯ７２５の読み出しポート
は、その書き込みポートよりも低い周波数でクロックさ
れる。この方式により、高周波数でシリアルに書き込ま
れた高速データが、より低い周波数でシリアルに読み出
される。この場合にはバッファのオーバーランを回避す
るように注意しなくてはならない。図７の回路を高速出
力として構成する場合、コア論理アレイ・ブロックから
のデータ信号はＦＩＦＯ７１５でシリアルまたはパラレ
ルに受け取ることができる。ＦＩＦＯ７１５でデータが
パラレルに受け取られる場合は、それをシリアルに高速
出力レジスタ７７０に読み出すことができる。この場合
も、この結果、低速のコア論理アレイ・ブロックから高
速の出力レジスタ７７０への周波数変換が行われる。あ
るいは、ＦＩＦＯ７１５でデータがシリアルに受け取ら
れる場合は、より高い周波数でシリアルにクロックさ
れ、出力レジスタ７７０にセットされることができる。
この場合にはバッファのアンダーランを回避するように
注意しなくてはならない。

【００５４】図８Ａは、高速のディファレンシャル出力
をより詳細に示すブロック図であり、この出力は、図６
のＨＳＯＵＴ６８０として、図７の高速出力レジスタ７
８０およびディファレンシャル出力バッファ７８２とし
て、あるいは本発明の他の実施形態における回路として
使用することができる。これには、ＦＩＦＯ８２５ａお
よび８２５ｂ、フリップフロップ８８０ａおよび８８０
ｂ、マルチプレクサ８５０、および出力バッファ８８２
が含まれる。ＦＩＦＯ８２５ａおよび８２５ｂは、交互
に、２つの出力を有する１つのＦＩＦＯであってもよ
い。フリップフロップ８８０ａおよび８８０ｂとマルチ
プレクサ８５０は、ダブルデータ・レートの出力レジス
タを形成する。マルチプレクサ８５０の出力に接続され
た第２のマルチプレクサは、ディファレンシャル出力バ
ッファ８８２にアクセスするための別の信号経路を提供
するのに使用することができる。この第２のマルチプレ
クサは、高速出力が非活動化され選択されない際に、出
力バッファから高速レジスタを切断するためにも使用す
ることができる。さらに別のマルチプレクサまたはパス
・デバイスをレジスタ・データとクロック入力の経路に
挿入して、この経路を非活動化し、電力を節減すること
ができる。当業者には、本発明に従ったこの回路にはこ
の他の修正を加えられることが認識されよう。

【００５５】入力信号が、ＦＩＦＯ８２５ａおよび８２
５ｂによってラインＤＩＮ１ ８２１およびＤＩＮ２
８２２で受け取られる。この例では、入力信号は、パス
・デバイス８３４および８３２によって選択されるグロ
ーバル・クロックまたはローカル・クロック８３０によ
ってＦＩＦＯにクロックされる。ＦＩＦＯ８２５ａは、
フリップフロップ８８０ａによって受け取られる出力を
提供する。ＦＩＦＯ８２５ｂは、フリップフロップ８８
０ｂによって受け取られる出力を提供する。ＦＩＦＯ８
２５ａおよび８２５ｂの出力信号は、パス・デバイス８
４６および８４４によって選択される高速クロック・ラ
イン８４０によってクロックされる。フリップフロップ
８８０ａおよび８８０ｂも、パス・デバイス８４２によ
って選択される高速クロック・ライン８４０の１つによ
ってクロックされる。フリップフロップ８８０ａおよび
８８０ｂの出力は、マルチプレクサ８５０への入力とし
て提供され、マルチプレクサの出力は、フリップフロッ
プによって受け取られたのと同じクロック信号によって
選択される。マルチプレクサ８５０の出力は、ディファ
レンシャル高速出力バッファ８８２に提供され、これが
パッドＰ１ ８１０およびＰ２ ８２０を駆動する。

【００５６】各クロック・サイクル中にフリップフロッ
プ８８０ａと８８０ｂの間で多重化することによって、
出力信号のデータ・レートがフリップフロップ出力Ｑ１
８１１およびＱ２ ８１２の２倍になる。さらに、デ
ータをＦＩＦＯ入力ＤＩＮ１８２１およびＤＩＮ２ ８
２２で並列に受け取ることができる。例えば、入力ＤＩ
Ｎ１ ８２１でＦＩＦＯ８２５ａによってデータの４ビ
ットを受け取ることができ、入力ＤＩＮ２ ８２２でＦ
ＩＦＯ８２５ｂによって４ビットを受け取ることができ
る。各ＦＩＦＯからの４ビットを、ＤＩＮ１ ８２１お
よびＤＩＮ２８２２でのデータ転送のデータ・レートの
４倍でフリップフロップ８８０ａおよび８８０ｂにクロ
ックされることができる。マルチプレクサ８５０を用い
てフリップフロップ８８０ａと８８０ｂの出力を多重化
することによって、データ・レートが再び効果的に倍増
され、ＤＩＮ１ ８２１およびＤＩＮ２ ８２２に比べ
て、ＶＯＵＴではデータ・レートが８倍に増大する。他
の実施形態では、ＦＩＦＯによって４ビットよりも多
い、または少ないビットを並列に受け取ることができ、
より高い、またはより低いデータ変換率をもたらす。

【００５７】ＦＩＦＯ８２５の出力がハイに保たれ、Ｆ
ＩＦＯ８２５ｂの出力がローに保たれる場合、結果とし
て得られる出力信号は、交互に０と１をもつ高速クロッ
クになる。具体的には、ライン８２１でＤＩＮ１がハイ
に保たれ、ライン８２２でＤＩＮ２がローに保たれる場
合、ＦＩＦＯ８２５ａの出力、すなわちライン８１１で
のＱ１がハイであり、ＦＩＦＯ８２５ｂの出力、すなわ
ちライン８１２でのＱ２がローである。マルチプレクサ
８５０は、ライン８１１でのハイ信号Ｑ１とライン８１
２でのロー信号Ｑ２とを交互に選択し、それによりクロ
ック信号を発生する。あるいは、フリップフロップ８８
０ａおよび８８０ｂへの入力を、選択可能な入力として
論理ハイまたは論理ロー・レベルを有するマルチプレク
サに結合することができる。

【００５８】クリア・ラインが、ライン８８５でフリッ
プフロップ８８０ａおよび８８０ｂに提供される。最高
速度を達成できるように、フリップフロップ８８０ａお
よび８８０ｂの機能を制限することが望ましい。したが
って、これらのフリップフロップは、プリセット・ライ
ンまたはイネーブル・ラインを含まない。他の実施形態
では、これらのラインを含むことができる。他の実施形
態では、クリア・ライン８８５を含まない場合があり、
それによりフリップフロップ８８０ａおよび８８０ｂの
構造をさらに簡略化する。

【００５９】図８Ｂに、本発明の特定の実施形態で使用
することができる調節可能な遅延ラインを例示する。例
えば、入力ライン８１５ａをマルチプレクサ８５０の出
力に結合することができ、出力ライン８１５ｂは高速デ
ィファレンシャル出力バッファ８８２の入力に結合され
る。調節可能遅延ラインは、遅延ライン８６０およびマ
ルチプレクサ８７０を含む。ライン８１５ａで受け取ら
れた信号は、遅延され、ライン８６１、８６２、および
８６３に出力として提供される。これらのラインは、タ
ップおよび遅延ラインの出力に対応することができる。
これらのライン、およびライン８１５ａでの入力信号
は、マルチプレクサ８７０、およびライン８１５ｂでの
出力によって選択可能である。このようにして、ディフ
ァレンシャル出力のクロック対Ｑ遅延を調節することが
できる。これは、セットアップおよび保持時間を最適化
するのに有用である。同様の調節可能な遅延ラインを、
含まれる入力および出力回路それぞれにおける適切な位
置に挿入することができる。

【００６０】図９Ａは、図８Ａの出力回路の動作を例示
するタイミング図である。ＦＩＦＯ入力信号ＤＩＮ１
９２１ａおよびＤＩＮ２ ９２２ａ、フリップフロップ
出力Ｑ１ ９１１ａおよびＱ２ ９１２ａ、クロック信
号９８６ａ、ならびに出力電圧Ｖｏｕｔ９１０ａが含ま
れている。この例では、ＦＩＦＯの書込みポートは４ビ
ット幅であり、ＦＩＦＯ入力信号ＤＩＮ１ ９２１の一
部分が、４つの入力ビットＡ、Ｂ、Ｃ、およびＤをそれ
ぞれ１つの入力ラインに含む。ＦＩＦＯ入力信号ＤＩＮ
２ ９２２の一部分は、ビットＥ、Ｆ、Ｇ、およびＨを
それぞれ１つの入力ラインに含む。ＦＩＦＯは、これら
の入力信号を記憶し、それらをフリップフロップ８８０
ａおよび８８０ｂに送る。これらのフリップフロップ
は、クロック信号９８６によってクロックされ、ＦＩＦ
Ｏ８２５ａおよび８２５ｂの入力でのデータ・レートの
４倍の周波数でデータを出力する。マルチプレクサ８５
０は、入力を交互に選択し、データ・レートを倍増し
て、フリップフロップの出力からデータをインターリー
ブする。したがって、シーケンスＡ、Ｅ、Ｂ、Ｆ、Ｃ、
Ｇ、Ｄ、およびＨでの出力ビットを含むＶｏｕｔ９１０
ａがパッドＰ１ ８１０およびＰ２ ８２０に提供され
る。見て分かるように、Ｖｏｕｔ９１０ａのデータ・レ
ートは、ＤＩＮ１ ９２１ａおよびＤＩＮ２ ９２２ａ
を構成する４つの入力信号のデータ・レートの８倍であ
る。この特定の例では、ＤＩＮ１ ９２１ａおよびＤＩ
Ｎ２ ９２２ａが４ビット幅である。他の実施形態で
は、これらを４ビット幅よりも大きく、または小さくす
ることができる。

【００６１】図９Ｂは、図８Ａの出力回路の代替動作を
例示するタイミング図である。ＦＩＦＯ入力信号ＤＩＮ
１ ９２１およびＤＩＮ２ ９２２、フリップフロップ
出力Ｑ１ ９１１およびＱ２ ９１２、クロック信号９
８６、ならびに出力電圧Ｖｏｕｔ９１０が含まれてい
る。この例では、ＦＩＦＯ入力信号ＤＩＮ１ ９２１の
一部分が、４つの入力ビットＡ、Ｂ、Ｃ、およびＤを含
む。ＦＩＦＯ入力信号ＤＩＮ２ ９２２の一部分は、ビ
ットＥ、Ｆ、Ｇ、およびＨを含む。ＦＩＦＯは、これら
の入力信号を記憶して、後でそれらをフリップフロップ
８８０ａおよび８８０ｂに送る。これらのフリップフロ
ップは、クロック信号９８６によってクロック制御さ
れ、ＦＩＦＯ８２５ａおよび８２５ｂの入力でのデータ
・レートよりも高い周波数で出力する。マルチプレクサ
８５９が、入力を交互に選択し、それによりフリップフ
ロップの出力からデータをインターリーブする。したが
って、シーケンスＡ、Ｅ、Ｂ、Ｆ、Ｃ、Ｇ、Ｄ、および
Ｈでの出力ビットがパッドＰ１８１０およびＰ２ ８２
０に提供される。

【００６２】図１０は、図６のＨＳＩＮ６９０、図７の
高速入力レジスタ７９０およびディファレンシャル入力
バッファ７９１、または本発明の他の実施形態での他の
回路として使用することができる高速ディファレンシャ
ル入力のさらなる詳細を示すブロック図である。ＦＩＦ
Ｏ１０２５ａおよび１０２５ｂ、フリップフロップ１０
９０ｂおよび１０９０ｃ、ラッチ１０９０ａ、および入
力バッファ１０９１が含まれている。別法として、ＦＩ
ＦＯ１０２５ａおよび１０２５ｂを、２つの入力を有す
る１つのＦＩＦＯにすることもできる。他の図と同様
に、これらのＦＩＦＯは、例えば、２つの入力ポートお
よび２つの出力ポートを有する１つのＦＩＦＯであって
よい。また、入力ポートと出力ポートは、構成可能であ
る場合があり、入力ポートが１つのクロックを共有する
ことができ、出力ポートが別のクロックを共有すること
ができる。

【００６３】フリップフロップ１０９０ｂおよび１０９
０ｃと、ラッチ１０９０ａとが、ダブル・データ・レー
ト入力レジスタを形成する。別法として、ラッチ１０９
０ａを第３のフリップフロップにすることができる。マ
ルチプレクサまたはパス・デバイスをＣＬＫ１０４３、
Ｑ１ １０６２、Ｑ２ １０６１、またはレジスタ・デ
ータ入力経路に挿入して、この高速入力経路を非活動化
し、電力を節約することができる。本発明に適合するこ
の回路に他の修正を施すこともできることを当業者は理
解されよう。

【００６４】入力信号は、入力バッファ１０９１によっ
てパッドＰ１ １０１０およびＰ２１０２０で受け取ら
れる。入力バッファ１０９１は、フリップフロップ１０
９０ｂおよび１０９０ｃに入力を提供する。高速クロッ
ク信号が、パス・デバイス１０４２によってＨＣＬＫク
ロック・ライン１０４０の１つから選択される。クロッ
ク信号は、ライン１０４３でフリップフロップ１０９０
ｃおよびラッチ１０９０ａに印加され、インバータ１０
５０によって反転されて、フリップフロップ１０９０ｂ
に送られる。入力バッファ１０９１からのデータは、フ
リップフロップ１０９０ｃによってクロックの立ち上が
り端でラッチされ、フリップフロップ１０９０ｂによっ
てクロックの立ち下がり端でラッチされる。フリップフ
ロップ１０９０ｂによって記憶されたデータは、ラッチ
１０９０ａによってリタイム(retime)され、それによ
り、信号Ｑ２ １０６１およびＱ３ １０６２が、クロ
ックの立ち上がり端でＦＩＦＯ１０２５ａおよび１０２
５ｂに送られる。ＦＩＦＯ１０２５ａおよび１０２５ｂ
は、データをバッファし、ラインＤＯＵＴ１ １０２６
およびＤＯＵＴ２ １０２７でより低い周波数でデータ
をコア回路に提供する。

【００６５】信号Ｖｉｎ１０１２は、フリップフロップ
１０９０ｃによってクロックの立ち上がり端でラッチさ
れ、フリップフロップ１０９０ｂによってクロックの立
ち下がり端でラッチされるので、Ｑ３ １０６２および
Ｑ２ １０６１で結果として得られるデータ・レートは
Ｖｉｎ１０１２の半分になる。すなわち、フリップフロ
ップ１０９０ａおよび１０９０ｂは、入力データの２ビ
ット直並列変換を行う。この概念はさらに、ＦＩＦＯ１
０２５ａおよび１０２５ｂで拡張することができる。例
えば、直列に受け取られる４ビットを、ＦＩＦＯ出力Ｄ
ＯＵＴ１ １０２６およびＤＯＵＴ２ １０２７で並列
に出力することができる。このようにして、入力信号Ｖ
ｉｎ １０１２と、ＤＯＵＴ１ １０２６およびＤＯＵ
Ｔ２ １０２７とから８倍の周波数変換が達成される。
他の実施形態では、４ビットよりも多い、または少ない
ビットを、ＦＩＦＯ１０２５ａおよび１０２５ｂによっ
て直列データから並列データに変換することができ、そ
れにより異なる全体周波数変換を達成する。

【００６６】図１１Ａは、図１０の入力回路の動作を例
示するタイミング図である。クロック信号１１４３ａ、
入力信号１１１２ａ、フリップフロップ出力Ｑ１ １１
６０ａおよびＱ２ １１６１ａ、ラッチ出力Ｑ３ １１
６２ａ、ならびにＦＩＦＯ出力ＤＯＵＴ１ １１２６ａ
およびＤＯＵＴ２ １１２７ａが含まれている。この例
では、入力信号ＶＩＮ１１１２ａの一部分が、データ・
ビット・シーケンスＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、およびＧ
を含む。クロック信号１１４３ａが、立ち上がり端と立
ち下がり端で交互に入力信号１１１２ａを各フリップフ
ロップ内にラッチし、波形Ｑ１ １１６０ａおよびＱ２
１１６１ａをもたらす。典型的には、クロック信号１
１４３ａが入力信号ＶＩＮ１１１２ａと直交する。これ
は、「ウィンドウ・センタリング」と呼ばれ、入力レジ
スタでのデータ・エラーを最小限に抑える。Ｑ１ １１
６０ａは、ラッチ１０９０ａによってクロック・サイク
ルの半分だけ遅延されて、信号１１６２ａを形成する。
これらの信号Ｑ２ １１６１ａおよびＱ３ １１６２ａ
が記憶され、ＦＩＦＯ１０２５ａおよび１０２５ｂによ
って波形ＤＯＵＴ１ １１２６ａおよびＤＯＵＴ２ １
１２７ａとして、より低い周波数で並列に出力される。

【００６７】図１１Ｂは、図１０の入力回路の代替動作
を例示するタイミング図である。クロック信号１１４３
ｂ、入力信号１１１２ｂ、フリップフロップ出力Ｑ１
１１６０ｂおよびＱ２ １１６１ｂ、ラッチ出力Ｑ３
１１６２ｂ、ならびにＦＩＦＯ出力ＤＯＵＴ１ １１２
６ｂおよびＤＯＵＴ２ １１２７ｂが含まれている。こ
の例では、入力信号ＶＩＮ１１１２ｂの一部分が、デー
タ・ビット・シーケンスＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、およ
びＧを含む。クロック信号１１４３ｂは、立ち上がり端
と立ち下がり端で交互に入力信号１１１２ｂを各フリッ
プフロップ内にラッチし、波形Ｑ１ １１６０ｂおよび
Ｑ２ １１６１ｂをもたらす。Ｑ１ １１６０ｂは、ラ
ッチ１０９０ａによってクロック・サイクルの半分だけ
遅延される。これらの信号Ｑ２ １１６１ｂおよびＱ３
１１６２ｂがバッファされ、ＦＩＦＯ１０２５ａおよ
び１０２５ｂによって波形ＤＯＵＴ１ １１２６ｂおよ
びＤＯＵＴ２ １１２７ｂとして、より低い周波数で出
力される。ここでも、クロック信号１１４３ｂはしばし
ば、入力信号ＶＩＮ１１１２ｂと直交（またはほぼ直
交）する。別法として、入力フリップフロップのセット
アップおよび保持時間に合うように入力信号のタイミン
グをとることができる。

【００６８】図１２は、図６の出力および出力イネーブ
ル回路６７０および６６０、または図７の出力レジスタ
７７０、出力イネーブル・レジスタ７６０、ならびに出
力バッファ７７１および７８２、あるいは本発明の他の
実施形態の他の回路として使用することができる出力回
路のより詳細なブロック図である。出力レジスタ１２７
０ａおよび１２７０ｂ、マルチプレクサ１２６０および
１２９０、クロック・マルチプレクサ１２７３、シング
ルエンド出力バッファ１２７１、ディファレンシャル出
力バッファ１２８２、出力イネーブル・レジスタ１２５
０ａおよび１２５０ｂ、ならびにＯＲゲート１２９５が
含まれている。フリップフロップ１２７０ａおよび１２
７０ｂと、マルチプレクサ１２６０とが、ダブル・デー
タ・レート出力レジスタを形成する。マルチプレクサま
たはパス・ゲートをレジスタ・データまたはクロック入
力経路内に挿入して、この出力経路を非活動化すること
ができる。さらに、マルチプレクサを使用して、１つの
レジスタまたはコア回路から出力バッファの一方または
両方に出力経路を直接形成することができる。本発明に
適合するこの回路に他の修正を施すことができることを
当業者には理解されたい。

【００６９】データ信号は、コア回路またはＦＩＦＯか
らライン１２７４ａおよび１２７４ｂで受け取られる。
ライン１２７７でのクロック信号は、パス・デバイス１
２３２によってグローバル・クロックまたはローカル・
クロック１２３０の１つから選択される。クロック・マ
ルチプレクサ１２７３は、このクロック信号の真のバー
ジョンまたは補完バージョンを選択し、フリップフロッ
プ１２７０ａおよび１２７０ｂのクロック入力と、デー
タ・マルチプレクサ１２６０の選択入力とをドライブす
る。出力が、フリップフロップ１２７０ａおよび１２７
０ｂによってマルチプレクサ１２６０に提供され、これ
らはインターリーブされて、出力バッファ１２７１また
は１２８２のいずれかをドライブする。出力バッファ１
２７１が選択される場合、パッドＰ１ １２１０にシン
グルエンド出力をドライブする。ディファレンシャル出
力バッファ１２８２は、活動化されると、パッドＰ１
１２１０およびＰ２ １２２０にディファレンシャル出
力をドライブする。

【００７０】出力バッファ１２７１は、イネーブル・レ
ジスタ１２５０ａおよび１２５０ｂによってドライブさ
れるＯＲゲート１２９５によってイネーブルされる。具
体的には、ライン１２５４での出力イネーブル信号が、
フリップフロップ１２５０ｂをドライブするフリップフ
ロップ１２５０ａによって受け取られる。フリップフロ
ップ１２５０ａおよび１２５０ｂの出力は、ＯＲゲート
１２９０によってＯＲ演算され、これが出力バッファ１
２７１のイネーブル入力をドライブする。この構成によ
り、イネーブル・レジスタは、連続する立ち上がり端と
立ち下がり端（または連続する立ち下がり端と立ち上が
り端）で出力バッファ１２７１をイネーブルし、ディス
エーブルすることができる。このようにすると、出力バ
ッファ１２７１を動的にトライステートとする、または
イネーブルとすることができる。別法として、マルチプ
レクサ１２９０は、論理ハイ（またはＶＣＣ）を選択
し、それによりフリップフロップ１２５０ｂをクリアす
ることができる。これにより、フリップフロップ１２５
０ａが、ライン１２５７でのＣＬＫ１信号の連続する立
ち上がり端で出力バッファ１２７１をイネーブルし、デ
ィスエーブルすることができる。また、これらの各場合
に、イネーブルとディスエーブル（またはディスエーブ
ルとイネーブル）の間に１つまたは複数の中間クロック
が存在する場合もある。

【００７１】この信号経路は通常、低周波数または中程
度の周波数の信号に関して使用することを見込んでいる
ので、フリップフロップ１２７０ａおよび１２７０ｂ
と、出力バッファ１２７１とは、より高速の信号経路内
で使用されるフリップフロップおよび出力バッファより
も高レベルの機能をサポートすることができる。この例
では、各フリップフロップが、それに関連するプリセッ
ト、クリア、およびイネーブル信号入力を有し、出力バ
ッファは、高インピーダンス出力を提供することができ
るようにイネーブル入力を有する。この例では、個別の
プリセット、イネーブル、およびクリア・ラインがデー
タ出力フリップフロップおよび出力イネーブル・フリッ
プフロップに提供される。他の実施形態では、信号ライ
ンをまとめて結合することができ、またはこれらの機能
のいくつかを省くことができる。別法として、各フリッ
プフロップが、これらの機能の１つまたは複数のための
個別信号ラインを有することができる。また、他の信号
をこれらの回路によってサポートすることができる。

【００７２】図１３は、図６の入力回路６５０、図７の
入力レジスタ７５０および入力バッファ７５１、または
本発明の他の実施形態での他の回路として使用すること
ができる入力回路を示すより詳細なブロック図である。
シングルエンド入力バッファ１３５１、ディファレンシ
ャル出力バッファ１３９１、ラッチ１３５０ａ、フリッ
プフロップ１３５０ｂおよび１３５０ｃ、およびクロッ
ク・マルチプレクサ１３５３が含まれている。別法とし
て、ラッチ１３５０ａをフリップフロップにすることが
できる。レジスタ・データまたはクロック入力経路内に
マルチプレクサを挿入して、このより低速の入力経路を
非活動化することができる。本発明に適合するこの回路
に他の修正を施すことができることを当業者は理解され
よう。

【００７３】シングルエンド信号はパッドＰ１ １３１
０で受け取られ、入力バッファ１３５１を通してフリッ
プフロップ１３５０ｂおよび１３５０ｃに提供される。
ディファレンシャル入力は、パッドＰ１ １３１０およ
びＰ２ １３２０で受け取られ、ディファレンシャル入
力バッファ１３９１に送られる。フリップフロップ１３
５０ｂおよび１３５０ｃの入力は、クロックの交互端で
記憶される。フリップフロップ１３５０ｂの出力は、ラ
ッチ１３５０ａによってリタイムされる。クロック信号
は、パス・デバイス１３３２によってグローバル・クロ
ックまたはローカル・クロック１３３０の１つから選択
される。選択されたクロック信号の真のバージョンまた
は補完バージョンが、マルチプレクサ１３５３によって
フリップフロップ１３５０ｃおよびラッチ１３５０ａに
提供される。この信号は、インバータ１３６０によって
反転されて、フリップフロップ１３５０ｂをドライブす
る。ラッチ１３５０ａおよびフリップフロップ１３５０
ｃの出力、Ｑ３ １３６１およびＱ２ １３６３は、Ｆ
ＩＦＯまたはコア回路に提供される。前述したように、
この回路は、低周波数または中程度の周波数の入力信号
用として意図されているので、より高レベルの機能を有
するフリップフロップおよびラッチを使用することがで
きる。図示した特定の例では、各フリップフロップおよ
びラッチが、プリセット、クリア、およびイネーブル入
力信号ラインを有する。他の実施形態では、他の入力信
号ラインを使用することができ、または図示した入力の
いくつかを省くことができる。特定の例では、１つのプ
リセット１３６５、１つのクリア１３６６、およびイネ
ーブル１３６７が、各フリップフロップおよびラッチに
接続されて示されている。本発明の他の実施形態では、
これらの回路のいくつかまたは全てを個別のラインに接
続することができる。

【００７４】図１４は、本発明の一実施形態で使用され
るグローバル、ローカル、および高速のクロックを発生
するために使用される位相ロック・ループを示すブロッ
ク図である。ＬＶＤＳＣＬＫ入力パッド１４１０、クロ
ック入力パッド１４２０、マルチプレクサ１４５０、お
よび位相ロック・ループ１４６０が含まれている。これ
らの回路は、ＨＣＬＫ１４４０、ＬＣＬＫ１４３０ａ、
およびＨＣＬＫ１４３０ｂを発生する。この例では、Ｌ
ＶＤＳＣＬＫ入力を、クロック入力または入出力パッド
として構成することができる。クロック入力パッド１４
２０は専用クロック入力である。各クロック入力パッド
１４２０は、ディファレンシャル入力を受信するための
２つの別々のパッドであっても、シングルエンド入力を
受信するための１つのパッドであってもよい。各マルチ
プレクサ１４５０は、２つの入力信号の一方を選択し、
位相ロック・ループ１４６０に基準クロックを提供す
る。ＰＬＬの出力は、ローカル、グローバル、または高
速のクロック・ラインとして選択可能である。本発明の
特定の実施形態では、図１４で図示される回路は、集積
回路の各側で繰り返される。したがって、各ＨＬＣＫ１
４４０が、集積回路の各側の４分の１を介して、すなわ
ち全周縁の１６分の１を介して経路付けられる。また、
集積回路の４分の１がそれぞれ、利用可能な４つのロー
カル・クロック・ラインを有し、集積回路全体を介して
総計１６本のグローバル・クロック・ラインが存在す
る。

【００７５】図１５は、図１４の位相ロック・ループ１
４６０として使用することができる位相ロック・ループ
の一例である。入力パッド１５０５および１５１０、入
力バッファ１５１５、加算ノード１５２０、電圧制御発
振器１５２５、周波数分周器１５３０、マルチプレクサ
１５４０、１５５０、１５６０、および１５７０、なら
びに分周器１５４５、１５５５、および１５６５が含ま
れている。シングルエンドまたはディファレンシャル基
準クロック入力信号がパッド１５０５および１５１０で
受け取られ、入力バッファ１５１５をドライブする。Ｖ
ＣＯ１５２５は、クロック信号を発生し、これが分周器
１５３０によって分周され、位相が加算ノード１５２０
でのバッファ基準クロック信号と比較される。信号間の
位相差が、エラー信号または制御電圧を生じて、ＶＣＯ
周波数を調節する。

【００７６】ＶＣＯ１５２５は、様々な位相を有するク
ロック信号をマルチプレクサ１５４０、１５５０、およ
び１５６０に提供することができるように、リング発振
器または同様の構造にすることができる。特定の実施形
態では、ＶＣＯが４つのディファレンシャル段階を備え
る。他の実施形態では、段階の数を変えることができ
る。この実施形態では、０、４５、９０、１３５、１８
０、２２５、２７０、および３１５度だけ移相された位
相を有するクロックを利用可能である。本発明の他の実
施形態では、ラインの数が異なり、様々な位相を有する
ラインをＶＣＯが利用できるようになっている。マルチ
プレクサ１５４０、１５５０、および１５６０は、利用
可能な入力の１つを選択し、分周器１５４５、１５５
５、および１５６５をドライブする。分周器１５４５、
１５５５、および１５６５は、Ｋ、Ｖ、およびＬによっ
て入力周波数を分周する。特定の実施形態では、Ｋ、
Ｖ、およびＬが、１〜１６のプログラム可能な整数値で
ある。他の実施形態では、これらは固定値であってよ
く、あるいは１つまたは複数の異なる範囲の値に沿って
可変にすることができる。マルチプレクサ１５７０は、
分周器１５６５の出力と入力バッファ１５１５の出力の
どちらかを選択する。様々な実施形態で、分周器１５４
５および１５５５の出力と、マルチプレクサ１５７０の
出力とを、高速、ローカル、またはグローバル・クロッ
ク信号として選択可能である。その一例を図１４に示
す。

【００７７】本発明の特定の実施形態の前述の説明は、
例示および説明の目的で提示したものである。説明した
正確な形態で本発明を網羅する、またはそれに限定する
ことを意図してはおらず、上述の教示に鑑みて多くの修
正および変形が可能である。様々な実施形態で、企図し
た特定の用途に適するように様々な修正を施して、当業
者が本発明を最良に利用することができるように、本発
明の原理およびその実際の適用例を最も良く説明するた
めにいくつかの実施形態を選択して説明した。

【図面の簡単な説明】

【図１】プログラム可能論理集積回路を有するデジタル
・システムを示す図である。

【図２】組み込みプロセッサを有するプログラム可能論
理集積回路の平面図を示す図である。

【図３】論理アレイ・ブロック（ＬＡＢ）の簡略化され
たブロック図である。

【図４】プログラム可能論理集積回路のプログラム可能
論理部分を示す図である。

【図５】本発明の一実施形態と一致する入出力論理構成
を示すブロック図である。

【図６】本発明の一実施形態と一致する入出力論理構成
を示す別のブロック図である。

【図７】本発明の一実施形態と一致する入出力インター
フェースのより詳細なブロック図である。

【図８】図６のＨＳＯＵＴとして使用されることができ
る高速ディファレンシャル出力、図７の高速出力レジス
タおよびディファレンシャル出力バッファ、または本発
明の別の実施形態の別の回路をより詳細に示すブロック
図（Ａ）と本発明の実施形態で使用することができる調
製可能な遅延ラインを示す図（Ｂ）である。

【図９Ａ】図８Ａの出力回路構成のオペレーションを示
すタイミング図である。

【図９Ｂ】図８Ａの出力回路構成の代替オペレーション
を示すタイミング図である。

【図１０】図６のＨＳＩＮとして使用されることができ
る高速ディファレンシャル入力、図７の高速入力レジス
タおよびディファレンシャル入力バッファ、または本発
明の別の実施形態の別の回路をより詳細に示すブロック
図である。

【図１１Ａ】図１０の入力回路構成のオペレーションを
示すタイミング図である。

【図１１Ｂ】図１０の入力回路構成の代替オペレーショ
ンを示すタイミング図である。

【図１２】図６の出力および出力イネーブル回路として
使用されることができる出力回路、図７の出力レジス
タ、出力イネーブル・レジスタおよび出力バッファ、ま
たは本発明の別の実施形態の別の回路のより詳細なブロ
ック図である。

【図１３】図６の入力回路として使用されることができ
る入力回路、図７の入力レジスタおよび入力バッファ、
または本発明の別の実施形態の別の回路を示すより詳細
なブロック図である。

【図１４】本発明の一実施形態で使用されるグローバ
ル、ローカル、かつ高速のクロックを生成するために使
用される位相ロック・ループを示すブロック図である。

【図１５】図１４の位相ロック・ループとして使用する
ことができる位相ロック・ループの一例を示す図であ
る。

【符号の説明】

１０１ 処理ユニット １０５ メモリ １１１ Ｉ／Ｏ １２１ プログラム可能論理デバイス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 チアカン・サン アメリカ合衆国・95035・カリフォルニア 州・ミルピタス・スカイライン ドライ ブ・2005 (72)発明者 ジョセフ・ファン アメリカ合衆国・95131−3104・カリフォ ルニア州・サンノゼ・ブリアリーフ サー クル・1231 (72)発明者 カイ・ニュエン アメリカ合衆国・95123・カリフォルニア 州・サンノゼ・スイス ドライブ・499 (72)発明者 フィリップ・パン アメリカ合衆国・94539・カリフォルニア 州・フリーモント・ギャレゴス アベニ ュ・43053 Ｆターム(参考） 5B077 AA14 AA41 5J042 AA10 BA08 CA00 CA13 CA14 CA15 CA20 CA27 DA00 DA06 5J056 AA11 AA12 AA13 AA16 AA22 AA23 AA26 BB02 BB09 BB54 BB58 CC14 FF10 GG14 KK01 KK02

Claims (26)

【特許請求の範囲】
1. 【請求項１】 パッドと、 パッドに結合された高速出力バッファと、 パッドに結合された低速出力バッファとを含み、 高速出力バッファと低速出力バッファとが選択可能に活
   動化され、高速出力バッファが活動状態の場合は低速出
   力バッファが非活動状態であり、低速出力バッファが活
   動状態の場合は高速出力バッファが非活動状態である集
   積回路。
2. 【請求項２】 高速出力バッファに結合された第１のフ
   リップ・フロップと、 低速出力バッファに結合された第２のフリップ・フロッ
   プとをさらに含み、 第１のフリップ・フロップは制御信号の第１の数を受け
   取るように構成されており、第２のフリップ・フロップ
   は制御信号の第２の数を受け取るように構成されてお
   り、第２の数が第１の数よりも大きな請求項１に記載の
   集積回路。
3. 【請求項３】 パッドに結合された高速入力バッファ
   と、 パッドに結合された低速入力バッファとをさらに含み、 高速入力バッファと低速入力バッファが選択可能に活動
   化される請求項２に記載の集積回路。
4. 【請求項４】 高速出力バッファがダブル・データ・レ
   ート・レジスタに結合する請求項１に記載の集積回路。
5. 【請求項５】 ダブル・データ・レート・レジスタが先
   入れ先出しメモリに結合する請求項４に記載の集積回
   路。
6. 【請求項６】 パッドと、 パッドに結合された高速入力バッファと、 パッドに結合された低速入力バッファとを含み、 高速入力バッファと低速入力バッファが選択可能に活動
   化され、高速入力バッファが活動状態の場合は低速入力
   バッファが非活動状態であり、低速入力バッファが活動
   状態の場合は高速入力バッファが非活動状態である集積
   回路。
7. 【請求項７】 高速入力バッファに結合された第１のフ
   リップ・フロップと、 低速入力バッファに結合された第２のフリップ・フロッ
   プとをさらに含み、 第１のフリップ・フロップは制御信号の第１の数を受け
   取るように構成されており、第２のフリップ・フロップ
   は制御信号の第２の数を受け取るように構成されてお
   り、第２の数が第１の数よりも大きな請求項６に記載の
   集積回路。
8. 【請求項８】 パッドに結合された高速出力バッファ
   と、 パッドに結合された低速出力バッファとをさらに含み、 低速出力バッファを動的にイネーブルすることができる
   請求項７に記載の集積回路。
9. 【請求項９】 高速入力バッファがダブル・データ・レ
   ート・レジスタに結合する請求項６に記載の集積回路。
10. 【請求項１０】 ダブル・データ・レート・レジスタが
    先入れ先出しメモリに結合する請求項９に記載の集積回
    路。
11. 【請求項１１】 第１の出力バッファに結合されている
    第１のダブル・データ・レート・レジスタを含む高速出
    力経路と、 第２の出力バッファに結合されている第２のダブル・デ
    ータ・レジスタを含む低速出力経路と、 第１の入力バッファに結合されている第３のダブル・デ
    ータ・レート・レジスタを含む高速入力経路と、 第２の入力バッファに結合されている第４のダブル・デ
    ータ・レジスタを含む低速入力経路とを含み、 第１の出力バッファ、第２の出力バッファ、第１の入力
    バッファ、第２の入力バッファがパッドに結合されてい
    る集積回路。
12. 【請求項１２】 高速出力経路が選択された場合、高速
    入力経路、低速出力経路、および低速出力経路が選択解
    除される請求項１１に記載の集積回路。
13. 【請求項１３】 １つの経路が選択されると別の経路が
    選択解除される請求項１１に記載の集積回路。
14. 【請求項１４】 第１のダブル・データ・レート・レジ
    スタは制御信号の第１の数を受け取るように構成されて
    おり、第２のダブル・データ・レート・レジスタは制御
    信号の第２の数を受け取るように構成されており、第２
    の数が第１の数よりも大きな請求項１１に記載の集積回
    路。
15. 【請求項１５】 第１のダブル・データ・レート・レジ
    スタが、第１のレジスタの出力に結合された第１の入力
    と、第２のレジスタの出力に結合された第２の入力とを
    有するマルチプレクサを含む請求項１１に記載の集積回
    路。
16. 【請求項１６】 第３のダブル・データ・レート・レジ
    スタが、第２のレジスタの入力に結合された入力と、ラ
    ッチの入力に結合された出力とを有する第１のレジスタ
    を含む請求項１５に記載の集積回路。
17. 【請求項１７】 第１の出力バッファがディファレンシ
    ャル出力を有し、第２の出力バッファがシングルエンド
    出力を有する請求項１１に記載の集積回路。
18. 【請求項１８】 第１の出力バッファが、ＬＶＤＳ、Ｌ
    ＶＰＥＣＬ、Ｈｙｐｅｒｔｒａｎｓｐｏｒｔ、およびＰ
    ＣＭＬから構成されるグループから選択された信号を出
    力することができ、第２の出力バッファが、ＬＶＴＴ
    Ｌ、ＬＶＣＭＯＳ、ＳＳＴＬおよびＴＴＬから構成され
    るグループから選択された信号を出力することができる
    請求項１７に記載の集積回路。
19. 【請求項１９】 第１の入力バッファがディファレンシ
    ャル入力を有し、第２の入力バッファがシングルエンド
    入力を有する請求項１７に記載の集積回路。
20. 【請求項２０】 第１の入力バッファが、ＬＶＤＳ、Ｌ
    ＶＰＥＣＬ、Ｈｙｐｅｒｔｒａｎｓｐｏｒｔ、およびＰ
    ＣＭＬから構成されるグループから選択された信号を受
    け取ることができ、第２の出力バッファが、ＬＶＴＴ
    Ｌ、ＬＶＣＭＯＳ、ＳＳＴＬおよびＴＴＬから構成され
    るグループから選択された信号を受け取ることができる
    請求項１９に記載の集積回路。
21. 【請求項２１】 高速出力経路が選択されると、第１の
    ダブル・データ・レート・レジスタが先入れ先き出しメ
    モリに結合され、先入れ先き出しメモリがデータを並列
    に受け取り、データを第１のダブル・データ・レート・
    レジスタに順次出力する請求項１１に記載の集積回路。
22. 【請求項２２】 先入れ先き出しメモリが第１の周波数
    でデータを受け取り、第２の周波数でデータを出力し、
    第１の周波数が第２の周波数よりも低い請求項２１に記
    載の集積回路。
23. 【請求項２３】 高速入力経路が選択されると、第３の
    ダブル・データ・レート・レジスタが先入れ先き出しメ
    モリに結合され、先入れ先き出しメモリがデータを第３
    のダブル・データ・レート・レジスタから順次受け取
    り、データを並列に出力する請求項１１に記載の集積回
    路。
24. 【請求項２４】 先入れ先き出しメモリが第１の周波数
    でデータを受け取り、第２の周波数でデータを出力し、
    第１の周波数が第２の周波数よりも高い請求項２３に記
    載の集積回路。
25. 【請求項２５】 第４のダブル・データ・レート・レジ
    スタが第１の入力バッファにさらに結合されており、第
    ２のダブル・データ・レート・レジスタが第１の出力バ
    ッファにさらに結合されている請求項１１に記載の集積
    回路。
26. 【請求項２６】 第３のダブル・データ・レジスタが第
    ２の入力バッファに結合されておらず、第１のダブル・
    データ・レート・レジスタが第２の出力バッファに結合
    されていない請求項２５に記載の集積回路。