JP4292182B2 - 差動入力回路でハードワイヤード・デコーダを実装する技法 - Google Patents

Description

本発明は、差動入力回路でハードワイヤード・デコーダを実装する技法に関し、より詳細には、プログラマブル集積回路上のプログラマブル論理素子の２つの隣接する行／列中のハードワイヤード・デコーダを使用して差動入力信号を復号化する技法に関する。

カリフォルニア州サンノゼのＡｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎは、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）デバイスの製造業者である。Ｓｔｒａｔｉｘ（登録商標）Ｉ ＦＰＧＡとＳｔｒａｔｉｘ ＩＩ ＦＰＧＡは、Ａｌｔｅｒａによって作成された２つの高性能ＦＰＧＡである。Ｓｔｒａｔｉｘ Ｉ ＦＰＧＡとＳｔｒａｔｉｘ ＩＩ ＦＰＧＡは、ハードワイヤード（ハード）シリアライザ・デシリアライザ（ＳＥＲＤＥＳ）と、高システム・インターフェース性能を目標とするハード・ダブル・データ入出力（ＤＤＩＯ）ブロックとを含む。

ハードＳＥＲＤＥＳとハードＤＤＩＯブロックは、ソフトＳＥＲＤＥＳとソフトＤＤＩＯブロックよりも良好なタイミング・スキューと仕様を提供する。「ソフト」という語は、プログラマブル論理回路でこうしたブロックを構築することを指す。ハードＤＤＩＯとＳＥＲＤＥＳブロックは、より大きな受信機入力スキュー・マージンを有するという利点も有する。

ハードＳＥＲＤＥＳとハードＤＤＩＯは、ダイ面積を節約するために、Ａｌｔｅｒａの低コストＣｙｃｌｏｎｅ（商標）ＦＰＧＡのアーキテクチャに加えられていない。したがって、低電圧差動信号規格（ＬＶＤＳ）に必要なソフトＳＥＲＤＥＳブロックを構築するのにコア・プログラマブル論理回路とプログラマブル相互接続ワイヤが使用されている。

ＦＰＧＡ上にソフト解決策を実現するための別の問題は、必要な最大クロック周波数を達成することに関する。例えば、Ｃｙｃｌｏｎｅ ＩＩ ＦＰＧＡでは、ＬＶＤＳ受信側は８０５Ｍｂｐｓを目標とするが、オンチップ・クロック・ネットワーク最大周波数はわずか４０２．５ＭＨｚである。この問題を克服するために、ダブル・クロッキングを使用するソフトＤＤＩＯブロックが実装される。ダブル・クロッキング方法は、クロック信号の立上りと立下りの両方でデータをサンプリングし、実質上ＬＶＤＳデータ転送速度の半分で動作する。ハードＳＥＲＤＥＳアーキテクチャを使用するＳｔｒａｔｉｘ ＦＰＧＡでは、専用ハードＬＶＤＳクロック・ネットワークが、ＬＶＤＳデータ転送速度と同じ周波数で動作する最大周波数を達成するように実装される。

Ａｌｔｅｒａの低コストＣｙｃｌｏｎｅ ＦＰＧＡは、ソフトＤＤＩＯブロックを実装することにより、高動作周波数のＬＶＤＳシステム・インターフェースをサポートすることができる。しかし、プログラマブル論理素子やプログラマブル相互接続ワイヤによって引き起こされる遅延のために、受信機入力スキュー・マージンがＣｙｃｌｏｎｅ ＦＰＧＡでは小さい。小さい受信機入力スキュー・マージンは、多くのボード設計にとって実用的ではない。

Ｃｙｃｌｏｎｅ ＦＰＧＡでの各ＩＯデコーダは、（ポートごとに）わずか３つのＩＯレジスタからなる。３つのＩＯレジスタは、データイン・レジスタ、データアウト・レジスタ、出力イネーブル・レジスタである。Ｓｔｒａｔｉｘ ＦＰＧＡでは、ＩＯデコーダでハードＤＤＩＯブロックをサポートするために２つの追加のレジスタが実装される。こうした２つの追加のレジスタは、ダイ面積を節約するためにＣｙｃｌｏｎｅ ＦＰＧＡでは除かれた。

Ｃｙｃｌｏｎｅ ＦＰＧＡ上では、ソフトＤＤＩＯ入力レジスタを構築するためにプログラマブル論理素子中のエッジ・トリガ・レジスタが使用される。この実装では、ＩＯピンからの入力データ経路は、ＬＶＤＳ入力バッファから、プログラマブル相互接続ワイヤを通って、プログラマブル論理素子中のエッジ・トリガ・レジスタまで進む。１組の差動ＩＯピンから信号を受け取るプログラマブル相互接続ワイヤとエッジ駆動レジスタは、すべてプログラマブル論理素子の同一の行中または同一の列中にある。

プログラマブル相互接続ワイヤを通る経路は、以下の理由により、サンプリング・ウィンドウを大きくし、受信機入力スキュー・マージンを低減する。プログラマブル相互接続ワイヤが比較的低速であるので、入力データ経路が長くなる。入力データ経路が長くなることにより、伝播遅延が長くなり、サンプリング・ウィンドウを決定するのに使用されるセットアップ時間（ＴＳＵ）が増大する。

ＦＰＧＡフィッティング・プロセスの性質のために、すべてのＬＶＤＳチャネルが、整合されたデータ経路を有するように保証することはできない。これにより、不整合伝播遅延が引き起こされ、サンプリング・ウィンドウが広げられる。

したがって、伝播遅延が低減され、複数のチャネル上の差動信号間の伝播遅延が整合され、ダイ面積に対する影響が最小である低コストＤＤＩＯ方式を実装する技法を提供することが望ましい。

本発明は、ＦＰＧＡなどのプログラマブル論理集積回路上の差動入力回路の信号タイミング特性を改善する技法を提供する。本発明によれば、入力バッファが、差動入力ピンに印加される差動信号を受け取る。入力バッファの出力信号が、プログラマブル論理素子の２つの隣接する行／列中に位置する２つのハードＩＯデコーダ・ブロックに経路指定される。

各ＩＯデコーダ・ブロックは、差動バッファの出力信号を受け取るデータイン・レジスタを有する。２つの隣接するＩＯデコーダ・ブロック中のデータイン・レジスタは、ダブル・クロッキング技法をサポートする。本発明のＩＯデコーダ・ブロックは、ソフトＤＤＩＯブロックと比べてセットアップ時間が短縮され、保持時間が短縮され、サンプリング・ウィンドウが縮小され、ダイ面積に対する影響が最小となる。

本発明のその他の目的、機能、および利点は、以下の詳細な説明および添付の図面を考慮するときに明らかとなるであろう。添付の図面では、同様の名称は、各図全体を通して同様の機能を表す。

図１に、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）またはプログラマブル論理デバイス（ＰＬＤ）上の論理素子の２つの隣接する行／列中の入出力（ＩＯ）ドライバ・ブロック、ＩＯデコーダ・ブロック、ＳＥＲＤＥＳブロックを示す。図１には２つのピン１２１、１２２が示されている。ピン１２１、１２２を別々に単一端(single ended)ピンとして使用することができ、または一緒に差動ピンとして使用することができる。単一端入力信号は、単一端バッファ１０２により、ピン１２１からフリップ・フロップ１０５に駆動される。単一端入力信号は、単一端バッファ１０３により、ピン１２２からマルチプレクサ１０４を通じてフリップ・フロップ１０６に与えられる。

ＬＶＤＳ規格またはその他の規格に従って、差動入力信号をピン１２１、１２２に印加することができる。ＬＶＤＳ入力バッファ１０１は、ピン１２１、１２２に印加される差動入力信号を受け取る。入力バッファ１０１は、その出力信号をフリップ・フロップ１０５に与え、マルチプレクサ１０４を通じてフリップ・フロップ１０６に与える。バッファ１０１の出力信号は単一端である。

デマルチプレクサ１０４は、ＦＰＧＡ上のハードワイヤード回路である。ＦＰＧＡ上の差動入力ピンのセットごとに１つのハードワイヤード・マルチプレクサを追加することにより、集積回路のダイ面積の増大が最小となる。

デマルチプレクサ１０４の選択入力が、メモリ１２５に格納された信号によって制御される。メモリ１２５内の信号により、マルチプレクサ１０４が単一端バッファ１０３または差動バッファ１０１からフリップ・フロップ１０６に信号をいつ駆動するかが決定される。また、メモリ１２５内の信号は、バッファ１０１の入力にも結合される（例えばイネーブル信号）。

図１は、プログラマブル論理素子の２つの隣接する行／列中の２つのＩＯデコーダ・ブロックを示す。各ＩＯデコーダ・ブロックはレジスタを含む。行／列０のＩＯデコーダ・ブロックはフリップ・フロップ１０５を含み、行／列１のＩＯデコーダ・ブロックはフリップ・フロップ１０６を含む。フリップ・フロップ１０５、１０６は、ＦＰＧＡの回路に結線される。フリップ・フロップ１０５、１０６はプログラム可能ではないので、ソフト回路ではない。さらに、ＩＯドライバ・ブロックをフリップ・フロップ１０５、１０６に接続するワイヤは結線され、プログラム可能ではない。こうしたハードワイヤード接続は伝播遅延を低減する。

本発明の図１では、ＩＯデコーダ・ブロックが、プログラマブル論理ブロック／素子の２つの異なる行（または２つの異なる列）に関連付けられるが、フリップ・フロップ１０５、１０６はプログラマブル論理ブロック／素子の部分ではない。その結果、図１のアーキテクチャは、従来技術アーキテクチャと比べてダイ節約効率を実現する。復号化のために使用されるレジスタは、論理の２つの行／列にわたって拡散するからである。マルチプレクサ１０４がない場合、差動バッファの出力信号は、プログラマブル論理素子の１つの行／列中のレジスタのみに与えられる。したがって、第１ピン１２１を含む行／列中にすべてある、復号化のために使用されるレジスタと、第２入力ピン１２２を含む隣接する行／列中のレジスタとは使用されない。

信号は、差動入力バッファ１０１から２つの異なる行／列中のフリップ・フロップ１０５／１０６に経路指定される。ＩＯデコーダ・ブロックの１つは、差動入力バッファ１０１から偶数ビットを受け取り、第２ＩＯデコーダ・ブロックは、差動入力バッファ１０１から奇数ビットを受け取る。奇数ビットは、フリップ・フロップ１０５によってラッチされ、偶数ビットはフリップ・フロップ１０６によってラッチされ、フリップ・フロップ１０５はクロック信号ＣＬＫ１の立下りによってトリガされ、フリップ・フロップ１０６はクロック信号ＣＬＫ１の立上りによってトリガされる。

ＩＯデコーダ・ブロックは、これから説明するダブル・クロッキング技法を使用する。差動入力バッファ１０１の出力信号は、ＬＶＤＳモードでフリップ・フロップ１０５、１０６の両方のＤ入力に連続的に印加される。ＣＬＫ１の立下り時に、フリップ・フロップ１０５は、バッファ１０１の出力信号をフリップ・フロップ１０７の入力に渡す。ＣＬＫ１の立上り時に、フリップ・フロップ１０６は、バッファ１０１の出力信号をフリップ・フロップ１０８の入力に渡す。このようにして、ＩＯデコーダ・ブロックは、偶数ビットと奇数ビットを分離する。

また、図１は、プログラマブル論理素子／ブロックの２つの隣接する行／列中のシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）ブロックを示す。図１のＳＥＲＤＥＳブロック中のレジスタは、ソフト・プログラマブル論理素子／ブロックで実装される。

ＳＥＲＤＥＳブロックは、クロック信号ＣＬＫ１とロード信号によって制御される２つのシリアル・シフト・レジスタを含む。２つのシフト・レジスタはそれぞれ、７つの直列に結合されたフリップ・フロップを含む。図１は、第１シフト・レジスタ中の１つのフリップ・フロップ１０７と、第２シフト・レジスタ中のフリップ・フロップ１０８とを示す。奇数ビットが、フリップ・フロップ１０７を含む第１シフト・レジスタにシフトされ、偶数ビットが、フリップ・フロップ１０８を含む第２シフト・レジスタにシフトされる。

奇数ビットは、第１シリアル・シフト・レジスタから、クロック信号ＣＬＫ２によって制御される１組の並列レジスタ１１０に並列に転送される。並列レジスタ１１０は、奇数ビットＤａｔａ［１，３，５，７，９，．．．］を並列に出力する。偶数ビットは、第２シリアル・シフト・レジスタから、クロック信号ＣＬＫ２によって制御される１組の並列レジスタ１１１に並列に転送される。並列レジスタ１１１は、偶数ビットＤａｔａ［０，２，４，６，８，１０，．．．］を並列に出力する。

図２は、本発明と従来技術のソフトＤＤＩＯブロック技法の間の差を示すタイミング図を有する。タイミング図２０１、２０２は共に、図２の上部に示す周期を有する内部クロック信号によってクロックされる受信側のＬＶＤＳ ＩＯシステムに関する信号遅延を示す。

ダイアグラム２０１中の信号を生成するシステムは、従来技術によるプログラマブル論理素子中のレジスタによって実装されるソフトＤＤＩＯブロックを有する。一方、ダイアグラム２０２中の信号を生成するシステムは、図１の実施形態による２つのＩＯデコーダ・ブロック中のハードワイヤード・レジスタを有する。

図２からわかるように、本発明の図１に関する受信側入力スキュー・マージン（ＲＳＫＪＭ）（ダイアグラム２０２）は、従来技術に関する受信側入力スキュー・マージン（ＲＳＫＭ）（ダイアグラム２０１）よりもかなり長い。ＩＯデコーダ・ブロック中のレジスタと、レジスタに結合される相互接続は図１では結線されるので、セットアップ時間（ＴＳＵ）、保持時間（ＴＨＤ）、サンプリング・ウィンドウが、本発明のＩＯブロックではかなり短い。

こうしたタイミング・パラメータの改善により、図１のＩＯ回路がより高い周波数のＬＶＤＳ入力信号をサポートすることが可能となる。本発明はまた、ＬＶＤＳチャネルのすべてにわたってサンプリング・ウィンドウと最大クロック周波数の変動が少ない点で制御の改善をもたらす。

本発明は、プログラマブル論理素子の２つの隣接する行／列中の２つのＩＯデコーダ・ブロック内の差動ＩＯ規格に関するダブル・クロッキング方式を実装することにより、ダイ・サイズ面積を節約する。ＩＯデコーダ・ブロックに追加のレジスタを追加する必要はない。

図３は、図１の実施形態などの本発明の諸態様を含むことができるＰＬＤ３００の一例の単純化した部分ブロック図である。本発明を主にＰＬＤやＦＰＧＡに関して論じるが、本発明は多くのタイプのプログラマブル論理集積回路に適用できることを理解されたい。ＰＬＤ３００は、本発明の技法を実装することのできるプログラマブル論理集積回路の一例である。ＰＬＤ３００は、様々な長さと速度の列と行相互接続のネットワークによって相互接続されるプログラマブル論理アレイ・ブロック（またはＬＡＢ）３０２の２次元アレイを含む。ＬＡＢ３０２は、複数（例えば１０個）の論理素子（またはＬＥ）を含む。

ＬＥは、ユーザ定義論理機能の効率的な実装を実現するプログラマブル論理ブロックである。ＰＬＤは、様々な組合せ機能とシーケンシャル機能を実装するように構成することのできる多数の論理素子を有する。論理素子は、プログラマブル相互接続構造へのアクセスを有する。プログラマブル相互接続構造は、論理素子をほぼどんな所望の構成にも相互接続するようにプログラムすることができる。

ＰＬＤ３００はまた、アレイ全体にわたって設けられた様々なサイズのＲＡＭブロックを含む分散メモリ構造を含む。ＲＡＭブロックは、例えば５１２ビット・ブロック３０４、４Ｋブロック３０６、５１２ＫビットのＲＡＭを提供する５１２ビット・ブロックを含む。こうしたメモリ・ブロックはまた、シフト・レジスタとＦＩＦＯバッファを含むことができる。

ＰＬＤ３００は、例えば加算または減算機能を有する乗算器を実装するデジタル信号処理（ＤＳＰ）ブロック３１０をさらに含む。この例ではデバイスの周囲に位置するＩ／Ｏ素子（ＩＯＥ）３１２は、多数の単一端規格や差動Ｉ／Ｏ規格をサポートする。本明細書ではＰＬＤ３００は専ら例示目的だけで説明されており、多数の異なるタイプのＰＬＤ、ＦＰＧＡなどで本発明を実装できることを理解されたい。

図３に示すタイプのＰＬＤは、システム・レベルの解決策を実装するのに必要な資源の多くを提供するが、本発明は、ＰＬＤがいくつかの構成要素のうちの１つであるシステムからも恩恵を受けることができる。図４に、本発明を実施することのできる例示的デジタル・システム４００のブロック図を示す。システム４００は、プログラム式デジタル・コンピュータ・システム、デジタル信号処理システム、専用デジタル交換ネットワーク、またはその他の処理システムでよい。さらに、遠隔通信システム、自動車システム、制御システム、消費者向け電子機器、パーソナル・コンピュータ、インターネット通信、ネットワーキングなどの多種多様な応用例向けにそのようなシステムを設計することができる。さらに、単一のボード上、複数のボード上、または複数の筐体内にシステム４００を設けることができる。

システム４００は、１つまたは複数のバスによって共に相互接続された処理装置４０２、メモリ・ユニット４０４、Ｉ／Ｏユニット４０６を含む。この例示的実施形態によれば、プログラマブル論理デバイス（ＰＬＤ）４０８が処理装置４０２内に組み込まれる。ＰＬＤ４０８は、図４のシステム内で多くの異なる目的を果たすことができる。例えば、ＰＬＤ４０８は、処理装置４０２の内部オペレーションと外部オペレーションをサポートする処理装置４０２の論理構成単位でよい。ＰＬＤ４０８は、システム・オペレーションにおけるその特定の役割を実施するのに必要な論理機能を実装するようにプログラムされる。ＰＬＤ４０８は特別に、接続４１０を通じてメモリ４０４に結合することができ、接続４１２を通じてＩ／Ｏユニット４０６に接続することができる。

処理装置４０２は、処理または記憶のために適切なシステム構成要素に向けてデータを送ることができ、メモリ４０４に格納されたプログラムを実行することができ、あるいはＩ／Ｏユニット４０６を介してデータを送受信することができ、あるいはその他の類似の機能を実行することができる。処理装置４０２は、中央演算処理装置（ＣＰＵ）、マイクロプロセッサ、浮動小数点コプロセッサ、グラフィックス・コプロセッサ、ハードウェア・コントローラ、マイクロコントローラ、コントローラとして使用するようにプログラムされたプログラマブル論理デバイス、ネットワーク・コントローラなどでよい。さらに、多くの実施形態では、しばしばＣＰＵが不要である。

例えば、ＣＰＵの代わりに、１つまたは複数のＰＬＤ４０８がシステムの論理演算を制御することができる。一実施形態では、ＰＬＤ４０８は、特定のコンピューティング・タスクを処理するために必要に応じて再プログラムすることのできる再構成可能プロセッサとして動作する。あるいは、プログラマブル論理デバイス４０８自体が組込みマイクロプロセッサを含むこともできる。メモリ・ユニット４０４は、ランダム・アクセス・メモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、固定ディスク媒体またはフレキシブル・ディスク媒体、ＰＣカード・フラッシュ・ディスク・メモリ、テープ、またはその他の記憶手段、あるいはこれらの記憶手段の任意の組合せでよい。

本発明の特定の実施形態を参照して本発明を説明したが、様々な修正、様々な変更、および置換えが本発明で意図される。ある場合には、記載の本発明の範囲から逸脱することなく、本発明の機能を、対応する他の機能を使用せずに使用することができる。したがって、本発明の本質的な範囲および精神から逸脱することなく、開示の特定の構成または方法を適合させるように多くの修正を行うことができる。本発明は、開示の特定の実施形態に限定されず、本発明は、特許請求の範囲に包含されるすべての実施形態および均等物を含むものとする。

本発明の一実施形態によるフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）上の差動入力回路を示す図である。 従来技術の差動入力回路に関するタイミング図と、図１の入力回路に関するタイミング図とを示す図である。 本発明の技法で使用することのできるプログラマブル論理デバイスの概略ブロック図である。 本発明の実施形態を実装することのできる電子システムのブロック図である。

符号の説明

１０１ ＬＶＤＳ入力バッファ、１０２、１０３ 単一端バッファ、１０４ デマルチプレクサ、１０５、１０６、１０７、１０８ フリップ・フロップ、１２１、１２２ ピン、１２５ メモリ、１１０、１１１ 並列レジスタ

Claims (21)

1. 入力回路を有するプログラマブル論理集積回路であって、前記入力回路は、
   第１と第２差動入力ピンに結合された入力を有する差動入力バッファと、
   前記差動入力バッファの出力に結合された第１ハードワイヤード・デコーダ回路であって、プログラマブル論理素子の第１行／列にある第１ハードワイヤード・デコーダ回路と、
   プログラマブル論理素子の第２行／列中の第２ハードワイヤード・デコーダ回路と、
   前記差動入力バッファの出力に結合された第１入力を有し、かつ前記第２ハードワイヤード・デコーダ回路に結合された出力を有するハードワイヤード・マルチプレクサと、
   から構成されることを特徴とするプログラマブル論理集積回路。
2. 前記第１ハードワイヤード・デコーダ回路は、クロック信号の立下り時に前記差動入力バッファの出力信号を格納する第１レジスタを有し、前記第２ハードワイヤード・デコーダ回路は、前記クロック信号の立上り時に差動入力バッファの出力信号を格納する第２レジスタを有することを特徴とする請求項１に記載のプログラマブル論理集積回路。
3. 前記第１ハードワイヤード・デコーダ回路と前記差動入力バッファの前記出力との間の接続が結線され、前記第２ハードワイヤード・デコーダ回路と前記ハードワイヤード・マルチプレクサの前記出力との間の接続が結線される請求項２に記載のプログラマブル論理集積回路。
4. 前記入力回路は、
   前記第１と第２ハードワイヤード・デコーダ回路に結合された、プログラマブル論理素子内に実装されるシリアライザ・デシリアライザ（ＳＥＲＤＥＳ）ブロックをさらに備えることを特徴とする請求項３に記載のプログラマブル論理集積回路。
5. ＳＥＲＤＥＳブロックのそれぞれは、シリアル・シフト・レジスタと、１組の並列レジスタとを備えることを特徴とする請求項４に記載のプログラマブル論理集積回路。
6. 前記差動入力バッファによって生成された偶数ビットは前記第１レジスタに格納され、前記差動入力バッファによって生成された奇数ビットは前記第２レジスタに格納されることを特徴とする請求項２に記載のプログラマブル論理集積回路。
7. 前記入力回路は、
   前記第１差動入力ピンと前記第１ハードワイヤード・デコーダ回路に結合された第１単一端入力バッファと、
   前記第２差動入力ピンと前記ハードワイヤード・マルチプレクサの第２入力とに結合された第２単一端入力バッファと、
   をさらに備えることを特徴とする請求項１に記載のプログラマブル論理集積回路。
8. 前記ハードワイヤード・マルチプレクサの選択入力は、ハードワイヤード・マルチプレクサが前記差動入力バッファまたは前記第２単一端入力バッファからの信号をいつ出力するかを決定する信号を受け取るように結合され、前記信号は前記差動入力バッファの入力にも結合されることを特徴とする請求項７に記載のプログラマブル論理集積回路。
9. 前記差動入力バッファは、低電圧差動信号規格に従って信号を受け取るように構成されることを特徴とする請求項１に記載のプログラマブル論理集積回路。
10. 前記プログラマブル論理集積回路は、処理装置、メモリ・ユニット、入出力ユニットを含むシステムの一部であることを特徴とする請求項１に記載のプログラマブル論理集積回路。
11. プログラマブル論理集積回路で差動入力信号を復号化する方法であって、
    第１と第２差動入力ピンで差動入力信号を受け取るステップと、
    差動入力バッファで差動入力信号をバッファリングするステップと、
    プログラマブル論理素子の第１行／列に位置する第１ハード・デコーダ・ブロック内に前記差動入力バッファの出力信号を格納するステップと、
    差動信号モード中に、プログラマブル論理素子の第２行／列に位置する第２ハード・デコーダ・ブロックに、ハードワイヤード・マルチプレクサを通じて前記差動入力バッファの出力を結合するステップと、
    前記差動入力バッファの出力信号を第２ハード・デコーダ・ブロックに格納するステップと、
    から構成されることを特徴とする方法。
12. 前記第１ハード・デコーダ・ブロック内に前記差動入力バッファの前記出力信号を格納する前記ステップは、クロック信号の立下り時に第１レジスタ内に前記出力信号を格納するステップをさらに有することを特徴とする請求項１１に記載の方法。
13. 前記第２ハード・デコーダ・ブロック内に前記差動入力バッファの前記出力信号を格納する前記ステップは、クロック信号の立上り時に第２レジスタ内に前記出力信号を格納するステップをさらに有することを特徴とする請求項１２に記載の方法。
14. 前記第１ハード・デコーダ・ブロックと前記差動入力バッファとの間の接続と、前記第２ハード・デコーダ・ブロックと前記ハードワイヤード・マルチプレクサの出力との間の接続は、ユーザーよるプログラムが可能ではないことを特徴とする請求項１１に記載の方法。
15. プログラマブル論理素子内に実装されたＳＥＲＤＥＳブロックを使用して前記第１と前記第２ハード・デコーダ・ブロックの出力信号を平行データ・ストリームに変換するステップをさらに有することを特徴とする請求項１４に記載の方法。
16. 第１単一端入力バッファを使用して、第１差動ピンで受け取った単一端信号をバッファリングするステップと、
    第２単一端入力バッファを使用して、第２差動ピンで受け取った単一端信号をバッファリングするステップと
    をさらに有することを特徴とする請求項１１に記載の方法。
17. 前記第１ハード・デコーダ・ブロックの第１レジスタ内に前記第１単一端入力バッファの出力信号を格納するステップと、
    前記第２ハード・デコーダ・ブロックの第２レジスタ内に前記第２単一端入力バッファの出力信号を格納するステップと
    をさらに有することを特徴とする請求項１６に記載の方法。
18. 前記差動入力バッファによって生成された偶数ビットは前記第１レジスタに格納され、前記差動入力バッファによって生成された奇数ビットは前記第２レジスタに格納されることを特徴とする請求項１１に記載の方法。
19. 外部ソースからプログラマブル論理集積回路に印加された差動入力信号を受け取る差動入力ピンと、
    前記差動入力ピンに結合された差動バッファと、
    前記差動入力バッファの出力に結合されたハードワイヤード・マルチプレクサと、
    プログラマブル論理素子の第１行／列に配置され、クロック信号の立下り時に差動入力バッファの出力信号を格納する第１手段と、
    前記ハードワイヤード・マルチプレクサの出力に結合され、プログラマブル論理素子の第２行／列に位置し、前記クロック信号の立上り時に差動入力バッファの出力信号を格納する第２手段と、
    から構成されることを特徴とするプログラマブル論理集積回路。
20. プログラマブル論理素子内に実装され、前記第１と第２手段に結合されたシリアライザ・デシリアライザ（ＳＥＲＤＥＳ）ブロックをさらに備えることを特徴とする請求項１９に記載のプログラマブル論理集積回路。
21. 前記ハードワイヤード・マルチプレクサの入力に結合された第１と第２単一端入力バッファをさらに備えることを特徴とする請求項１９に記載のプログラマブル論理集積回路。

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