KR20140002163A

KR20140002163A - 집적회로 칩 및 메모리 장치

Info

Publication number: KR20140002163A
Application number: KR1020120069893A
Authority: KR
Inventors: 송청기
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-06-28
Filing date: 2012-06-28
Publication date: 2014-01-08
Also published as: US9140741B2; US20140003174A1

Abstract

집적회로 칩은, 다수의 테스트 입력 신호를 입력받기 위한 다수의 테스트 입력 패드; 연결 테스트 모드시에, 상기 다수의 테스트 입력 패드로 입력되는 신호들을 수신하기 위한 다수의 싱글-엔디드 타입 버퍼; 노멀 모드시에, 상기 다수의 테스트 입력 패드로 입력되는 신호들을 수신하기 위한 다수의 디퍼런셜 타입 버퍼; 상기 다수의 싱글-엔디드 타입 버퍼를 통해 입력된 다수의 테스트 입력 신호를 조합하여, 다수의 테스트 출력 신호를 생성하는 신호 조합부; 및 상기 연결 테스트 모드시에, 상기 다수의 테스트 출력 신호를 출력하기 위한 다수의 테스트 출력 패드를 포함한다.

Description

집적회로 칩 및 메모리 장치{INTEGRATED CIRCUIT CHIP AND MEMORY DEVICE}

본 발명은 집적회로 칩 및 메모리 장치에 관한 것으로, 더욱 상세하게는 집적회로 칩의 각 패드(핀)가 기판(보드)에 전기적으로 연결되었는지 아닌지를 테스트하는 기술에 관한 것이다.

메모리 장치와 같은 집적회로 칩을 보드(board)에 어태치(attach)하는 경우, 패키지의 본딩이 제대로 되었는지 및 보드와 핀의 연결이 제대로 되었는지 등의 접합 상태를 확인하는 테스트를 수행한다. 종래에는 바운더리 스캔 테스트라 불리는 테스트 방식을 이용하여 보드와 핀의 접합 상태를 테스트하는 방식을 사용했는데, 이 방식은 테스트 패턴을 쉬프트하며 수행하는 방식으로 많은 시간이 소모된다는 단점이 있었다.

최근의 메모리 장치에서는 칩의 다수의 패드에 동시에 신호들을 인가하여 병렬적으로 패드의 전기적 연결 상태를 테스트하는 연결 테스트(connectivity test) 방식이 제안되고 있다. 따라서, 새로운 방식의 연결 테스트를 안정적으로 지원하는 칩 디자인이 요구되고 있다.

본 발명은 다수의 패드의 전기적 연결상태를 빠르게 테스트하는 연결 테스트 방식을 지원하며, 안정적으로 동작하는 집적회로 칩을 제공하고자 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 집적회로 칩은, 다수의 테스트 입력 신호를 입력받기 위한 다수의 테스트 입력 패드; 연결 테스트 모드시에, 상기 다수의 테스트 입력 패드로 입력되는 신호들을 수신하기 위한 다수의 싱글-엔디드 타입 버퍼; 노멀 모드시에, 상기 다수의 테스트 입력 패드로 입력되는 신호들을 수신하기 위한 다수의 디퍼런셜 타입 버퍼; 상기 다수의 싱글-엔디드 타입 버퍼를 통해 입력된 다수의 테스트 입력 신호를 조합하여, 다수의 테스트 출력 신호를 생성하는 신호 조합부; 및 상기 연결 테스트 모드시에, 상기 다수의 테스트 출력 신호를 출력하기 위한 다수의 테스트 출력 패드를 포함한다.

또한, 본 발명의 일실시예에 따른 메모리 장치는, 칩 선택 패드; 다수의 제어 패드; 다수의 커맨드 패드; 다수의 어드레스 패드; 연결 테스트 모드시에, 상기 칩 선택 패드, 상기 다수의 제어 패드, 상기 다수의 커맨드 패드 및 상기 다수의 어드레스 패드로 입력되는 신호들을 수신하기 위한 다수의 싱글-엔디드 타입 버퍼; 노멀 모드시에, 상기 칩 선택 패드, 상기 다수의 제어 패드, 상기 다수의 커맨드 패드 및 상기 다수의 어드레스 패드로 입력되는 신호들을 수신하기 위한 다수의 디퍼런셜 타입 버퍼; 상기 연결 테스트 모드시에, 상기 다수의 제어 패드, 상기 다수의 커맨드 패드 및 상기 다수의 어드레스 패드에 대응하는 싱글-엔디드 타입 버퍼들을 통해 입력된 다수의 테스트 입력 신호를 조합하여, 다수의 테스트 출력 신호를 생성하는 신호 조합부; 상기 연결 테스트 모드시에, 상기 칩 선택 패드에 대응하는 싱글-엔디드 타입 버퍼를 통해 입력되는 칩 선택신호에 응답해 다수의 데이터 패드와 다수의 스트로브 패드를 통해 상기 다수의 테스트 출력 신호를 출력하는 출력회로를 포함한다.

본 발명에 따르면, 연결 테스트 모드에서 사용되는 입력 패드들에 디퍼런셜 타입 버퍼와 싱글-엔디드 타입 버퍼가 모두 구비되고, 최적의 버퍼들이 선택되어 사용된다. 따라서, 전류 소모를 줄이는 것과 동시에 안정적인 동작을 가능하게 한다는 장점이 있다.

도 1은 메모리 장치의 연결 테스트에서 사용되는 패키지 핀(패드)들을 나타낸 도면.
도 2는 본 발명에 따른 메모리 장치의 일실시예 구성도.
도 3은 도 2의 싱글-엔디드 타입 버퍼(220, 221)의 일실시예 구성도.
도 4는 도 2의 디퍼런셜 타입 버퍼(230, 231)의 일실시예 구성도.
도 5는 도 2의 메모리 장치의 연결 테스트 모드시의 동작을 도시한 타이밍도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 1은 메모리 장치의 연결 테스트에서 사용되는 패키지 핀(패드)들을 나타낸 도면이다.

이들 패드들(핀들)은 연결 테스트에서 각각의 용도에 맞게 사용되는데 이에 대해 알아보기로 한다.

1. 테스트 활성화(Test Enable) 패드: 연결 테스트를 위한 연결 테스트 모드를 활성화하기 위한 패드이다. 테스트 활성화 패드는 TEN으로 표시된다.

2. 칩 선택(Chip Select) 패드: 이 패드로 입력되는 신호는 연결 테스트 시에 테스트 출력 신호의 출력에 관계된다. 칩 선택 패드(CS_n)로 입력되는 신호가 '로우'인 경우에 테스트 출력 신호들이 테스트 출력 패드들로 출력되고, 그렇지 않은 경우 테스트 출력 패드들은 트리-스테이트(tri-stated)가 된다.

3. 테스트 입력(Test Input) 패드들: 연결 테스트 모드시에, 연결 테스트를 위한 입력신호들이 입력되는 패드들이다. 테스트 입력 패드들에는 0~1번 뱅크 어드레스 패드(BA0, BA1), 0번 뱅크 그룹 어드레스 패드(BG0), 0~9번 어드레스 패드(A0, A1, A2, A3, A4, A5, A6, A7, A8, A9), 10번 어드레스/오토 프리차지 패드(A10/AP), 11번 어드레스 패드(A11), 12번 어드레스/버스트 찹 패드(A12/BC_n), 13번 어드레스 패드(A13), 라이트 인에이블/14번 어드레스 패드(WE_n/A14), 컬럼 어드레스 스트로브/15번 어드레스 패드(CAS_n/A15), 로우 어드레스 스트로브/16번 어드레스 패드(RAS_n/A16), 리셋패드(RESET_n), 클럭 인에이블 패드(CKE), 액티브 패드(ACT_n), 온 다이 터미네이션 패드(ODT), 정클럭 패드(CLK_t), 부클럭 패드(CLK_c), 데이터 마스크 로우/데이터 버스 인버전 로우 패드(DML_n/DBIL_n), 데이터 마스크 업/데이터 버스 인버전 업 패드(DMU_n/DBIU_n), 얼랏 패드(ALERT_n), 패리티 패드(PAR)가 있다. 이들 중 패드들(BA0, BA1, BG0, A0, A1, A2, A3, A4, A5, A6, A7, A8, A9, A10/AP, A11, A12/BC_n, A13)을 어드레스 패드들로 분류하고, 패드들(WE_n/A14, CAS_n/A15, RAS_n/A16, ACT_n)을 커맨드 패드들로 분류하고, 패드들(CKE, ODT, CLK_t, CLK_c, DML_n/DBIL_n, DMU_n/DBIU_n, ALERT_n, PAR, RESET_n)을 제어 패드들로 분류하기로 한다.

4. 테스트 출력(Test Output) 패드들: 연결 테스트 모드시에, 테스트 입력 패드들로 입력된 신호들을 논리 조합하여 생성한 테스트 출력 신호들이 출력되는 패드들이다. 테스트 출력 패드들에는, 16개의 데이터 패드(DQ0~DQ15) 및 4개의 스트로브 패드(DQSU_t, DQSU_c, DQSL_t, DQSL_c)가 있다.

도 2는 본 발명에 따른 메모리 장치의 일실시예 구성도이다.

도 2를 참조하면, 메모리 장치는, 테스트 활성화 패드(TEN PAD), 칩 선택 패드(CS_n PAD), 다수의 테스트 입력 패드(210), 다수의 싱글-엔디드 타입 버퍼(220, 221), 다수의 디퍼런셜 타입 버퍼(230, 231), 신호 조합부(240), 출력회로(250), 다수의 테스트 출력 패드(260)를 포함한다.

테스트 활성화 패드(TEN PAD)에 연결된 싱글-엔디드 타입 버퍼(201)는 테스트 활성화 신호(TEN)를 버퍼링한다. 테스트 활성화 신호(TEN)는 연결 테스트 모드시에는 '하이'레벨을 유지하며, 노멀 동작시에는 '로우'레벨을 유지한다. 싱글-엔디드 타입 버퍼(201)는 인버터, 낸드게이트 등의 로직 게이트로 설계되는 버퍼이다. 싱글-엔디드 타입 버퍼(201)는 디퍼런셜 타입 버퍼보다 전류를 적게 소모하지만, 고주파수의 신호를 인식하지는 못한다. 테스트 활성화 신호(TEN)는 연결 테스트 동작시에 '하이'레벨을 유지하고 그렇지 않으면 '로우'레벨을 유지하는 저주파수의 신호이므로 싱글-엔디드 타입의 버퍼(201)를 통해 테스트 활성화 신호(TEN)를 수신하는 데에는 아무런 문제가 없다.

다수의 테스트 입력 패드(210)에는 30개의 패드가 포함된다. 이들 패드들(210)은 앞서 설명한 바와 같이, 어드레스 패드들(BA0, BA1, BG0, A0, A1, A2, A3, A4, A5, A6, A7, A8, A9, A10/AP, A11, A12/BC_n, A13), 커맨드 패드들(WE_n/A14, CAS_n/A15, RAS_n/A16, ACT_n), 및 제어 패드들(CKE, ODT, CLK_t, CLK_c, DML_n/DBIL_n, DMU_n/DBIU_n, ALERT_n, PAR, RESET_n)로 분류될 수 있다.

다수의 싱글-엔디드(single-ended) 타입 버퍼(220, 221)는 연결 테스트 모드시에 다수의 테스트 입력 패드(210)로 입력되는 신호들 및 칩 선택 패드(CS_n PAD)로 입력되는 신호를 수신한다. 테스트 입력 패드들(210)을 통해 싱글-엔디드 버퍼들(220)로 수신된 신호들은 신호 조합부(240)로 전달된다. 싱글-엔디드 버퍼(221)를 통해 수신된 신호는 출력회로(250)로 전달된다. 다수의 싱글-엔디드 타입 버퍼(220, 221)는 연결 테스트 모드를 나타내는 테스트 활성화 신호(TEN)가 '하이'레벨일 때 활성화되고, 테스트 활성화 신호(TEN)가 '로우'레벨일 때 비활성화된다. 싱글-엔디드 타입 버퍼들(220, 221)은 디퍼런셜 타입 버퍼들(230)보다 전류를 적게 소모하지만, 디퍼런셜 타입 버퍼들(230, 231)보다 성능은 떨어진다. 즉, 고주파수의 신호를 수신하는 데에는 디퍼런셜 타입 버퍼들(230, 231)이 싱글-엔디드 타입 버퍼들(220, 221)보다 안정적으로 동작한다. 연결 테스트 모드시에는 테스트 입력 패드들(210)로 고주파수의 신호가 입력되지 않으므로, 연결 테스트 모드시에 싱글-엔디드 타입 버퍼들(220)를 통해 패드들(210)로 인가되는 신호들을 수신하더라도 동작에 문제가 발생되지 않는다.

다수의 디퍼런셜(differential) 타입 버퍼(230, 231)는 노멀 모드시에(즉, 연결 테스트 모드가 아닐 때) 다수의 테스트 입력 패드(210)와 칩 선택 패드(CS_n PAD)로 입력되는 신호들을 수신한다. 디퍼런셜 타입 버퍼들(230, 231)은 연결 테스트 모드를 나타내는 테스트 활성화 신호(TEN)가 '로우'레벨일 때 활성화되고, 테스트 활성화 신호(TEN)가 '하이'레벨일 때 비활성화된다. 디퍼런셜 타입 버퍼들(230, 231)은 패드들(210, CS_n PAD)로 수신된 신호와 기준전압(VREF)을 비교해, 수신된 신호의 전압 레벨이 기준전압(VREF)보다 높으면 수신된 신호를 '하이'로 인식하고, 수신된 신호의 전압 레벨이 기준전압(VREF)보다 낮으면 수신된 신호를 '로우'로 인식한다. 디퍼런셜 타입 버퍼들(230, 231)은 싱글-엔디드 타입 버퍼들(220, 221)보다 고주파수 신호의 수신에 있어서 우수한 특성을 갖는다. 하지만, 디퍼런셜 타입 버퍼들(230, 231)은 전류 미러(current mirror)를 포함하는 차동 증폭기로 구성되므로, 싱글-엔디드 타입 버퍼들(220, 221)보다 많은 전류를 소모하게 된다. 디퍼런셜 타입 버퍼(230, 231)는 수신된 신호의 전압레벨과의 비교를 위한 기준전압(VREF)을 사용하는데, 기준전압(VREF)은 메모리 장치 외부로부터 입력되는 설정정보에 의해 조절된다. 그런데, 연결 테스트 모드시에는, 대부분의 패드가 연결 테스트 동작을 위해 사용되므로 기준전압(VREF)의 레벨을 설정하기 위한 설정정보를 입력받는 것이 불가능하다. 따라서, 기준전압(VREF)의 레벨이 불안정할 수밖에 없는 연결 테스트 모드시에는 디퍼런셜 타입 버퍼들(230, 231)보다 싱글 엔디드 타입의 버퍼들(220, 231)이 보다 안정적으로 동작할 수 있다.

디퍼런셜 타입 버퍼들(230, 231)은 노멀 동작시에 사용되는 버퍼들이므로, 디퍼런셜 타입 버퍼들(230, 231)로 수신된 신호들은 노멀 경로(NORM_PATH)로 전달된다. 여기서, 노멀 경로(NORM_PATH)로 전달한다는 의미는 어드레스 패드들(BA0, BA1, BG0, A0, A1, A2, A3, A4, A5, A6, A7, A8, A9, A10/AP, A11, A12/BC_n, A13)로 입력된 신호들은 어드레스 디코더(미도시)로 전달하고, 커맨드 패드들(WE_n/A14, CAS_n/A15, RAS_n/A16, ACT_n)과 칩 선택 패드(CS_n PAD)로 입력된 신호들은 커맨드 디코더(미도시)로 전달하고, 제어 패드들(CKE, ACT_n, ODT, CLK_t, CLK_c, DML_n/DBIL_n, DMU_n/DBIU_n, ALERT_n,)로 입력된 신호들은 제어회로(미도시)로 전달한다는 것을 의미한다.

신호 조합부(240)는 싱글-엔디드 타입 버퍼들(220)로부터 전달된 테스트 입력 신호들을 이용하여 테스트 출력 신호들(TEST_OUT1~TEST_OUT20)을 생성한다. 신호 조합부(240)는 XOR 게이트들과 인버터들을 이용하여 테스트 입력 신호들을 논리 조합해 테스트 출력 신호들(TEST_OUT1~TEST_OUT20)을 생성한다. 하기의 표 1에 각각의 테스트 출력 신호들(TEST_OUT1~TEST_OUT20)이 어떠한 테스트 입력 신호들을 어떻게 논리 조합하여 생성되는지 및 생성된 테스트 출력 신호들(TEST_OUT1~TEST_OUT20)은 어떤 테스트 출력 패드로 출력되는지에 대해 정리했다. 하기의 표에서 XOR (A,B,C)는 A,B,C 신호를 입력으로 하는 XOR 게이트에 의해 테스트 출력 신호가 생성될 수 있음을 나타내며, INV(D)는 D 신호를 인버터에 의해 반전하는 것에 의해 테스트 출력신호가 생성될 수 있음을 나타낸다.

테스트 출력 신호	논리조합 방법	테스트 출력 패드
TEST_OUT1	XOR (A1, A6, PAR)	DQ0
TEST_OUT2	INV (TEST_OUT1)	DQ1
TEST_OUT3	XOR (A8, ALERT_n, A9)	DQ2
TEST_OUT4	INV (TEST_OUT3)	DQ3
TEST_OUT5	XOR (A2, A5, A13)	DQ4
TEST_OUT6	INV (TEST_OUT5)	DQ5
TEST_OUT7	XOR (A0, A7, A11)	DQ6
TEST_OUT8	INV (TEST_OUT7)	DQ7
TEST_OUT9	XOR (CLK_c, ODT, CAS_n/A15)	DQ8
TEST_OUT10	INV (TEST_OUT9)	DQ9
TEST_OUT11	XOR (CKE, RAS_n/A16, A10/AP)	DQ10
TEST_OUT12	INV (TEST_OUT11)	DQ11
TEST_OUT13	XOR (ACT_n, A4, BA1)	DQ12
TEST_OUT14	INV (TEST_OUT13)	DQSL_c
TEST_OUT15	XOR (DMU_n/DBIU_n, DML_n/DBIL_n, CLK_t)	DQ13
TEST_OUT16	INV (TEST_OUT15)	DQSU_c
TEST_OUT17	XOR (WE_n/A14, A12/BC, BA0)	DQ14
TEST_OUT18	INV (TEST_OUT 17)	DQ15
TEST_OUT19	XOR (BG0, A3, RESET_n)	DQSL_t
TEST_OUT20	INV (TEST_OUT19)	DQSU_t

신호 조합부(240)는 테스트 활성화 신호(TEN)를 입력받는데, 테스트 활성화 신호(TEN)의 활성화시에는 신호 조합부(240)가 활성화되고, 테스트 활성화 신호(TEN)의 비활성화시에는 신호 조합부(240)가 비활성화된다. 여기서, 신호 조합부(240)가 비활성화된다는 의미는 신호 조합부(240)로의 테스트 입력 신호들의 입력이 차단되거나, 신호 조합부(240)로의 전원의 공급이 차단된다는 것을 의미할 수 있다.

출력회로(250)는 신호 조합부(430)에서 생성된 테스트 출력 신호들(TEST_OUT1~TEST_OUT20)을 다수의 테스트 출력 패드(260)로 출력한다. 출력회로(250)에는 20개의 출력부(251)가 포함되고 출력부(251) 각각에는 신호의 출력을 위한 파이프 래치(pipe latch) 및 출력 드라이버(output driver)가 포함될 수 있다. 앞서 설명한 바와 같이, 테스트 출력 패드(260)에는 16개의 데이터 패드(DQ0~DQ15)와 4개의 스트로브 패드(DQSU_t, DQSU_c, DQSL_t, DQSL_c)가 포함된다. 테스트 출력 패드들(260) 중 어떤 패드로 어떤 테스트 출력 신호가 출력되는지에 대해서는 상기 표 1을 참조하면 된다. 출력회로(250)는 연결 테스트 모드 구간에서는, 즉 테스트 활성화 신호(TEN)가 활성화된 구간에서는, 칩 선택 신호(CS_n)에 의해 제어된다. 이 구간에서는 칩 선택 신호(CS_n)가 '로우'로 인가되면 테스트 출력 신호들(TEST_OUT1~TEST_OUT20)을 테스트 출력 패드들(260)로 출력하고, 그렇지 않으면 테스트 출력 패드들(260)을 트리 스테이트(tri-state)로 만든다. 출력회로(250)는 연결 테스트 모드가 아닌 노멀 모드시에는 각 패드의 용도에 맞는 신호들을 출력한다. 예를 들어, 노멀 모드시에 출력회로(250)는 데이터 패드들(DQ0~DQ15)로는 데이터를 출력하고, 스트로브 패드들(DQSU_t, DQSU_c, DQSL_t, DQSL_c)로는 데이터 스트로브 신호를 출력한다.

보드 상에서 메모리 장치와 연결되는 호스트(예, 메모리 콘트롤러)는 연결 테스트 모드에서 테스트 입력 패드들(210)로 테스트 입력 신호들을 메모리 장치로 전달하고, 메모리 장치로부터 테스트 출력 패드들(260)을 통해 출력되는 테스트 출력 신호들을 확인하여, 테스트 입력 패드들(210) 및 테스트 출력 패드들(260)의 전기적 연결상태를 확인할 수 있다.

본 발명에 따르면, 연결 테스트시에 테스트에 필요한 신호를 입력받는 패드들에는 싱글-엔디드 타입 버퍼와 디퍼런셜 타입의 버퍼가 모두 구비된다. 그리고, 패드들에 고주파수의 신호가 입력되지 않으며 기준전압의 레벨도 안정적이지 않은 연결 테스트 모드시에는 싱글-엔디드 타입 버퍼를 사용하고, 패드들에 고주파수의 신호가 입력되며 기준전압의 레벨이 안정적인 노멀 모드시에는 디퍼런셜 타입 버퍼를 사용한다. 즉, 본 발명에 따르면 모드에 따라 최적의 버퍼들이 선택되어 사용된다. 따라서, 메모리 장치의 전류 소모를 줄이는 것과 동시에 안정적인 동작을 가능하게 한다.

도 3은 도 2의 싱글-엔디드 타입 버퍼(220, 221)의 일실시예 구성도이다.

도 3에서는 도 2에 도시된 31개의 싱글-엔디드 타입 버퍼들(220, 221) 중 하나의 테스트 입력 패드에 대응하는 버퍼만을 도시했다.

도 3을 참조하면, 싱글-엔디드 타입 버퍼(220, 221)는 PMOS 트랜지스터(301, 302, 304, 305)들과 NMOS 트랜지스터들(303, 306, 307)을 포함하여 구성된다.

테스트 활성화 신호(TEN)가 '하이'로 활성화되면, 즉 TENB 신호가 '로우'로 활성화되면, PMOS 트랜지스터들(301, 304)이 턴온되어 버퍼가 활성화된다. 버퍼가 활성화된 상태에서, 테스트 입력 패드로 입력된 신호(IN)가 높은 레벨을 가지면, NMOS 트랜지스터(303)와 PMOS 트랜지스터(305)가 턴온되어 버퍼의 출력신호(OUT)가 '하이'가 되고, 입력신호(IN)가 낮은 레벨을 가지면 PMOS 트랜지스터(102)와 NMOS 트랜지스터(106)가 턴온되어 버퍼의 출력신호(OUT)가 '로우'가 된다. 이러한 싱글-엔디드 타입의 버퍼는 입력신호(IN)의 논리 레벨이 변경될 때에만 전류를 소모하기에 적은 전류를 소모하지만, 고주파로 입력되는 신호, 즉 스윙(swing) 폭이 작은 신호의 논리값을 정확히 인식하는 데에는 단점을 가진다. 도 3에는 인버터와 같은 구성을 가지는 가장 기본적인 싱글-엔디드 타입의 버퍼를 도시하였지만, 싱글-엔디드 타입 버퍼는 여러 논리 게이트를 혼합한 다양한 구조를 가질 수도 있다.

도 4는 도 2의 디퍼런셜 타입 버퍼(230, 231)의 일실시예 구성도이다.

도 4에서는 도 2에 도시된 31개의 디퍼런셜 타입 버퍼들(330, 331) 중 하나의 테스트 입력 패드에 대응하는 버퍼만을 도시했다.

도 4를 참조하면, 디퍼런셜 타입 버퍼는 테스트 입력 패드로 입력된 입력신호(IN)와 기준전압(VREF)의 전압 차이를 감지하는 차동 증폭기 구조로 이루어진다. 두 PMOS 트랜지스터(408, 409)가 전류 미러 구조를 이루어 두 노드(A,B)에 동일한 전류가 공급되고, NMOS 트랜지스터들(410, 411)로 각각 입력되는 기준전압(VREF)과 입력신호(IN)의 전위차에 의해 두 노드(A,B)가 차동 증폭된다. 결국, 입력신호(IN)가 기준전압(VREF)보다 높은 전압 레벨을 가지면 출력신호(OUT)는 '하이'레벨을 가지며, 입력신호(IN)가 기준전압(VREF)보다 낮은 레벨을 가지면 출력신호는 '로우'레벨을 가진다. 한편, NMOS 트랜지스터(412)는 테스트 활성화 신호(TEN)가 '로우'레벨을 가지면, 즉, TENB 신호가 '하이'레벨을 가지면, 턴온된다. NMOS 트랜지스터(412)가 턴온되면 버퍼에 전류가 흐르므로 버퍼가 활성화되고, NMOS 트랜지스터(412)가 오프되면 버퍼에 전류가 흐르지 못하므로 버퍼가 비활성화된다.

이러한 디퍼런셜 타입의 버퍼는 입력신호(IN)의 스윙폭이 작을 경우(즉, 입력신호가 고속으로 인가될 경우)에도 신호의 논리값을 정확히 인식할 수 있지만, 버퍼가 활성화되어 있는 동안 항상 버퍼에 전류가 흐르므로 많은 전류를 소모하게 된다. 또한, 디퍼런셜 타입의 버퍼는 입력신호(IN)와 기준전압(VREF)의 레벨을 비교하는 방식으로 입력신호(IN)의 논리 레벨을 감지하므로, 기준전압(VREF)의 레벨이 불안정하거나 기준전압(VREF)이 잘못된 레벨을 가지는 경우에는 안정적으로 동작하는 것이 불가능하다. 도 4에서는 가장 기본적인 형태의 디퍼런셜 타입 버퍼를 도시하였으며, 디퍼런셜 타입 버퍼는 도 4와는 다른 다양한 구조를 가질 수 있다.

도 5는 도 2의 메모리 장치의 연결 테스트 모드시의 동작을 도시한 타이밍도이다.

먼저, 시점 '501'에서 테스트 활성화 신호(TEN)가 '하이'레벨로 활성화되고, 메모리 장치는 연결 테스트 모드로 진입한다. 그리고, 테스트 활성화 신호(TEN)의 활성화에 응답하여, 싱글-엔디드 타입 버퍼들(220, 221)이 활성화되고 디퍼런셜 타입 버퍼들(230, 231)이 비활성화된다.

시점 '502'에서 테스트 입력 패드들(210)을 통해 입력된 테스트 입력 신호들이 싱글-엔디드 타입 버퍼들(220)을 통해 버퍼링되고 신호 조합부(240)로 전달된다. 그러면 신호 조합부(240)는 전달받은 테스트 입력 신호들을 이용해 테스트 출력 신호들(TEST_OUT1~TEST_OUT20)을 생성한다.

시점 '503'에서 칩 선택 신호(CS_n)가 '로우'레벨로 천이하면, 출력회로(250)는 테스트 출력 신호들(TEST_OUT1~TEST_OUT20)을 테스트 출력 패드들(260)을 통해 출력한다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

또한, 상기한 실시예에서는 본 발명이 메모리 장치에 적용된 것을 예시하였지만, 본 발명은 메모리 장치뿐만이 아니라 패드들의 전기적 연결을 테스트 하는 모든 종류의 집적회로 칩에 적용될 수 있음은 당연하다. 또한, 연결 테스트에 사용되는 패드의 종류 및 개수는 집적회로 칩에 따라 달라질 수 있음은 당연하다.

TEN PAD: 테스트 활성화 패드 CS_n PAD: 칩 선택 패드
210: 테스트 입력 패드들 220, 221: 싱글-엔디드 타입 버퍼들
230, 231: 디퍼런셜 타입 버퍼들 240: 신호 조합부
250: 출력회로 260: 테스트 출력 패드들

Claims

다수의 테스트 입력 신호를 입력받기 위한 다수의 테스트 입력 패드;
연결 테스트 모드시에, 상기 다수의 테스트 입력 패드로 입력되는 신호들을 수신하기 위한 다수의 싱글-엔디드 타입 버퍼;
노멀 모드시에, 상기 다수의 테스트 입력 패드로 입력되는 신호들을 수신하기 위한 다수의 디퍼런셜 타입 버퍼;
상기 다수의 싱글-엔디드 타입 버퍼를 통해 입력된 다수의 테스트 입력 신호를 조합하여, 다수의 테스트 출력 신호를 생성하는 신호 조합부; 및
상기 연결 테스트 모드시에, 상기 다수의 테스트 출력 신호를 출력하기 위한 다수의 테스트 출력 패드
를 포함하는 집적회로 칩.
제 1항에 있어서,
상기 신호 조합부는
상기 다수의 싱글-엔디드 타입 버퍼를 통해 입력된 다수의 테스트 입력 신호를 조합하기 위한 다수의 XOR 게이트 및 다수의 인버터를 포함하는
집적회로 칩.
제 1항에 있어서,
상기 다수의 디퍼런셜 타입 버퍼는
연결된 테스트 입력 패드로 입력된 신호의 전압레벨과 기준전압의 레벨을 비교하는
집적회로 칩.
제 1항에 있어서,
상기 집적회로 칩은 테스트 활성화 신호를 입력받기 위한 테스트 활성화 패드를 더 포함하고,
상기 테스트 활성화 신호의 활성화/비활성화에 따라 상기 집적회로는 상기 연결 테스트 모드/상기 노멀 모드로 동작하는
집적회로 칩.
제 1항에 있어서,
상기 연결 테스트 모드시에 상기 다수의 디퍼런셜 타입 버퍼로의 전류 공급이 차단되고, 상기 노멀 모드시에 상기 다수의 싱글-엔디드 타입 버퍼로의 전류 공급이 차단되는
집적회로 칩.
칩 선택 패드; 다수의 제어 패드; 다수의 커맨드 패드; 다수의 어드레스 패드;
연결 테스트 모드시에, 상기 칩 선택 패드, 상기 다수의 제어 패드, 상기 다수의 커맨드 패드 및 상기 다수의 어드레스 패드로 입력되는 신호들을 수신하기 위한 다수의 싱글-엔디드 타입 버퍼;
노멀 모드시에, 상기 칩 선택 패드, 상기 다수의 제어 패드, 상기 다수의 커맨드 패드 및 상기 다수의 어드레스 패드로 입력되는 신호들을 수신하기 위한 다수의 디퍼런셜 타입 버퍼;
상기 연결 테스트 모드시에, 상기 다수의 제어 패드, 상기 다수의 커맨드 패드 및 상기 다수의 어드레스 패드에 대응하는 싱글-엔디드 타입 버퍼들을 통해 입력된 다수의 테스트 입력 신호를 조합하여, 다수의 테스트 출력 신호를 생성하는 신호 조합부;
상기 연결 테스트 모드시에, 상기 칩 선택 패드에 대응하는 싱글-엔디드 타입 버퍼를 통해 입력되는 칩 선택신호에 응답해 다수의 데이터 패드와 다수의 스트로브 패드를 통해 상기 다수의 테스트 출력 신호를 출력하는 출력회로
를 포함하는 메모리 장치.
제 6항에 있어서,
상기 메모리 장치는
테스트 활성화 신호를 입력받기 위한 테스트 활성화 패드; 및
상기 테스트 활성화 패드에 연결된 싱글-엔디드 타입 버퍼를 더 포함하고,
상기 테스트 활성화 신호의 활성화/비활성화에 따라 상기 메모리 장치는 상기 연결 테스트 모드/상기 노멀 모드로 동작하는
메모리 장치.
제 6항에 있어서,
상기 연결 테스트 모드시에 상기 다수의 디퍼런셜 타입 버퍼로의 전류 공급이 차단되고, 상기 노멀 모드시에 상기 다수의 싱글-엔디드 타입 버퍼로의 전류 공급이 차단되는
메모리 장치.
제 6항에 있어서,
상기 신호 조합부는
상기 다수의 테스트 입력 신호를 조합하기 위한 다수의 XOR 게이트 및 다수의 인버터를 포함하는
메모리 장치.
제 6항에 있어서,
상기 다수의 디퍼런셜 타입 버퍼는
자신에 연결된 패드로 입력된 신호의 전압레벨과 기준전압의 레벨을 비교하는
메모리 장치.
제 6항에 있어서,
상기 다수의 제어 패드는
리셋 패드;
하나 이상의 데이터 마스크 패드;
하나 이상의 데이터 버스 인버전 패드;
하나 이상의 클럭 패드;
클럭 인에이블 패드;
패리티 패드;
온 다이 터미네이션 패드; 및
얼랏 패드를 포함하는
메모리 장치.
제 6항에 있어서,
상기 신호 조합부는
1번 어드레스 신호, 6번 어드레스 신호 및 패리티 신호를 논리조합하여 제1테스트 출력신호를 생성하고,
상기 제1테스트 출력신호를 반전하여 제2테스트 출력신호를 생성하고,
8번 어드레스 신호, 얼랏 신호 및 9번 어드레스 신호를 논리조합하여 제3테스트 출력신호를 생성하고,
상기 제3테스트 출력신호를 반전하여 제4테스트 출력신호를 생성하고,
2번 어드레스 신호, 5번 어드레스 신호 및 13번 어드레스 신호를 논리조합하여 제5테스트 출력신호를 생성하고,
상기 제5테스트 출력신호를 반전하여 제6테스트 출력신호를 생성하고,
0번 어드레스 신호, 7번 어드레스 신호 및 11번 어드레스 신호를 논리조합하여 제7테스트 출력신호를 생성하고,
상기 제7테스트 출력신호를 반전하여 제8테스트 출력신호를 생성하고,
부클럭 신호, 온 다이 터미네이션 신호 및 컬럼 어드레스 스트로브/15번 어드레스 신호를 논리조합하여 제9테스트 출력신호를 생성하고,
상기 제9테스트 출력신호를 반전하여 제10테스트 출력신호를 생성하고,
클럭 인에이블 신호, 로우 어드레스 스트로브/16번 어드레스 신호 및 10번 어드레스/오토 프리차지 신호를 논리조합하여 제11테스트 출력신호를 생성하고,
상기 제11테스트 출력신호를 반전하여 제12테스트 출력신호를 생성하고,
액티브 신호, 4번 어드레스, 13번 뱅크 어드레스를 논리조합하여 제13테스트 출력신호를 생성하고,
상기 제13테스트 출력신호를 반전하여 제14테스트 출력신호를 생성하고,
데이터 마스크/데이터 버스 인버전 업 신호, 데이터 마스크/데이터 버스 인버전 다운 신호 및 정클럭 신호를 논리조합하여 제15테스트 출력신호를 생성하고,
상기 제15테스트 출력신호를 반전하여 제16테스트 출력신호를 생성하고,
라이트 인에이블/14번 어드레스, 12번 어드레스/버스트 찹 신호 및 0번 뱅크 어드레스 신호를 논리조합하여 제17테스트 출력신호를 생성하고,
상기 제17테스트 출력신호를 반전하여 제18테스트 출력신호를 생성하고,
0번 뱅크 그룹 어드레스, 3번 어드레스 및 리셋신호를 논리조합하여 제19테스트 출력신호를 생성하고,
상기 제19테스트 출력신호를 반전하여 제20테스트 출력신호를 생성하는
메모리 장치.
제 12항에 있어서,
상기 출력회로는
상기 제1 내지 제13테스트 출력신호, 상기 제15테스트 출력신호, 및 제17 내지 제18테스트 출력신호를 제0 내지 제15번 데이터 패드로 출력하고,
제14테스트 출력신호, 제16테스트 출력신호, 제19 내지 제20테스트 출력신호를 4개의 데이터 스트로브 패드로 출력하는
메모리 장치.