JP2674709B2 - 自動回路テスタ制御システム - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子回路を自動的にテストするための制御
装置に関する。

〔従来の技術および解決しようとする課題〕

電子回路を自動的にテストするための装置において
は、ディジタル・テスト・パターンがメモリーに格納さ
れ、テスト中の回路（CUT）のノードに与えられる入力
テスト信号を与えるために使用され、このCUTから結果
として生じる出力は予期される出力と比較される。テス
ト装置はまた、高い周波数および低い周波数の信号ゼネ
レータの如きアナログ機器を含み得、アナログ・テスト
信号をCUT、および高低の周波数のディジタイザおよび
関連する捕獲メモリーに対し与えてディジタル化し結果
を格納する。

テスト装置に対する制御信号を与えると同時に多数の
データ・ビットをCUTに対しその大きな速度におけるク
ロック動作と同期的に送るために、高速シーケンス・コ
ントローラを用いて、制御ビット（本文では「マイクロ
コード」とも呼ばれる）およびデータ・ビットを高速度
で並列に供給する。（このマイクロコード、プラスある
クロック周期におけるデータ・ビットは、「ベクトル」
と呼ばれる。）制御ビットは、シーケンス・コントロー
ラにおけるランダム・アクセス・メモリー（RAM）に例
えば16Kの奥行で含まれ、シーケンス・コントローラに
おけるアドレス・ゼネレータにより制御されるアドレス
・バス（しばしば、「状態バス」と呼ばれる）における
RAMに対して適当なアドレスを与えると同時にランダム
にアクセスすることができる16Kの命令ステップを生じ
る。種々の命令およびテスト・パターン・メモリーと関
連する制御ビットはまたは、個々のボードにわたり分散
され状態アドレス・バスによりアクセスされる個々のマ
イクロコードRAMに置くこともできる。

多数のテスト・データを含むテストを行なう時、テス
ト中の回路に与えられるべきテスト・データの順次のス
テップが存在する大きなベクトル・ブロックがしばしば
存在し、マイクロコードは多くのクロック期間中は変化
しない。このようなベクトルは、本文において「順次ベ
クトル」と呼ばれる。テスト・プログラムにおいて条件
的な状態または飛越しが存在する場合、システムはその
時のアドレスに続かない状態アドレスへランダムに飛越
すことができなければならず、このようなベクトルは
「無順序ベクトル」と呼ばれる。

高速スタティックRAMおよびあるテスト・パターンに
おいて使用される多数のデータ信号を代償にして、テス
ト・データはしばしば比較的遅くかつ比較的安価なダイ
ナミックRAMの大容量メモリーに無秩序に格納され、こ
のダイナミックRAMは一時にテスト・データのブロック
を転送して高速のスタティックRAMを再ロードする。例
えば、Gilletteの米国特許第4,451,958号は、第２のス
タティックRAMがテスト・データをCUTへ送りつつある間
インターリーブされたダイナミックRAMから第１のスタ
ティックRAMへ大きなテスト・パターン・ブロックがロ
ードされ、第１のスタティックRAMがテスト・データを
与えつつある間に前記テスト・パターンが次に第２のス
タティックRAMへロードされ、という状態を反復する。
ダイナミックRAMを用いてシステムに対する制御プログ
ラムを交互のスタティックRAMに書込む時、プログラマ
は如何なる条件的な状態も持たないことを確認しなけれ
ばならず、さもなければ同時にスタティックRAMに対し
てロードされる同じグループにないステップへ飛越しを
行なう。

〔課題を解決するための手段〕

無順序（即ち、条件）ベクトルのデータを格納するデ
ータRAMと、順次ベクトルのデータのブロックを格納し
データRAMよりも大きな容量を有する順次データ・メモ
リーと、データRAMまたは順次データ・メモリーからフ
ォーマッタへデータを選択的に送りテスト中の回路に入
力を与えるテスト・シーケンス制御回路を提供すること
により、テスト・プログラムの書込みおよび実行が著し
く簡素化できることが判った。このプログラムは、あた
かもプログラムにおける全てのベクトルのマイクロコー
ドおよびデータの双方に対して大きな格納容量があるか
のように、またあたかもベクトルが、例えばプログラム
が飛越す（ジャンプする）アドレスとは無関係にプログ
ラムが条件ベクトルにおいて飛越す時にランダムにアク
セスすることができるかのように書込まれる。プログラ
ムを検閲中の後処理プロセッサが順次ベクトルを識別し
て順次のメモリーへ送るためリストされたものにデータ
を保有し、無順序ベクトルを識別してこれらにデータRA
Mへ送られるためリストされたデータを保有する。テス
ト中、データRAMにおけるデータは順次ベクトルのブロ
ックがあるまでランダムにアクセスされ、この時順次デ
ータ・メモリーからデータが順次アクセスされる。

望ましい実施態様においては、このデータRAMはスタ
ティックRAMを含み、順次データ・メモリーはスタティ
ックRAMよりそれぞれ遅くかつ高速度のデータ転送を生
じるように組合される複数のダイナミックRAMを含み、
順次メモリーのダイナミックRAMはそれぞれ各シフトレ
ジスタに対し多重ビットの並列出力を生じるように接続
され、多重ビット出力は複数の連続する順次ベクトルの
１つのビットと対応し、レジスタの単一ビットの順次出
力が高速度で並列に与えられて順次ベクトルを生じ、本
装置は状態バスにアドレスを与える順次アドレス・ゼネ
レータを含み、データRAMおよび順次メモリーに対する
マイクロコードがロードされた第１および第２のマイク
ロコードRAMが存在し、第１のマイクロコードRAMはデー
タRAMをデータ供給源にするか否かおよびどのデータの
供給を行なうべきかに関する命令を含み、第２のマイク
ロコードRAMはデータ供給源にするか否かおよびデータ
の供給をどこで開始するかおよびデータの供給の準備に
関する命令を含み、第２のマイクロコードRAMは順次メ
モリーを制御する命令デコーダと接続され、対応する順
次ベクトルに対するタイミング・データのブロックを格
納するタイミング設定メモリーが存在する。

本発明の他の利点および特徴については、本発明の望
ましい実施態様の以降の記述および頭書の特許請求の範
囲から明らかになるであろう。

望ましい実施態様について以下に説明する。

〔実施例〕

構造 第１図においては、電気的にテスト・ヘッド14と接続
されたテスト中の回路（CUT）12をテストするための自
動回路テスタ10が示されている。テスト・コンピュータ
16は本装置の全体的な制御を行ない、第１のテスト・パ
ターン・メモリー回路19、第２のテスト・パターン・メ
モリー回路20、タイミング・セット（Ｔ−セット）メモ
リー回路130およびフォーマット設定システム22を用い
て多数のデータをCUT12へ同時に送るため用いられるシ
ーケンス・コントローラ18を含む。シーケンス・コント
ローラ18はまた、テスタの残部例えばマスター・クロッ
ク21、高周波数（HF）アナログ・ソース23および他の計
器（図示せず）に対してCUT12のクロックと同期してそ
の高い速度、例えば25MHzで制御信号を与えるように使
用される。テスタ10はまた、CUT12の出力を検出するた
めの検出器（図示せず）も含んでいる。シーケンス・コ
ントローラ18は、14ビットの状態アドレス・バス26およ
びシーケンス・マイクロコードRAM28（16K×43ビット）
に対して接続されたアドレス・ゼネレータ24を含み、テ
スタおよびシーケンス・コントローラのアドレス・ゼネ
レータ24に対する制御信号の制御ビットを保有する。状
態アドレス・バス26は、第１のメモリー・マイクロコー
ドRAM30（16K×８ビット）、第２のメモリー・マイクロ
コードRAM32（16K×８ビット）、ｔセットマイクロコー
ドRAM33（16K×８ビット）、HFアナログ・マイクロコー
ドRAM34（16K×９ビット）、マスター・クロック21のク
ロック・マイクロコードRAM29（16K×９ビット）、およ
び他の計器（図示せず）における他のマイクロコードRA
Mと接続されている。

状態アドレス・バス26はまた、HFソース23およびクロ
ック21における事象がシーケンス・コントローラのアド
レス・ゼネレータ24により生成されるアドレスに影響を
及ぼすことを許容する条件ビットを保有する。CUT12に
おける事象はまた、フォーマット設定システム22、テス
ト・パターン・メモリー回路19または20、および状態ア
ドレス・バス26における条件ビットによりアドレス・ゼ
ネレータ24に影響を与えることができる。

第１のテスト・パターン・メモリー回路19は、回路ボ
ード上に分散され、１つの回路ボードに対する構成要素
が第１図に示されている。状態バス26は、データRAM82
（16K×24ビットのスタティックRAM）に格納される条件
ベクトルのデータを直接アドレス指定するように接続さ
れている。第１のメモリー・マイクロコードRAM30は、
出力バッファ84を制御するように接続されている。回路
19の各回路ボードは８つのチャネル毎にRAMを含み、各
チャネルはCUT12の１つの入力に対してフォーマット設
定システム22により与えられるべき入力の種類を表示す
るために３ビットを要求する。

第２のテスト・パターン・メモリー回路20は同様に10
個の回路ボードに分散され、１つの回路ボードに対する
構成要素が第１図に示される。第２のメモリー・マイク
ロコードRAM32は、その関連する命令デコーダ86に対し
命令を与えるよう接続され、更にメモリー・アドレス／
制御回路88および出力バッファ90に対して制御信号を与
えるように接続されている。メモリー・アドレス／制御
回路88は、24ビットの1MEG深さの順次メモリー94をアド
レス指定するため25ビットのアドレスを用いる。アドレ
ス20の25ビットが百万のアドレスを提供するため必要で
あり、別のアドレス・ビットがメモリーの深さを32MEG
に増加することを許容するため提供され、別の５ビット
を用いてページ選択能力を提供する。第２のメモリー回
路20は、８百万ベクトルの深さの１チャネル（３ビット
で形式を表示する）を出力するように構成することがで
きる。

Ｔ設定メモリー回路130は、第２のテスト・パターン
・メモリー回路20の１つのボードと同じ構造を有する。
しかし、Ｔ設定メモリー回路130に格納されるデータ
は、第２のテスト・パターン・メモリー回路20に格納さ
れたものとは異なる。Ｔ設定メモリー回路130の順次メ
モリー94はその24ビットの内７ビットを用い、残りのビ
ットはマスクされている。Ｔ設定メモリー回路130の出
力バッファ90は、タイミング・バス132を介してフォー
マット設定システム22と接続される。この７ビットは、
第２のメモリー回路20の順次メモリー94からのデータに
基いてCUT12に与えられる入力のフォーマット設定シス
テム22によるタイミングのベクトル単位の制御を行なう
ため用いられ、即ち、タイミングは順次ベクトルのブロ
ックにおける各ベクトル毎に変更することができる。第
１のテスト・パターン・メモリー回路19のデータRAM82
におけるデータに対するタイミング情報は、マスター・
クロック21のＴ設定RAM95に格納される。

第２図においては、順次メモリー94（第１図）の24ビ
ット出力の１つのビットに対する記憶域を提供するメモ
リー・アドレス／制御回路88および順次メモリーのサブ
回路94aが示されている。このように、１つの回路ボー
ドには24のサブ回路94aがある。メモリー・アドレス制
御回路88は４ビットのカウンタ98を含み、その桁送り
（キャリーアウト）出力が桁入れ（キャリーイン）入力
として16ビットのアドレス・カウンタ／ラッチ100およ
びダイナミックRAM（DRAM）制御ロジック102に対して接
続される。16ビットのカウンタ／ラッチ100に対するバ
ス96上の入力は、順次メモリー94により与えられる順次
ベクトルのブロックにおける第１の順次ベクトルのデー
タに対するアドレスと対応するアドレスにおいてカウン
タをプリセットする。順次メモリー・サブ回路94aは、
アドレス・カウンタ／ラッチ100によりアドレス指定さ
れた64K×16ビットDRAM104（並列にアドレス指定された
４つの64K×４ビットDRAM、この４つの４ビット出力が
組合されて16ビットを生じる）を含む。このように、DR
AM104には1MEGビット（64K×16ビット）が存在する。DR
AM104のデータ・イン／アウトはシフトレジスタ106、10
8と接続され、これらレジスタは並列に接続されて、テ
ストの間16ビットの並列入力モードと16ビットの直列デ
ータ出力モードとの間で交番するようにDRAM制御ロジッ
ク102により制御される。レジスタ106、108の直列デー
タ出力はデータ・セレクタ／ラッチ110に与えられ、そ
の出力は回線112上を24ビット・バス114の１ビットとし
て出力バッファ90（第１図）へ与えられる。DRAM制御ロ
ジック102のI/O書込みおよびI/O読出し制御回線115、11
6およびシフトレジスタ106、108と接続された「メモリ
ー・データ・イン」回線118が、16ビットのテスト・コ
ンピュータ・アドレス・バス78（第１図）と接続されて
いる。

第１図に戻って、高い周波数のアナログ・ソース・マ
イクロコードRAM34が、高い周波数のアナログ・ソース
・マイクロコードRAM34がその関連したアドレス・ゼネ
レータ72に命令を与えるように接続され、このゼネレー
タがあるアナログ信号のディジタル表示でロードされた
信号RAM74（64K×20ビット）に対しアドレスを与え、信
号RAM74はディジタル／アナログ（D/A）・コンバータ76
に対するディジタル化信号を読出すため接続され、この
コンバータがアナログをCUT12に与える。高い周波数の
アナログ・ソース計器23はこのようにアナログ信号ゼネ
レータである。

テスタ10はまた、HFアナログ捕獲計器と、低周波数ア
ナログ捕獲計器と、低周波数アナログ・ソース機器（全
て図示せず）とを含むことができ、全てマイクロコード
RAMが状態アドレス・バス26と接続されている。HFアナ
ログ・ソース23のアドレス・ゼネレータ72および第１の
テスト・パターン・メモリー回路19のデータRAM82もま
た、シーケンサ18が高速度のテストを実施中でない時、
テスト・コンピュータ16によりデータ入力および制御を
行なうように16ビットのテスト・コンピュータ・バス78
と接続されている。パイプライン・レジスタ（図示せ
ず）は、状態アドレス・バス26に沿い、またマイクロコ
ードRAMから実際にCUT12に与えられる信号のソースに至
る経路に沿ってテスタ10中に分散され、このパイプライ
ン・レジスタはシーケンス・アドレス・バス26に沿って
アドレスを順次進め、また他の経路に沿ってアドレスお
よび他のディジタル信号を進める。

動作 第３図においては、CUT12のテストに先立ち、あたか
もプログラムの全てのベクトルにおけるマイクロコード
およびデータの双方に対する1MEGの深さのメモリーの記
憶容量があるかのように、またあたかも例えば、プログ
ラムが飛越しを行なうアドレスとは無関係にプログラム
が条件的ベクトルにおいて飛越しを行なう時どのベクト
ルもランダムにアクセスできるかのように、制御プログ
ラムが装置10に対して書込まれる。ユーザは、自分のプ
ログラムをユーザ言語で書込み、どんなディジタル・パ
ターンが何時CUT12のどのピンに与えられるか、また他
のどんな信号および制御が高周波数アナログ・ソース23
および他の機器により与えられるべきかを表示する。次
いで、制御プログラムが、あたかもパターン毎に1MEGの
記憶域があるかのように作動するコンパイラにおいてマ
イクロコード・ビットおよびディジタル・テスト・パタ
ーン・ビットに変換される。このマイクロコード・ビッ
トおよびディジタル・テスト・パターン・ビットは、
「仮想ベクトル」と呼ばれる。仮想ベクトル・フォーマ
ットは第４図に示されている。前記コンパイラはまた、
以下において詳細に述べる「順次テーブル」を構成す
る。このコンパイラの出力もまた、転送の宛先を示すラ
ベルを有する。仮想ベクトルおよび順次テーブルを調べ
る後処理プロセッサは、（ある例外を除いて）順次メモ
リー94へ経路付けるため前記データを順次ベクトルにリ
ストし、このデータをデータRAM82へ経路付けるため無
順序ベクトルにリストし、別のマイクロコードを用意す
る。

順次テーブルを生成する時、コンパイラが仮想ベクト
ル・パターンを一時に１ベクトルずつ走査して「不連
続」を見出し、これがベクトルのテスト・パターン内で
の無順序ベクトルを示す。不連続を識別するベクトルの
特徴は、パターンの初め、制御フローの分岐（即ち、飛
越し、シフトレジスタ呼出し、等）、転送の目的（宛
先）、およびそのデータに対する別のソース（例えば、
HFアナログ・ソース23）を含むベクトルのいずれかのチ
ャネルである。各仮想ベクトルは、これに割当てられる
順次の「ベクトル番号」を持ち、即ち、ｎ個のベクトル
のパターンはｎ個の仮想ベクトル番号を有することにな
る。隣接する順次ベクトルの各ブロック毎に、このブロ
ックにおける開始ベクトルおよび順次ベクトルのブロッ
クにおけるベクトル番号が、順次テーブルにおける対を
なすエントリとして格納される。

第５図においては、順次テーブルを生じる時、ベクト
ル番号変数（VNV）が−１に初期化され、開始ベクトル
番号変数（SVNV）は「０」に初期化され、ブロック変数
のサイズ（SIZE）は「０」に初期化される。次にVNVが
増分され、次のベクトルが検索される。上記の不連続の
基準に従ってこれが順次ベクトルであるかどうかを知る
ため、この次のベクトルが調べられる。もしそうであれ
ば、SIZEおよびVNVが増分され、次のベクトルが検索さ
れる。もしこれが順次ベクトルでなければ、このベクト
ルが、順次ベクトルのブロックに続く第１の無順序ベク
トルであるかどうか（SIZEは０と等しくない）、あるい
はこのベクトルが無順序ベクトルのブロック内にあるか
どうか（SIZEは０に等しい）。もし前者ならば、その時
のSVNVおよびSIZEは順次テーブルにリストされ、SIZEは
次のブロックの順次ベクトルをカウントするため使用す
ることができるように０にリセットされる。もし後者な
らば、これらのステップは迂回される。SVNVは次いでVN
Vに等しくセットされ、VNVは増分され、次のベクトルが
検索される。

これ以上の仮想ベクトルがない時、順次テーブルが昇
順のベクトル順次にソートされ、サイズが23より小さな
全てのエントリ（順次の断片）が除去され、連続するブ
ロックが組合される。長さが23ベクトルより大きな順次
ベクトルのブロックは、このように、直接その結果の順
次テーブルに記述され、無順序ベクトルおよび順次の断
片の残りのブロックがテーブルにおける間隙から推論す
ることができる。このテーブルは、仮想パターンをその
要素に分割するための基準として用いられる。

仮想ベクトルおよび順次テーブルの生成に加えて、コ
ンパイラもまた仮想ベクトル・パターン内の転送（例え
ば、飛越し、付帯条件）を決定するために用いられる記
号テーブルを生成する。生成されるこの記号テーブル
は、転送からの宛先であるベクトルを格納する宛先テー
ブルと、転送を含むベクトルを格納するベクトル転送テ
ーブルとを含んでいる。

第６図においては、順次メモリー94に格納するための
順次ベクトルのブロックのデータをリストし、またデー
タRAM82における無順序データおよび順次断片のブロッ
ク（このブロックは「無順序ブロック」と呼ばれる）を
リストするため、後処理プロセッサにより使用されるパ
ターン分割方法が示される。VNVおよび状態番号変数
（状態番号）が最初に「０」に初期化され、ポインタが
順次テーブルにおける最初のエントリにセットされる。
仮想パターンはブロック単位に処理され、無順序ブロッ
クは順次ブロックとは異なる方法で処理される。VNV
は、順次テーブル・ポインタにより識別される最初に開
始する仮想ベクトル番号と最初に比較される。もしこれ
らが同じものでなければ、仮想ベクトルは無順序ブロッ
クの一部であり、さもなければ仮想ベクトルは順次ブロ
ックにおける最初のベクトルである。

無順序ブロックの処理を最初に行うと、その時の無順
序ブロックにおけるベクトル数は、次の順次バッファの
開始ベクトル番号（順次テーブルから検索される）か、
あるいはパターンの終り（もしこのベクトルが最後の順
次ブロックより後に生じるならば）からVNVを差引くこ
とにより計算される。無順序ブロック内の各ベクトル
は、連続する状態番号（状態アドレス・バス26に現れる
状態アドレスと関連する）が割当てられ、次にベクトル
のデータがデータRAM82に格納されるべき出力ストリー
ムへ送られ、仮想ベクトル・パターン・サイズの圧縮を
補償するよう記号テーブルを調整する。更に、第２のメ
モリー・マイクロコード（マイクロコードRAM32に格納
するための）がこの無順序ブロックの各状態番号毎に
「ノー・オペレーション命令」として出力される。次に
VNVおよび状態番号は、無順序ブロックのサイズだけ増
加され、次のベクトルが検索される。

順次ブロックの処理を行うとき、順次ブロックの最初
の18ベクトルがマイクロコードRAM30およびデータRAM82
に入れるためリストされ、次の18の状態番号が割当てら
れる。（このように、ある順次ベクトルのデータは、無
順序ベクトルのデータと共にデータRAM82に格納され
る。）順次ベクトル・アドレス（25ビット、その下位の
４つが０に予めセットされ、順次メモリー94をアドレス
指定するため使用される）が、今述べた18のグループの
最初の３つの状態番号と対応する状態アドレスにおける
第２のメモリー・マイクロコードRAM32にSAMマイクロコ
ードとして格納するためリストされる。順次ブロックの
残りのベクトルは、この時順次メモリー94に格納するた
めリストされ、連続する各順次ベクトル・アドレスが割
当てられる。順次アクセス・メモリー94から実行される
べきブロックの順次ベクトルの総数は、順次データが順
次メモリー94によりデータ供給される時間を順次コント
ローラ18がマークすることを許すため用いられた「SAM
駆動部」マイクロコード（マイクロコードRAM29に対す
る）の変数（Ｘ、Ｙおよび残）を決定するため計算され
使用される。このSAM駆動部は下記のマイクロコードか
らなる。但し、「セットループｘ」は最初の18ベクトル
の一部である。即ち、 セットループ ｘ L1:セットループ ｙ L2:エンドループ L2 エンドループ L1 セットループ残 L3:エンドループ L3 但し、SAMにより実行されるベクトル番号は下式によ
り表わされる。即ち、 SAMベクトルの数＝ｘ＊（ｙ＋１）＋残＋２ SAM駆動部は、順次コントローラ18による時間のマー
クに必要なカウンタの大きさを小さくするためにネスト
状態のループを使用する。

順次ベクトルのブロックが処理された後、VNVが順次
ブロックの大きさだけ増加され、順次テーブル・ポイン
タが順次テーブルの次のエントリへ進められ、次のベク
トルが検索される。

この手順は、仮想ベクトル・パターンにベクトル・ブ
ロックが残らなくなるまで継続される。後処理プロセッ
サもまた、最初のテスト・パターンのメモリー回路19に
対する８ビットのマイクロコードと、第２のテスト・パ
ターンのメモリー回路20に対する８ビットのマイクロコ
ードを含む、データRAM82および順次メモリー94からの
テスト・パターンの選択的な経路付けを実施するため必
要なマイクロコードを用意する。転送と関連するマイク
ロコードは、順次マイクロコードRAM28に格納するため
リストされる。コンパイルされ処理されたプログラム
が、適当なハードウェア10にロードする用意ができる。

第１図においては、マイクロコードRAM28、29、30、3
2、33、34がその各マイクロコード命令と共にロードさ
れ、データRAM82およびDRAM104がそのディジタル・テス
ト・パターンと共にロードされ、その全てがコンピュー
タ・バス78におけるテスト・コンピュータ16の制御下に
置かれる。データRAM82および種々のマイクロコードRAM
へのロードに際して、状態アドレスは後処理プロセッサ
により割当てされる状態番号とは異なるが、相対位置は
同じままであり、このため異なる時点で事後処理された
複数のテスト・プログラムのロードを可能にする。第１
のテスト・パターン・メモリー回路19におけるテスト・
データは、アドレスが与えられる間（図示しない手段を
介して）並列にデータRAM82へロードされるに過ぎな
い。第２図においては、DRAM104にロードされるテスト
・データは最初にメモリー・データ入力回線118上をシ
フトレジスタ106または108へ送られ、次いで一時に16ビ
ットずつ各アドレスにおけるDRAM104へロードされる。
シフトレジスタ106または108の一方のレジスタがDRAM10
4に並列に16ビット与える間他方のシフトレジスタが直
列データ入力を受取り、各アドレスが16ビットのアドレ
ス・カウンタ／ラッチ100により与えられる。次に、レ
ジスタ106または108の他方がデータを直列に受取る間、
最初のレジスタがこれを並列に与える、、、というよう
に作動する。順次メモリー94の作動の論述から明らかな
ように、１つの順次ベクトルのデータの24ビットが24の
順次メモリーのサブ回路94aの各々に分散される。

第１のマイクロコードRAM30に格納されたマイクロコ
ードは、状態バス26を介して送られるデータRAM82の特
定のアドレスにデータを供給しなければならないことを
示すか、あるいはデータRAM82からデータが全く供給さ
れないことを示す。第２のマイクロコードRAM32および
Ｔセット・マイクロコードRAM33に格納されたマイクロ
コードは、データ供給を行なうか行なわないか、どこか
ら始めるか、およびデータ供給の用意についての命令を
含む。マイクロコードRAM32、33には僅かに８ビットの
マイクロコードしかなく、３つの隣接するマイクロコー
ド・アドレスを用いて順次メモリー94における初めのア
ドレスを表示する。（このアドレス・ビットの21は３つ
の隣接する８ビットのマイクロコードの７ビットからの
ものであり、25ビット・アドレスの残りの４ビットは
「０」に予めセットされる。） シーケンス・コントローラ18の制御下の高速度テスト
の間、アドレス・ゼネレータ24により状態バス26に与え
られるアドレスは、CUT12に対するそのクロック速度に
おけるデータの提供と同期して、命令をその関連するマ
イクロコードRAMから与えさせる。状態バス26に与えら
れるアドレスもまた、データRAM82および順次メモリー9
4に格納された選択されたディジタル・テスト・パター
ンをベクトル・バス85上でフォーマット設定システム22
に対して与えさせる。マスター・クロック21は、装置10
に対するプログラム可能なクロック動作を行なう。高周
波数のアナログ・ソース23は、シーケンス・コントロー
ラのアドレス・ゼネレータ24により生成されたアドレス
に状態アドレス・バス26における条件ビットだけ影響を
及ぼすことができる。CUT12における事象もまた、フォ
ーマット設定システム22によりシーケンス・アドレス・
ゼネレータ24により生成されるアドレスに影響を及ぼし
得る。

第７図においては、無順序ベクトルおよび順次ベクト
ルの双方を含む作動例における状態アドレス・バス26上
の状態アドレスおよび関連する条件を示すリストが示さ
れている。初期の作動において、大きなブロックの無順
序ベクトルが与えられ、このため順次メモリー94が不動
作状態を維持する間データがデータRAM82から供給され
る。状態アドレス「０」と関連する最初のクロック期間
において、最初のマイクロコードRAM30におけるマイク
ロコードは、最初のメモリー回路19がデータの供給を行
なうべきことを示し、また第２のマイクロコードRAM32
におけるマイクロコードは、第２のメモリー回路20に対
してはノー・オペレーションの状態が存在することを示
す。同じ動作が状態アドレス１−101と対応する次の101
ステップに妥当する。第１のメモリー回路19においてパ
イプライン動作を行なうハードウェアは、データ供給動
作を提示する状態アドレスが状態バス26に与えられる時
から、対応するデータがベクトル・バス85上に与えられ
る時まで７つのクロック期間を提供する。タイミング設
定情報（例えば、CUT12に対する入力のクロック期間の
エッジの正確にどの時点で行なわれるを示す）もまた、
マスター・クロック21における16Kの深さのマイクロコ
ードRAM95から与えられる。

ユーザ・プログラムにおける順次ベクトルのブロック
の初めは、上記の如くベクトル・バス85へのデータの提
供を開始するため順次メモリー94においては25クロック
期間を要し、またデータRAM82においては僅かに７クロ
ック期間しか要さないため、第２のメモリー20に対する
状態アドレス102、および第１のメモリー19に対する状
態アドレス120と対応する。状態アドレス102〜104は、
データ・イン順次メモリー94の初めのアドレスを識別す
る25ビットの21ビットを３つの異なるクロック期間にお
いて一時に７ビットずつ与えさせ、第３の命令のローデ
ィングは上記の25ビットのアドレスの下位の４つのビッ
トのプリセットを「０」させる。状態アドレス102〜119
と対応する18のクロック期間においては、第１のメモリ
ー回路19はデータをベクトル・バス85へ供給し続ける
が、第２のメモリー回路20はこれからのデータの供給を
用意しつつある。状態アドレス120においては、マイク
ロコードRAM30におけるマイクロコード命令がデータRAM
82に対してデータの供給を停止することを指令し、７つ
のクロック期間のパイプラインの故に、ベクトル・バス
85上のデータは更に７つのクロック期間中第１のメモリ
ー回路19から続けて受取られる。

状態アドレス127から始まり、第２のメモリー回路20
からのデータがベクトル・バス85に与えられ、ダイナミ
ックRAM104がデータをシフトレジスタ106、108、データ
・セレクタ・ラッチ110および出力バッファ90を介して
与える。この動作において、アドレス・カウンタ／ラッ
チ100における初期アドレスは、バス96上で命令デコー
ダ86からの命令によりセットされ、これは順次データの
ブロックにおいて供給されるデータの最初のアドレスで
ある。４ビット・カウンタ98は、反復して16クロック・
パルスをカウントし、その実施パルスを16ビット・アド
レス・カウンタ／ラッチ100およびDRAM制御ロジック102
に対し16のカウント毎に与える。アドレス・カウンタ／
ラッチ100は、カウンタ98からの各実施パルスを受取る
と同時に、その出力回線上でDRAM104に対して与えられ
るアドレスを増分する。各実施パルス毎に、16ビット・
ワードがDRAM104からシフトレジスタ106またはシフトレ
ジスタ108へ読込まれ、この16ビット・ワードは16の連
続するクロック期間における16の連続ベクトルの１つの
ビットのデータを表わす。入力を受取らないシフトレジ
スタは、その16ビット・ワードをデータ・セレクタ／ラ
ッチ110に読込ませる。次の実施パルスと同時に、最後
の述べたレジスタが16ビット・ワードを並列に受取る
が、他のレジスタはその16ビット・ワードをデータ・セ
レクタ／ラッチ110に対して順次与える。回線112におけ
る出力は１ビットであり、23の他の順次メモリーのサブ
回路94aからのビットは出力バッファ90に与えられ、こ
こでこれらビットはベクトル・バス85に対して24ビット
・ワードを与えるため組合される。同時に、タイミング
設定情報がタイミング設定メモリー回路90により同様に
タイミング設定バス132へ与えられる。ダイナミックRAM
104はスタティックRAM82の読出しための速度よりも遅い
速度で読出されるが、24のデータ・セレクタ／ラッチ11
0は各々その出力を高速度でバッファ90に対する24ビッ
ト・バス114のその回線112に与える。このように、順次
ベクトルのデータ・ブロックを高速度で与えるため比較
的安価なダイナミックRAMが使用される。

順次ベクトルのブロックがベクトル・バス85に与えら
れつつあり、またタイミング・データがタイミング・バ
ス132に与えられつつある間、状態アドレス127〜131
が、シーケンス・コントローラ18による時間のマークの
ため使用されるブロックのSAM駆動部分のネスト状態の
ループ動作の結果として、状態アドレス・バス26上に現
れる。これが順次ベクトルのブロックの終りの７クロッ
ク期間前であると、新しい状態アドレス132が状態アド
レス・バス26に与えられ、マイクロコードRAM30におけ
る対応するマイクロコード命令が、第１のメモリー回路
19に対しデータの供給を開始することを指令し、マイク
ロコードRAM32におけるマイクロコード命令がメモリー
回路20に対してデータの供給を停止することを指令す
る。メモリー回路20は、データをバス85に対して更に７
クロック期間与え続ける。

（他の実施態様） 本発明の他の実施態様が本発明の範囲内で可能であ
る。

【図面の簡単な説明】

第１図は本発明による自動回路テスタを示すブロック
図、第２図は第１図のテスタのインターリーブされた順
次データ・メモリーを示すブロック図、第３図は無順序
および順次ベクトルのデータのリストを生成する方法を
説明するフロー・チャート、第４図は第１図の装置に対
する仮想ベクトル・フォーマットの図、第５図は本発明
を実施中のコンパイラの作動方法を説明するフロー・チ
ャート、第６図は本発明の実施中の後処理プロセッサの
作動方法を説明するフロー・チャート、および第７図は
第１図のテスタを用いる方法を示す状態アドレスおよび
条件を示すリストである。 10……自動回路テスタ、12……テスト中の回路（CU
T）、14……テスト・ヘッド、16……テスト・コンピュ
ータ、18……シーケンス・コントローラ、19……第１の
テスト・パターン・メモリー回路、20……第２のテスト
・パターン・メモリー回路、21……マスター・クロッ
ク、22……フォーマット設定システム、23……高周波数
（HF）アナログ・ソース、24……アドレス・ゼネレー
タ、26……状態アドレス・バス、28……シーケンス・マ
イクロコードRAM、29……クロック・マイクロコードRA
M、30……第１のメモリー・マイクロコードRAM、32……
第２のメモリー・マイクロコードRAM、33……Ｔ設定マ
イクロコードRAM、34……HFアナログ・マイクロコードR
AM、72……アドレス・ゼネレータ、74……信号RAM、7
5、76……ディジタル／アナログ（D/A）・コンバータ、
78……16ビット・テスト・コンピュータ・アドレス・バ
ス、82……データRAM、84……出力バッファ、86……命
令デコーダ、88……メモリー・アドレス／制御回路、90
……出力バッファ、94……順次メモリー、95……Ｔ設定
RAM、98……カウンタ、100……16ビットのアドレス・カ
ウンタ／ラッチ、102……ダイナミックRAM（DRAM）制御
ロジック、104……64K×16ビットDRAM、106……シフト
レジスタ、108……シフトレジスタ、110……データ・セ
レクタ／ラッチ、112……回線、114……24ビット・バ
ス、115……I/O書込み制御回線、116……I/O読出し制御
回線、118……メモリー・データ・イン回線、130……タ
イミング・セット（Ｔ−セット）メモリー回路、132…
…タイミング・バス。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−52967（ＪＰ，Ａ) 特開 昭61−201172（ＪＰ，Ａ) 特公 昭61−37582（ＪＰ，Ｂ２)

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】自動テスト装置におけるディジタル・テス
   ト・パターンの高速度制御を行う装置において、 無順序ベクトルのデータを格納するとともに第１の格納
   容量を有するデータ・ランダム・アクセス・メモリー
   （RAM）を含む第１のメモリー回路と、 順次ベクトルのデータ・ブロックを格納するとともに前
   記第１の格納容量よりも大きな格納容量を有するダイナ
   ミックRAM、および前記ダイナミックRAMに記憶された多
   重ビット・ワードの各々を連続的値の列に変換する手段
   を有する順次データ・メモリー・サブ回路が、前記順次
   ベクトルのビット数に等しい数だけ設けられた順次デー
   タ・メモリーを含む第２のメモリー回路と、 前記データRAMまたは前記順次データ・メモリーからデ
   ータを受取り、該データを用いて被試験回路に対し入力
   を与えるフォーマッタと、 前記第１及び第２のメモリー回路を制御して、前記デー
   タRAMまたは前記順次データ・メモリーからのデータを
   前記フォーマッタに対して選択的に経路付けするシーケ
   ンス・コントローラと、 を設けてなる装置。
2. 【請求項２】前記データRAMがスタティックRAMからな
   り、 前記ダイナミックRAMが、前記スタティックRAMよりも遅
   い複数のダイナミックRAMからなり、 前記複数のダイナミックRAMは組合されて高速度のデー
   タ転送を行う出力を有する請求項１記載の装置。
3. 【請求項３】前記連続的値の列に変換する手段は、前記
   各ダイナミックRAMの多重ビットの並列出力がロードさ
   れ、連続的値の列を出力するシフトレジスタであり、 前記ダイナミックRAMは、それぞれ複数の連続する順次
   ベクトルのデータの単一ビットと対応する多重ビット・
   ワードを出力し、 前記データRAMは、前記順次データ・メモリが順次ベク
   トルを出力できるようになるまでの間、前記順次データ
   ・メモリーに先立って出力するための順次ベクトルを格
   納している、請求項２記載の装置。
4. 【請求項４】自動テスト装置におけるディジタル・テス
   ト・パターンの高速度制御を行う装置において、 無順序ベクトルのデータを格納するデータ・ランダム・
   アクセス・メモリー（RAM）を含む第１のメモリー回路
   を設け、該データRAMは第１の格納容量を有し、 順次ベクトルのデータ・ブロックを格納する順次データ
   ・メモリーを含む第２のメモリー回路を設け、該順次デ
   ータ・メモリーは前記第１の格納容量よりも大きな格納
   容量を有し、 前記データRAMまたは前記順次データ・メモリーからデ
   ータを受取り、該データを用いてテスト中の回路に対し
   入力を与えるフォーマッタと、 順次アドレス・ゼネレータを含み、前記第１及び第２の
   メモリー回路を制御して、前記データRAMまたは前記順
   次データ・メモリーからのデータを前記フォーマッタに
   対して選択的に経路付けするシーケンス・コントローラ
   と、 前記順次アドレス・ゼネレータに接続された状態アドレ
   ス・バスと を備え、前記第１のメモリー回路が、前記第１のメモリ
   ー回路に対するマイクロコードがロードされ前記状態ア
   ドレス・バスからアドレスを受取るように接続された第
   １のマイクロコードRAMを含み、前記第１のメモリー回
   路に対する前記マイクロコードが、該データRAMからデ
   ータを供給するか否かの命令を含み、 前記第２のメモリー回路が、前記第２のメモリー回路に
   対するマイクロコードがロードされ前記状態アドレス・
   バスからアドレスを受取るように接続された第２のマイ
   クロコードRAMを含み、前記第２のメモリー回路に対す
   る前記マイクロコードが、データを供給するか否か、デ
   ータ供給をどこから開始するか、およびデータ供給の準
   備についての命令を含み、更に前記第２のメモリー回路
   が、前記第２のマイクロコードRAMから命令を受取るよ
   うに接続された命令デコーダと、該命令デコーダにより
   制御される前記順次データ・メモリーに対するメモリー
   ・アドレス／制御回路および出力バッファとを含む、装
   置。
5. 【請求項５】前記順次ベクトルのデータ・ブロックと対
   応するタイミング・データ・ブロックを格納するタイミ
   ング設定メモリーを更に設け、 該タイミング設定メモリーは、前記フォーマッタに対し
   てタイミング・データを与える請求項１記載の装置。
6. 【請求項６】自動回路テスタにおけるディジタル・テス
   ト・パターンの高速度制御を行う方法において、 被試験回路（CUT）に与えるべきディジタル・テスト・
   パターンを自動回路テスタに入力し、 入力されたディジタル・テスト・パターンを無順序ベク
   トルおよび順序ベクトルを含む仮想ベクトル・パターン
   に変換し、 前記無順序ベクトルのデータを第１のメモリー回路のデ
   ータRAMにロードし、 前記次ベクトルのビット数に等しい数の回路を有する順
   次データ・メモリーを第２のメモリー回路に設け、前記
   順次ベクトルのデータを前記第２のメモリー回路の前記
   順次データ・メモリーにロードし、 前記第２のメモリー回路に記憶された多重ビット・ワー
   ドの各々を連続的値の列に変換し、 前記CUTに入力を与える際使用されるフォーマッタへ前
   記データRAMまたは前記順次データ・メモリーからデー
   タを選択的に送る、 ステップを有する方法。
7. 【請求項７】前記第１および第２のメモリー回路に対す
   る第１および第２のマイクロコードを用意して、データ
   がそれぞれ前記自動回路テスタの状態バスにおけるアド
   レスに応答して前記データRAMまたは前記順序データ・
   メモリーからデータが供給されるようにし、 前記第１のマイクロコードを前記第１のメモリー回路の
   第１のマイクロコードRAMにロードし、また前記第２の
   マイクロコードを前記第２のメモリー回路の第２のマイ
   クロコードRAMにロードするステップを更に含む請求項
   ６記載の方法。
8. 【請求項８】前記データRAMがスタティックRAMを含み、 前記順次データ・メモリーが、それぞれ該スタティック
   RAMよりも遅い複数のダイナミックRAMを含み、 前記多重ビット・ワードを変換するステップが、前記ダ
   イナミックRAMの出力を組合せて高速度のデータ転送を
   行い、前記ダイナミックRAMの多重ビット・ワードをシ
   フトレジスタに入力し、該多重ビット・ワードを一時に
   １ビットずつ出力し、前記シフトレジスタの直列ビット
   出力を組合せて高速度で多重ビット・ワード出力を得る
   ステップを含み、 前記各ダイナミックRAMが１対の前記シフトレジスタを
   有し、各対のレジスタの一方が出力中他方のレジスタが
   多重ビット・ワードを入力し、あるいはその逆であり、 前記順次ベクトルが前記第２のメモリー回路からアクセ
   スされるとき、前記第１のメモリー回路に無順序ベクト
   ルのデータ・ブロックよりも前にいくつかの順次ベクト
   ルをロードし、前記順次ベクトルをロードする前記ステ
   ップが、順次データの前記データ・ブロックの初めに対
   して前記ダイナミックRAMにおいて始動アドレスを生成
   するステップを含み、該生成ステップは、状態アドレス
   ・バスによりアドレス指定されるマイクロコードRAMの
   連続するアドレスに格納された前記始動アドレスの各部
   を組合せるステップを含む請求項６記載の方法。
9. 【請求項９】前記順次ベクトルのブロックを表す順次テ
   ーブルを生成するステップを含み、該テーブルにおける
   各エントリが連続する順次ベクトルのブロックと対応す
   る請求項６記載の方法。
10. 【請求項１０】順次テーブルを生成する前記ステップ
    が、更に、 前記順次テーブルの各エントリにおいて、前記ブロック
    の第１のベクトルに対応する始動順次ベクトルと、前記
    ブロックにおける該順次ベクトルの数を表すサイズ番号
    とを含み、前記仮想ベクトル・パターンからベクトルを
    検索し、 該ベクトルが無順序ベクトルであるか、順次ベクトルで
    あるかを判定し、 前記ベクトルが順次ベクトルであるならば、前記サイズ
    番号を増分し、 前記ベクトルが前記無順序ベクトルでありかつ前記順次
    ベクトルの後の最初の無順序ベクトルであるならば、前
    記サイズ番号を保管するステップを含み、 更に、タイミング設定メモリーにタイミング・データの
    ブロックを格納するステップを含み、該タイミング・デ
    ータのブロックは順序ベクトルのデータの前記ブロック
    と対応し、 前記順次データ・メモリーからのデータを選択的に経路
    付ける時、前記タイミング・データを前記フォーマッタ
    に与え、 前記順次テーブルを用いて、前記仮想ベクトル・パター
    ンを順次ブロックおよび無順序ブロックに分割するステ
    ップを含み、該分割ステップが状態番号を前記無順序ブ
    ロックのベクトルに割当るステップを包み、該状態番号
    は前記自動テスタの状態バスに与えられる状態アドレス
    に対応する請求項９記載の方法。