DD239881A1

DD239881A1 - Schaltungsanordnung zur beschleunigten generierung gespeicherter daten

Info

Publication number: DD239881A1
Application number: DD27917485A
Authority: DD
Inventors: Wilfried Fiegenbaum
Original assignee: Erfurt Mikroelektronik
Priority date: 1985-07-31
Filing date: 1985-07-31
Publication date: 1986-10-08

Abstract

Die Erfindung betrifft die beschleunigte speichernde Datengenerierung, speziell als Patterngenerator fuer automatische Testeinrichtungen, und beinhaltet zielgemaess das Vermeiden von Nachteilen, die sich beim Einsatz beschleunigter Datenspeicher unter dem Aspekt der Reduzierung von aus der Timingvielfalt resultierenden Einschraenkungen ergeben und die in einer aufgabengemaessen Schaltungsanordnung unter Einbezug eines beschleunigten Datenspeichers zu beheben sind. Erfindungsgemaess sind eine Speichersteuerung (1) mit einem Steuerwerk (2) und Folgeverarbeitungsstufen (3) an ersten Taktausgaengen (33; 33) und ein nachgesetzter beschleunigter Datenspeicher (4) mit mehreren Teildatenspeichern (6; 7) an einem zweiten Taktausgang (33) einer eingangsseitig in zugeordneter Weise mit ersten Datenausgaengen (34; 34) bzw. ueber ein ODER-Gatter (10) mit zweiten Datenausgaengen (35; 35) einer Schiebeanordnung (11) verbundenen Toranordnung (8) angeschlossen. Die Anzahl der zweiten Datenausgaenge (35; 35), die anordnungsmaessig den ersten Datenausgaengen (34; 34) nachgesetzt sind, ist gleich der Anzahl der Teildatenspeicher (6; 7). Eine Steuerschaltung (12) koordiniert die Taktgenerierung und bestimmt ueber einen Timingumschalter (19) das Steuerwerk (2) oder den beschleunigten Datenspeicher (4) als Quelle einer Timingadressierung. Es sind die Betriebsarten der schnellen und langsamen Datengenerierung realisierbar. Ein Adresskonventer und angeschlossene Baugruppen lassen sich in die Loesung einbeziehen. Die Erfindung ist innerhalb komplexer digitaler Schaltkreis- und Baugruppentester anwendbar. Fig. 1

Description

Hierzu 2 Seiten Zeichnungen . ₄

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Schaltungsanordnung zur beschleunigten Generierung gespeicherter Daten, die vor allem als Patterngenerator innerhalb komplexer Testeinrichtungen für die Überprüfung digitaler Baugruppen, beispielsweise hochintegrierter LSI-Schaltkreise, einsetzbar ist.

Charakteristik der bekannten technischen Lösungen

In schneller Folge generierte Prüfdaten (Testvektoren, Pattern) werden in automatischen Testeinrichtungen benötigt (H.Hart; Meß- und Prüfprobleme von MOS-LSI-Schaltkreisen aus: Probleme der Festkörperelektronik, Bd. 12 — Mikroprozessoren —, VEB Verlag Technik, 1982, S. 115-157). Sie enthalten dann vor allem die eingangsseitigen Belegungen (Adressen, Daten, Steuersignale) und die Ausgangssollzustände des Prüflings sowie weitere im Testablauf benötigte Signale. Es ist üblich, Testdaten ohne oder mit geringem algorithmisch generiertem Anteil in schnellen, aus Massenspeichern nachladbaren Pufferspeichern abzulegen. Die speichernde Datengenerierung erfolgt dann über eine mikroprogrammierbare Adressierung des Pufferspeichers. Die Testdaten werden entsprechend dem vorgesehenen Verwendungszweck verteilt, zeitlich und pegelmäßig präzisiert, formattiert und in einer den Prüfling kontaktierenden Pinelektronik treibend, maskierend oder komparierend verwendet.

Die Präzisierungen erfolgen zeitlich mittels eines vielkanaiigen Timinggenerators — im Zusammenspiel mit einem Formatter— und pegelmäßig durch Digital-Analog-Umsetzer. Innerhalb des Timinggenerators ist eine schnelle, pattemsynchrone Umsteuerung sowohl des Rategenerators als auch der Phasengeneratoren (Timingkanäle) hinsichtlich der Testfrequenz (Ratefrequenz) und der Impulskonfigurationen erforderlich. Dazu enthält der Timinggenerator eine Auswahl gespeicherter und über eine Timingadresse aufrufbarer Timing-Sets. Im Interesse hoher Testschärfe und geringer Testzeit bestimmt die maximale Testfrequenz (Ratefrequenz) die Qualität einer solchen Testeinrichtung entscheidend mit. Zwischen einem auslösenden Mikrobefehl und dem daraus resultierenden ersten Testergebnis vergehen normalerweise mehrere Rateperioden, abgesehen von langsamer Synchronisation mit zyklusgleicher Testschrittbewörtung.

Schaltungsanordnungen zur speichernden Datengenerierung, die aus der Timingadressierung alternativ entstehende Nachteile vorher bekannter Schaltungsanordnungen vermeiden, sind unter Verwendung eines uneingeschränkt adressierbaren Datenspeichers bereits vorgeschlagen worden (WP GO1 R/275905/3 und WP GO1 R/275906/1). Sie gehen von einem mikroprogrammierbaren Steuerwerk, Folgeverarbeitungsstufen und dem eigentlichen Datenspeicher in dieser Anordnungsreihenfolge aus. Diese Verarbeitungsstufen sind teilweise (WP GO1 R/275905/3) an Taktausgängen einer Auswahlschaltung angeschlossen, die eingangsseitig in zugeordneter Weise mit Verzögerungsausgängen einer mit Rateimpulsen getakteten Verzögerungskette verbunden und steuerungsmäßig an einer Steuerschaltung angeschlossen ist. Ein Timingsteuerausgang—zur Adressierung der Timing-Sets—ist über einen Umschalter entweder mit einem ersten Timingausgang des Steuerwerkes oder mit einem zweiten Timingausgang des Datenspeichers umsteuerbar verbunden. Es sind die Betriebsarten der schnellen und langsamen Datengenerierung entsprechend zyklusversetzter und zyklusgleicher Testschrittauswertung realisierbar. Angeschlossene Baugruppen (Pinelektronik, Timinggenerator) werden vorteilhaft in die Gesamtlösung einbezogen.

Die schaltungsmäßig alternative Lösung (WP GO1R/275906/1) geht zur Taktaufbereitung für die gleichartigen Verarbeitungsstufen von einer ausgangsseitig an den Taktausgängen und eingangsseitig in zugeordneter Weise an Schiebeausgängen einer Schiebeanordnung angeschlossenen Toranordnung aus. Eine mit Rateimpulsen versorgte Steueranordnung organisiert die Steuertaktversorgung sowohl der Schiebeanordnung als auch der Toranordnung und ist dazu mit letzterer über eine Sammelleitung rückkoppelnd verbunden sowie weiterhin mit der Steuerung des Timingumschalters befaßt.

Charakteristisch ist in beiden Fällen, daß die Taktimpulsgenerierung für die Kettenschaltung der Verarbeitungsstufen in Abhängigkeit von den Betriebsarten und Übergängen dazwischen unterschiedlich anordnungs- und zeitabhängig ist, jeweils ausgelöst von einem Rateimpuls aus dem Rategenerator. Vorteilhafte Ausgestaltungen betreffen u.a. Modifizierungen der Taktimpulsgenerierung, den Einbezug schaltungsexterner Baugruppen (Pinelektronik, Timinggenerator), externe Eingriffsmöglichkeiten (Entscheidüngsbits, Betriebsart, Timingadresse) und vor allem detailliertere und/oder alternative Schaltungsteile.

Ein Nachteil der genannten Schaltungsanordnungen ist, daß als Datenspeicher nicht ein beschleunigter Datenspeicher, beispielsweise nach WP GO1R/249275/0 oder WP GO1 R/249276/7, mit reglementierter Adressierung einsetzbar ist. Aber auch das Umgehen einer Adressierungsreglementierung mittels eines vorgeschalteten Adreßkonverters (WP GO1 R/272764/0) führt noch nicht zur Ersetzbarkeit eines beschleunigten Datenspeichers als Datenspeicher. Andererseits bieten gerade beschleunigte Datenspeicher die aufwand- und testzeitreduzierende Möglichkeit, einen beschleunigten Massenspeicher direkt — ohne einen schnellen und teuren Pufferspeicher — zur speichernden Datengenerierung zu verwenden.

Ziel der Erfindung

Es ist das Ziel der Erfindung, die hinsichtlich der Ersetzbarkeit beschleunigter Datenspeicher und damit des Aufwandes und/ oder der Testzeit bestehenden Nachteile des bekannten Standes der Technik zur speichernden Datengenerierung bei verbesserter Timingadressierung weitgehend zu vermeiden.

Darlegung des Wesens der Erfindung

Technische Aufgabe der Erfindung

Aufgabe der Erfindung ist es, eine Schaltungsanordnung zur beschleunigten Generierung gespeicherter Daten, vor allem für den Einsatz als Patterngenerator innerhalb komplexer Testeinrichtungen, zu schaffen, die zugleich aufgrund der Beschleunigung und hinsichtlich der Timingadressierung verbesserte Eigenschaften aufweist.

Merkmale der Erfindung

Erfindungsgemäß ist die Aufgäbe in einer Schaltungsanordnung zur beschleunigten Generierung gespeicherter Daten mit einer Speichersteuerung, bestehend aus einem Steuerwerk und mindestens einer nachgesetzten Folgeverarbeitungsstufe, einem beschleunigten Datenspeicher, bestehend aus Teildatenspeichern und einem Dekoder, einem Timingumschalter, einer Steuerschaltung, einer Toranordnung und einer Schiebeanordnung sowie mit einem Datenausgang, einem Timingsteuerausgang, einem Rateanschluß, einem externen Anschluß und/oder einem externen Steueranschluß, dadurch gelöst, daß die Toranordnung einerseits über erste Taktausgänge mit Takteingängen innerhalb der Speichersteuerung und eingangsseitig mit zugeordneten ersten Datenausgängen der Schiebeanordnung verbunden und andererseits über einen zweiten Torausgang an einem Takteingang des beschleunigten Datenspeichers und eingangsseitig über eine zugeordnetes ODER-Gatter an zweiten Datenausgängen der Schiebeanordnung angeschlossen ist. Die Anzahl der zweiten Datenausgänge der Schiebeanordnung ist gleich der Anzahl der Teildatenspeicher innerhalb des beschleunigten Datenspeichers. Bezüglich der Schiebeanordnung sind die zweiten Datenausgänge den ersten Datenausgängen anordnungsmäßig nachgesetzt, bezogen auf einen über eine Datenleitung mit der Steuerschaltung verbundenen seriellen Dateneingang. ~

Es ist vorteilhaft, daß innerhalb der Schiebeanordnung eine erste Teilschaltung, deren Dateneingänge bzw. parallele Datenausgänge gleichartige Dateneingänge bzw. die ersten Datenausgänge und den anordnungsmäßig ersten der zweiten Datenausgänge der Schiebeanordnung bilden, und eine zweite Teilschaltung, deren parallele Dateneingänge bzw. -ausginge zugleich parallele Dateneingänge bzw. die anordnungsmäßig dem ersten nachfolgenden der zweiten Datenausgänge der Schiebeanordnung bilden, angeordnet sind und daß der serielle Datenausgang der ersten Teilschaltung mit.dem seriellen Dateneingang der zweiten Teilschaltung über einen Schiebeschalter verbunden ist. '

Es ist zweckmäßig, daß an parallelen Dateneingängen der vorzugsweise aus einer Kettenschaltung von Schiebeflipflops realisierten Schiebeanordnung ein Festwertspeicher angeschlossen ist.

Es ist vorteilhaft, daß innerhalb der Toranordnung den ersten bzw. zweiten Taktausgängen vorangestellte erste bzw. zweite UND-Gatter angeordnet und eingangsseitig einerseits gemeinsam über einen Taktanschluß mit der Steuerschaltung und andererseits gemäß der Zuordnung mit den ersten Datenausgängen der Schiebeanordnung bzw. dem Ausgang des ODER-

Gatters verbunden sind. _ _ _. "_

Vorteile ergeben sich auch durch mindestens einen änordnungsmsßig den übrigen Taktausgängen der Toranordnung nachgesetzten externen Taktausgang, durch mindestens einen anordnungsmäßig den übrigen Datenausgängen der Schiebeanordnung nachgesetzten und dem externen Taktausgang zugeordneten externen Datenausgang, durch eine diesem innerhalb der Schiebeanordnung zugeordnete — mindestens einstufige — externe Teilschaltung und vorzugsweise durch ein die Anordnung der übrigen UND-Gatter innerhalb der Toranordnung anordnungsmäßig fortsetzendes externes UND-Gatter. Es ist dann zweckmäßig, daß der serielle Dateneingang der innerhalb der Schiebeanordnung angeordneten externen Teilschaltung über einen externen Schiebeschalter entweder mit dem seriellen Datenausgang der zweiten Teilschaltung oder—vermittelt durch den erstgenannten Schiebeschalter—der ersten Teilschaltung verbunden ist.

Es ist vorteilhaft, daß der ausgangsseitig am Tirningsteuerausgang der Schaltungsanordnung angeschlossene und über eine Steuerleitung von der Steuerschaltung umschaltbare Timingumschalter eingangsseitig einerseits an einem ersten Timingausgang des Steuerwerkes und andererseits an einem zweiten Timingausgang des beschleunigten Datenspeichers angeschlossen ist.

Vorteilhaft ist auch, daß die innerhalb des beschleunigten Datenspeichers angeordneten Teildatenspeicher bezüglich ihres Takteingangs miteinander und mit dem Takteingang, bezüglich ihres Adresseneingangs für eine höherwertige Teiladresse miteinander und mit einem Adreßeiiigang für eine Adresse und bezüglich ihres Teildatenausgangs ebenfalls miteinander und direkt oder indirekt mit dem Datenausgang bzw. dem zweiten Timingausgang des beschleunigten Datenspeichers verbunden und hinsichtlich ihrer Adreßsteueranschlüsse und ihrer Ausgabesteueranschlüsse einem Dekoderausgang des eingangsseitig für eine niederwertige Teiladresse ebenfalls am Adreßeingang des beschleunigten Datenspeichers angeschlossenen Dekoders nachgesetzt sind.

Die einzelnen Verarbeitungsstufen (Steuerwerk und Folgeverarbeitungsstufeh) innerhalb der Speichersteuerung führen mit jedem Taktimpuls einen Verarbeitungsschritt aus, so daß sich über die zeitliche Folge der von den ersten Taktausgängen der Toranordnung abgegebenen Taktimpulse die Folge der Verarbeitungsschritte ergibt. Nach einer Anlaufphase entsteht auch innerhalb des beschleunigten Datenspeichers normalerweise ein Verarbeitungsschritt (Ausgabe eines Datenwortes) je Taktimpuls am zweiten Taktausgang der Toranordnung. Die zeitliche Folge der Taktimpulsabgabe wird im Zusammenspiel der Steuerschaltung mit der Schiebeanordnung und der Toranordnung entsprechend der Betriebsart bzw. des Betriebsartenübergangs organisiert. Dazu ist die Steuerschaltung über den Taktanschluß taktmäßig steuernd mit der Schiebeanordnung und der Toranordnung und über eine Sammelleitung rückkoppelnd mit der Toranordnung verbunden, wobei auch die Steuerung des Timingumschalters mit der Organisation der Taktgenerierung koordiniert ist. Taktimpulse an den Taktausgängen der Toranordnung werden immer nur als Folge von Rateimpulsen am mit der Steuerschaltung verbundenen Rateanschluß der Schaltungsanordnung ausgelöst. Die Wiederholfrequenz einer Datenausgabe am Datenausgang des beschleunigten Datenspeichers wird von der über den Timingausgang der Schaltungsanordnung gesteuerten Ratefrequenz eines in einem Timinggenerator befindlichen und über den Rateanschluß angeschlossenen Rategenerators bestimmt. In einer Betriebsart der schnellen Datengenerierung entsteht (infolge eines aus einem Rategenerator verfügbaren Rateimpulses am Rateanschluß) an jedem der ersten und zweiten Taktausgänge der Toranordnung gleichzeitig ein Taktimpuls, so daß jede der angeschlossenen Verarbeitungsstufen (einschließlich des beschleunigten Datenspeichers) einen Verarbeitungsschritt ausführt und anschließend in Erwartung eines weiteren Taktimpulses verharrt. Die maximale Wiederholfrequenz (Rate- bzw. Testfrequenz) der Datenausgabe wird durch die längste der Verarbeitungszeiten innerhalb der Verarbeitungsstufen begrenzt. Für den beschleunigten Datenspeicher ist dabei die charakteristische Reglementierung des Adressenlaufes für die niederwertige Teiladresse zu beachten (modulo Anzahl der Teildatenspeicher). Zu automatischen Testeinrichtungen ist die schnelle Datengenerierung durch zyklusversetzte Testschrittauswertung und normalerweise durch eine eingangsseitige Verbindung des Timingumschalters mit dem zweiten Timingausgang des beschleunigten Datenspeichers gekennzeichnet. In einer Betriebsart der langsamen Datengenerierung entsteht (infolge eines Rateimpulses am Rateanschluß) beispielsweise an jedem der ersten Taktausgänge der Toranordnung ein Taktimpuls, jedoch entsprechend der Anordnungsreihenfolge — beginnend mit dem ersten, am Steuerwerk angeschlossenen Taktausgang — zeitlich nacheinander und in einem zeitlichen Abstand, der nicht kleiner als die größte bzw. die zugeordnete der Verarbeitungszeiten innerhalb der Speichersteuerung ist. An die Taktimpulsabgabe am anordnungsmäßig letzten der ersten Taktausgänge schließt sich jeweils die Taktimpulsabgabeaus dem zweiten Taktausgang der Toranordnung an (unter Beachtung eines durch den beschleunigten Datenspeicher bestimmten minimalen Taktimpulsabstandes). Die Anzahl der dabei zeitlich nacheinander am zweiten Taktausgang abgegebenen Taktimpulse ist gleich der Anzahl der Teildatenspeicher innerhalb des beschleunigten Datenspeichers, und erst danach erwartet die Schaltungsanordnung einen weiteren auslösenden Rateimpuls. Die Abgabe mehrerer Taktimpulse am zweiten Taktausgang genügt dabei einer in jeder Rateperiode erneut zu vollziehenden Anlaufphase, die für beschleunigte Datenspeicher bei unbeschleunigter Anwendung (hier vorliegend, ohne Adressenreglementierung) oder vor dem Beginn einer beschleunigten Datenausgabe charakteristisch ist. Während der beschriebenen langsamen Datengenerierung ist daher— im Gegensatz zur schnellen Datengenerierung — innerhalb der Schiebeanordnung die zweite Teilschaltung der ersten Teilschaltung über den Schiebeschalter datenmäßig seriell nachgesetzt.

Mit während der langsamen Datengenerierung oder/und in der Umgebung der Betriebsartenübergänge reglementiertem Adressenlauf ist dagegen auch jeweils ein Taktimpuls (anstelle einer Impulsgruppe) am zweiten Taktausgang ausreichend, was eine höhere (Synchronisations-) Testfrequenz mit langsamer Datengenerierung zuläßt.

Eine mit der beschriebenen Auslösung jeweils nur eines Taktimpulses an den ersten Taktausgängen der Toranordnung nach jedem Rateimpuls — unmittelbar vor dem Übergang von langsamer zu schneller Datengenerierung — zusätzlich erforderliche (Übergangs-) Rateperiode bzw. eine dieser gleichwertige Übergangsphase kann mit anordnungsabhängiger Taktimpulsgenerierung vermieden werden. Infolge des unmittelbaren Übergangs von langsamer zu schneller Datengenerierung ergibt sich dann in automatischen Testeinrichtungen eine höhere Testschärfe. Die Anordnungsabhängigkeit der Taktimpulsgenerierung besteht darin, daß die Anzahl der Taktimpulse am letzten der ersten Taktausgänge der Toranordnung um eins größer als die Anzahl der Taktimpulse am zweiten Taktausgang ist und daß die Anzahl mit jedem anordnungsmäßig vorangehenden ersten Taktausgang um eins zunimmt. Dabei erfolgt die Timingadressierung vorübergehend aus dem

Steuerwerk, d. h. die Schaltungsanordnung befindet sich in jeder Rateperiode der langsamen Datengenierung in Erwartung eines möglichen Betriebsartenwechsels — beispielsweise im Ergebnis vollzogener Synchronisation. Jede langsame Rateperiode gleicht dann hinsichtlich der Taktgenerierung einer Übergangsrateperiode. '_ ...:

Beim Übergang von schneller zu langsamer Datengenerierung erfolgt wenigstens innerhalb der letzten schnellen Rateperiode eine (vorübergehende) Timingadressierung aus dem ersten Timingausgang des Steuerwerkes. Hinsichtlich der Rateperiodendauer für die nächste — langsame — Rateperiodo (wie für jede anschließende Rateperiode) gilt dann ein der oben beschriebenen Taktimpulsgenerierungen nach jedem Rateimpuls. Nur während der Anlaufphase des beschleunigten Datenspeichers ist der serielle Ausgang der ersten Teilschaltung mit dem seriellen Eingang der zweiten Teilschaltung über den Schiebeschalter verbunden. Die Timingadressierung kann auch über die genannte Notwendigkeit hinaus aus dem ersten Timingausgang der Steuerwerkes erfolgen, jedoch mit eingeschränkter Timingvielfalt und Programmverzweigung. Ebenso kann in Spezialfällen die Timingadressierung bei Betriebsartenwechseln ständig aus dem zweiten Timingausgang des beschleunigten Datenspeichers erfolgen, wenn für den Betriebsartenwechsel charakteristische Patternzeilen vorher bekannt sind.

Über den externen oder/und internen Steueranschluß erhält die Steuerschaltung vor allem die für Betriebsartenwechsel erforderlichen Steuerinformationen. Über den externen Anschluß der Speichersteuerung, darin vor allem des Steuerwerkes, werden externe Eingriffe in den Testablauf ermöglicht, beispielsweise mittels Entscheidungsbit-, Steuer- oder/und Datenbitleitungen, vor allem auch in Abhängigkeit vom Testergebnis bzw. von der Adresse einer Patternzeile im beschleunigten Datenspeicher oder auch von Anforderungen anderer Baugruppen (Controller, Teilmemory, Pinelektronik, Timinggenerator usw.) einer Testeinrichtung.

Die angedeutete Anlaufadressierung des beschleunigten Datenspeichers sieht die Abspeicherung der ersten höherwertigen Teiladressen in Adresseneingangsspeichern der Teüdatenspeicher vor, während die innerhalb einer Adresse zugehörigen niederwertigen Teiladressen (die niederwertigsten Bitleitungen betreffend) nach einer Dekodierung zur Aktivierung der Teildatenspeicher bezüglich der zeitlich versetzten Adressenzwischenspeicherung und Datenausgabe herangezogen werden. Im weiteren Testablauf ist nur dann eine in jeder Rateperiode der Datengenerierung wiederholte Abwicklung der Anlaufphase sinnvoll — beispielsweise für die Testersynchronisation und nur langsam —, wenn die für beschleunigte Datengenerierung normalerweise vorliegende Reglementierung des Adressenlaufs (modulo Anzahl der Teildatenspeicher, gültig für die niederwertige Teiladresse) einer freien Adressierung ohne Hilfsmittel weichen muß.

Das Generieren von extern nutzbaren Taktimpulsen sichert den Einbezug von dem Datenausgang der Schaltungsanordnung nachgesetzten Zwischenspeicherebenen, innerhalb eines Testers, vor allem die den Prüfling kontaktierende Pinelektronik betreffend. Die zweite Teilschaltung innerhalb der Schiebeanordnung wird dann für den getakteten Schiebevorgang mit serieller Datenübertragung während der Anlaufphasen des beschleunigten Datenspeichers mittels der beiden Schiebeschalter in die serielle Datenübertragung einbezogen und ansonsten überbrückt, d. h. die Umsteuerung der Schiebeschalter erfolgt im allgemeinen betriebsartensynchron.

Für die (scheinbar) freie Adressierbarkeit des beschleunigten Datenspeichers — aus der Sicht der Speichersteuerung — ist es vorteilhaft, daß ein Adreßkonverter mit Eingängen für niederwertige und höherwertige Teiladressen innerhalb der Adresse und Ausgänge für konvertierte niederwertige und höherwertige Teiladressen innerhalb einer konvertierten Adresse zwischen einem ausgangsseitigen Adreßanschluß der Speichersteuerung und dem Adreßeingang des beschleunigten Datenspeichers angeordnet ist. Die Adreßkonvertierung ist für die Datenein- und -ausgabe in den bzw. aus dem derart adressierten beschleunigten Datenspeicher zu verwenden, wodurch reglementwidrige Abläufe der niederwertigen Teiladresse in eindeutig zugeordnete Veränderungen der konvertierten höherwertigen Teiladresse und einen reglementsgerechten Ablauf der niederwertigen Teiladresse umgesetzt werden, beispielsweise vorteilhaft mit einem bevorzugten Ein- und Ausgabeadreßbereich.

Für Zwecke einer den Testablauf innerhalb einer Testeinrichtung registrierenden Daten- und Adressenspeicherung ist es zweckmäßig, daß zwischen dem Adreßanschluß der Speichersteuerung und einem Adreßausgang der Schaltungsanordnung eine getaktete Adreßverzögerung angeordnet und die Verzögerungsschrittzahl entsprechend der Anzahl der Teildatenspeicher innerhalb des beschleunigten Datenspeichers gewählt ist.

Es ist auch vorteilhaft, daß parallel zum beschleunigten Datenspeicher ein direkt oder indirekt am Adreßanschluß oder einem gleichwertigen Adreßausgang der Speichersteuerung angeschlossener weiterer Datenspeicher angeordnet ist, beispielsweise zwecks alternativer Datenausgabe, wie für wiederholt einzufügende Folgen von Patternzeilen.

Es ist dann zweckmäßig, daß adressenmäßig vor oder/und daisnmäßig nach dem weiteren Datenspeicher Verzögerungsmittel mit einer der Anzahl der Teildatenspeicher entsprechenden gesamten Verzögerungsschrittzahl angeordnet sind, vorzugsweise in Form der genannten Adreßverzögerung vor dem Adreßeingang des weiteren Datenspeichers realisiert. Es ist dann ebenfalls zweckmäßig, daß die Datenausgänge des beschleunigten Datenspeichers und des weiteren Datenspeichers an Verschiedenen Eingängen eines ausgangsseitig mit dem Datenausgang und/oder dem zweiten Timingausgang der Schaltungsanordnung verbundenen Datenumschalters — beispielsweise eines Multiplexers — verbunden sind.

Zur Überprüfung von wesentlich speicherbehafteten Testbaugruppen mittels wenigstens teilweise algorithmischer Patterngenerierung ist es vorteilhaft; daß an geeigneten Steuerausgängen der Speichersteuerung ein für sich ausgangsseitig parallel zum Adreßanschluß der Speichersteuerung wirksamer Datengenerator angeschlossen ist und daß diesem Datengenerator eingangsseitig oder/und ausgangsseitig getaktete Verzögerungsmittel vorangestellt bzw. nachgesetzt sind, deren gesamte Verzögerungsschrittzahl entsprechend der Anzahl der Teildatenspeicher innerhalb des beschleunigten Datenspeichers gewählt ist.

In teilweise alternativ schaltungstechnischer Ausführung, jedoch gleichartiger Taktimpulsfolgen und Verarbeitungsschritte ist es auch zweckmäßig, daß anstelle der Schiebeanordnung mit ersten und zweiten Datenausgängen sowie einem Schiebeschalter, der Toranordnung und des dazwischen eingefügten ODER-Gatters eine Verzögerungskette mit ersten und zweiten Verzögerungsausgängen sowie einem Verzögerungsschalter, eine Verknüpfungsschaltung und eine Auswahlschaltung in dieser Anordnungsreihenfolge und ergänzt durch ein dem zweiten Taktausgang ausgangsseitig zugewandtes anderes ODER-Gatter angeordnet sind.

Es ist dann vorteilhaft, daß innerhalb der Auswahlschaltung angeordnete erste Taktumschalter ausgangsseitig mit den zugeordneten ersten Taktausgängen und zweite Taktumschalter mit den Eingängen des dem zweiten Taktausgang vorangestellten anderen ODER-Gatters Verbunden, steuerungsmäßig gemeinsam an einem Steueranschluß einer Steuerschaltung und eingangsseitig hinsichtlich eines ihrer Eingangsanschlüsse gemeinsam am Rateanschluß der Schaltungsanordnung und hinsichtlich ihrer übrigen Eingangsanschlüsse an zugeordneten Ausgängen der Verknüpfungsschaltung angeschlossen sind.

Dann sind innerhalb der Verknüpfungsschaltung angeordnete ODER-Gatter zweckmäßig, die eingangsseitig jeweils an wenigstens zwei Verzögerungsausgängen der mit dem Rateanschluß der Schaltungsanordnung verbundenen Verzögerungskette angeschlossen sind.

Es kann auch vorteilhaft sein, daß jeder der Teildatenspeicher innerhalb des beschleunigten Datenspeichers taktmäßig mit einem jeweils zugeordneten von zweiten Taktausgängen einer Toranordnung bzw. einer Auswahlschaltung verbunden und die Taktimpulsabgabe an den Taktimpulsausgängen dieser Toranordnung bzw. dieser Auswahlschaltung —wenigstens hinsichtlich einer Anfangseinstellung der Schiebeanordnung bzw. der Auswahlschaltung, im Zusammenwirken mit der jeweiligen Steuerschaltung — mit der Adressenfolge am Adreßeingang des beschleunigten Datenspeichers durch die Speichersteuerung koordiniert ist und das der Toranordnung vorangestellte bzw. der Auswahlschaltung nachgesetzte ODER-Gatter entfällt. Es ist zweckmäßig, daß der beschleunigte Datenspeicher einen Betriebsweisesteuereingang und Mittel zur Anlaufgestaltung aufweist und in eine Betriebsweise der Datenausgabe ohne Beschleunigung umsteuerbar ist. Diese Betriebsweise ist alternativ zur zweiten Teilschaltung (innerhalb der Schiebeanordnung) nutzbar und erübrigt diese gegebenenfalls. Die erfindungsgemäße Lösung hat den Vorteil, daß innerhalb speichernder Datengenerierung, vor allem für automatische Testeinrichtungen, zugleich einerseits Einschränkungen gegenüber der Timingvielfalt oder/und der maximalen Datenausgabehäufigkeit oder/und Programmverzweigungen sowie höherer Speicheraufwand vermieden sind und andererseits die Vorteile eines als Datenspeicher eingesetzten beschleunigten Massenspeichers (geringere Speicherkosten, Datenausgabe direkt aus dem Massenspeicher, kein teurer Pufferspeicher, sehr lange Testfolgen ohne Nachladung, d. h. geringere Testzeiten) genutzt werden, vor allem auch mit einem Adreßkonverter. Innerhalb eines Testers sind die umgebenden Baugruppen in die erfindungsgemäße Lösung einbeziehbar.

Ausführungsbeispiel

Die Erfindung soll nachstehend an einem Ausführungsbeispiel erläutert werden. In der zugehörigen Zeichnung zeigen:

Fig. 1: ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung,

Fig. 2: Ergänzungen in einem Teil des Blockschaltbildes,

Fig.3: eine alternative Teillösung. '

In der Schaltungsanordnung nach Fig. 1 ist einer Speichersteuerung 1 mit einem Steuerwerk 2 und (mindestens) einer Folgeverarbeitungsstufe 3 ein beschleunigter Datenspeicher 4 mit einem Dekoder 6, Teildatenspeichern 6; 7 und einem Datenausgang 20 für Ausgangsdaten Da nachgeordnet, wobei ein Adreßanschluß 27 der Speichersteuerung 1 mit einem Adreßeingang 4' des beschleunigten Datenspeichers 4 verbunden ist. Eine Toranordnung 8 ist ausgangsseitig über erste Taktausgänge 33'; 33" mit Takteingängen 24 bzw. 25 des Steuerwerkes 2 und der Folgeverarbeitungsstufe 3 und über einen ¹ zweiten Taktausgang 33'" mit einem Takteingang 31 des beschleunigten Datenspeichers 4 verbunden. Den ersten Taktausgängen 33'; 33" zugeordnete Eingänge der Toranordnung 8 sind an ersten Schiebeausgängen 34'; 34" einer Schiebeanordnung 11 angeschlossen, deren zweite Schiebeausgänge 35'; 35" über ein ODER-Gatter 10 mit einem dem zweiten Taktausgang 33"'zugeordneten Eingang der Toranordnung 8 verbunden sind. Innerhalb der Toranordnung 8 sind dazu UND-Gatter 9'; 9"; 9'", deren Ausgang dem jeweils zugeordneten der Taktausgänge 33'; 33"; 33'" zugewandt ist, angeordnet und mit ihrem jeweils anderen Eingang gemeinsam an einem Taktanschluß 37 für eine Steuertaktfrequenz f_T einer Steuerschaltung 12 angeschlossen.

Innerhalb der Schiebeanordnung 11 sind eine erste (H'), eine zweite (11") und eine externe (11 e) Teilschaltung angedeutet, wobei letzterer —- nach einem externen Datenausgang 34e — bezüglich der Toranordnung 8 ein externes, mit seinem Ausgang an einem externen Taktausgang 33e angeschlossenes, UND-Gatter 9e zugeordnet ist. Ausgangsseitig umfassen die erste Teilschaltung 11' die ersten Datenausgänge 34'; 34" sowie den anordnungsmäßig ersten (35') der zweiten Datenausgänge 35'; 35", die zweite Teilschaltung 1V die anordnungsmäßig folgenden (35") der zweiten Datenausgänge 35'; 35" und die externe Teilschaltung 11 e den externen Datenausgang 34 e. Zwischen dem seriellen Ausgang der ersten Teilschaltung 11' einerseits und dem seriellen Eingang der zweiten Teilschaltung 11" und einem externen Schiebeschalter 4Oe ist ein Schiebeschalter 40 vorgesehen. Der externe Schiebeschalter 4Oe verbindet den seriellen Eingang der externen Teilschaltung 11 e mit dem seriellen Ausgang der zweiten Teilschaltung 11" oder — über den Schiebeschalter 40 — mit der ersten Teilschaltung 11'. Die Schiebeanordnung 11 ist taktmäßig über den Taktanschluß 37, steuerungsmäßig gegebenenfalls über eine Schiebesteuerleitung 38' und datenmäßig über eine am seriellen Eingang angeschlossene Datenleitung 38 mit der einen Starteingang 15 aufweisenden Steuerschaltung 12 verbunden. Die Steuerschaltung 12 ist weiterhin über einen Rateanschluß 16 für eine Ratefrequenz 14 mit einem schaltungsexternen Rategenerator 14, über eine Steuerleitung 39 mit dem Steueranschluß eines Timingumschalters 13, über eine Sammelleitung 36 mit der Toranordnung 8 sowie weiterhin mit einem internen Steüeranschluß 21 des Steuerwerkes 2 und einem externen Steueranschluß 18 der Schaltungsanordnung verbunden. Der Timirigumschalter 13 realisiert Verbindungen der am Timinggenerator (in Fig. 1 ist davon der Rategenerator 14 angedeutet) angeschlossenen Timingsteuerleitung 17 entweder mit einem ersten Timingausgang 23 für eine erste Timingadresse R' des Steuerwerkes2 oder mit einem zweiten Timingausgang 32 für eine zweite Timingadresse R" des beschleunigten Datenspeichers 4.

Das Steuerwerk 1 weist weiterhin einen externen Anschluß 19 und einen Steuerausgang 22 und jede der Folgeverafbeitungsstufen 3 einen Steuereingang 26 auf. Innerhalb des beschleunigten Datenspeichers 4 wird von einer am

Adreßeingang 4'anliegenden Adresse A eine niederwertige Teiladresse A1 (die niederwertigsten Adreßbitleitungen betreffend) über eine erste Teiladreßleitung 28 dem Dekoder 5 und eine höharwertige Teiladresse A2 über eine zweite Teiladreßleitung 29 den Adreßeingängen der Teildatenspeicher 6; 7 zugeführt. Die Teildatenspeicher 6; 7 sind taktmäßig gemeinsam am Takteingang 31 des beschleunigten Datenspeichers 4 und steuerungsmäßig separat an Bitleitungen innerhalb eines Dekoderausgangs 30 des Dekoders 5 angeschlossen. Letzteres betrifft sowohl Adreßanschlüsse 6'; T als auch Ausgabesteueranschlüsse 6"; 7" der Teildatenspeicher 6; 7, deren Teildatenausgänge 6'"; 7'" dagegen gemeinsam am Datenausgang 20 bzw. am zweiten Timingausgang 32 des beschleunigten Datenspeichers 4 angeschlossen sind. Alle nacheinander angeordneten Verarbeitungsstufen — Steuerwerk 2, Folgoverarbeitungsstufen 3 und beschleunigter Datenspeicher 4—führen ihre Verarbeitungsschrittd im Rhythmus der jeweils aus den Taktausgängen 33'; 33"; 33'" der Toranordnung 8 anliegenden Taktimpulse aus. Jeder Datenausgabe am Datenausgang 20 geht ein auslösender Rateimpuls am Rateanschluß 16 voran, wobei die zeitliche Häufigkeit der Datenausgabe—wie die der Rateimpulse—von den über die Timingsteuerleitung 17 adressierbaren und im Rategenerator 14 in gespeicherter Form vorrätigen Ratedaten abhängt. Innerhalb einer automatischen Testeinrichtung ergeben sich mit dieser Timingadressierung—innerhalb eines Timinggenerators aijjch auf ein Phasengeneratorsystem angewandt — die für die Häufigkeit der Testschritte (Rat·) und die zeitliche Präzisierung der Testsignale (Phasengeneratoren) charakteristischen Timing-Sets. Die Timing-Set-Adressierung ist hinsichtlich der Adressierungsquelle von der Stellung des Timingumschalters 13 abhängig. Im Interesse uneingeschränkter Tirningvielfalt erfolgt die Timingadressierung normalerweise aus dem zweiten Timingausgang 32 des beschleunigten Datenspeichers 4 und · nur beim Betriebsartenwechsel vorübergehend aus dem ersten Timingausgang 23 des Steuerwerkes 2. Eine Adressierung allein oder mit hohem Anteil aus einem Mikroprogrammspeicher des Steuerwerkes 2 Ist prinzipiell immer möglich, jedoch hinsichtlich der Tirningvielfalt und möglicher Programmverzweigungen begrenzt und ohne direkten Bezug zwischen der Patternzeile (Datenwort am Datenausgang 20) und der zugeordneten Timingadresse.

Die Schaltungsanordnung hat bei einem Einsatz in automatischen Testeinrichtungen die Betriebsarten der schnellen Datenausgabe — mit zyklusversetzter Testschrittauswertung — und der langsamen Datenausgabe — mit zyklusinterner Testschrittauswertung zu gewährleisten. Schnelle Datengenerierung kennzeichnet den normalen Testablauf mit möglichst hoher Testfrequenz (Testschärfe), während langsame Datengenerierung vor allem der Synchronisation zwischen Tester und Prüfling vorbehalten ist, im allgemeinen vor Beginn des eigentlichen Testablaufes. Betriebsartenwechsel werden der Steuerschaltung 12 über den externen oder internen Steueranschluß 18 bzw. 21 mitgeteilt. Für das Steuerwerk 2 ist in Fig. 1 die Möglichkeit weiterer externer Einflußnahme — beispielsweise aus angeschlossenen Testerbaugruppen — auf den Testablauf ' über den externen Anschluß 19 angedeutet, beispielsweise mittels Entscheidungsbit —, Steuer- und/oder Datenleitungen. In der Betriebsart der schnellen Datengenerierung führt jede der Verarbeitungsstufen — Steuerwerk 2 bis beschleunigter Datenspeicher 4 — nach jedem Rateimpuls am Rateanschluß 16 einen Verarbeitungsschritt aus und verharrt in der Folgezeit in Erwartung einer erneuten Auslösung. Dabei entsteht an jedem der Taktausgänge 33'; 33"; 33'" nach jedem Rateimpuls gleichzeitig jeweils ein Taktimpuls, wozu die Schiebeschalter 40; 4Oe die zweite Teilschaltung 11" innerhalb der Schiebeanordnung 11 für die serielle Datenverschiebung überbrücken. Die maximale Wiederholfrequenz (Rate- bzw. Testfrequenz f_fi) der schnellen Datengenerierung wird durch die längste der Verarbeitungszeiten innerhalb der Verarbeitungsstufen begrenzt. Für den beschleunigten Datenspeicher 4 ist dabei die Reglementierung des Adressenlaufes für die niederwertige Teiladresse A1 zu beachten (modulo Anzahl der Teiladressenspeicher 6; 7). Dagegen ist die zweite Teilschaltung 11" während der langsamen Datengenerierung in die serielle Datenverschiebung einbezogen (ein- und ausgangsseitige Verbindungen über die Schiebeschalter 40 und 4Oe), so daß die Anzahl der am zweiten Taktausgang 33'" der Toranordnung 8 nach jedem Rateimpuls ausgelösten Taktimpulse gleich der Anzahl der zweiten Datenausgänge 35'; 35" der Schiebeanordnung 11 und damit gleich der Anzahl der Teildatenspeicher 6; 7 innerhalb des beschleunigten Datenspeichers 4 ist. Dabei wird die für beschleunigte Speicher charakteristische — und vor schneller Datengenerierung einmalig einzuhaltende — Anlaufphase während der langsamen Datengenerierung in jeder Rateperiode erneut ausgeführt. (Die wiederholte Anlaufphase kann jedoch entfallen, wenn für den beschleunigten Datenspeicher 4 selbst schon eine Betriebsweise der langsamen — unbeschleunigten — Datenausgabe vorgesehen und während der langsamen Datengenerierung aufgerufen ist). Die Anzahl der vorher an den ersten Taktausgängen 33'; 33" nach jedem Rateimpuls ausgegebenen Taktimpulse beträgt eins oder ist anordnungsabhängig. Sie ist bei Anordnungsabhängigkeit am letzten (33") der ersten Taktausgänge 33'; 33" um eins höher als am zweiten Taktausgang 33'" und nimmt mit jedem vorangehenden (33') der ersten Taktausgänge 33'; 33" jeweils um eins zu. Die zeitliche Reihenfolge der Taktimpulse bzw. des Beginns der Taktimpulsgruppen an den Taktausgängen 33'; 33"; 33'" entspricht der Anordnungsreihenfolge — beginnend mit dem ersten (33') der Taktausgänge 33'; 33"; 33'" — und berücksichtigt die Verarbeitungszeiten in den zugeordneten Verarbeitungsstufen (2,3,4) durch angemessene Taktimpulsabstände. Übergänge von schneller zu langsamer Datengenerierung benötigen vorübergehend (während der letzten schnellen Rateperiode) eine Timingadressierung aus dem ersten Timingausgang 23 des Steuerwerkes 2, gültig für die erste langsame Rateperiode. Die erste langsame Rateperiode unterscheidet sich — mit Ausnahme der Quelle der Timingadressierung — nicht von allen folgenden. Übergänge von langsamer zu schneller Datengenerierung mit nur einem Taktimpuls je Rateperiode der langsamen Datengenerierung an den ersten Taktausgängen 33'; 33" erfordern nach dem Aufruf des Betriebsartenwechsels noch eine weitere langsame (Übergangs-) Rateperiode bzw. eine dieser gleichwertige Übergangsphase, in der die beschriebene Anordnungsabhängigkeit der Taktimpulsausgabe an den ersten Taktausgängen 33'; 33" erforderlich ist. Im Interesse eines unmittelbaren Übergangs von langsamer zu schneller Datengenerierung (ohne Übergangsrateperiode bzw. -phase) liegt eine während der tangsamen Datengenerierung durchgängig anordnungsabhängig verwendete Taktimpulsgenerierung (was einer erhöhten Testschärfe in einer automatischen Testeinrichtung gleichkommt), wenn dazu vorübergehend eine Timingadressierung aus dem ersten Timingausgang 23 des Steuerwerkes 2 vorgesehen ist. Dann befindet sich die Schaltung in jeder Rateperiode vorübergehend in der Erwartung eines Aufrufes zum Betriebsartenwechsel, beispielsweise infolge realisierter Synchronisation über den externen Steueranschluß 18 der Steuerschaltung 12.

Mit während der langsamen Datengenerierung oder/und in der Umgebung der Betriebsartenübergänge reglementierten Fortschreiten der Adresse A (hinsichtlich ihrer niederwertigen Teiladresse A1) ist auch jeweils ein Taktimpuls (anstelle einer Impulsgruppe) am zweiten Taktausgang 33'" nach jedem Rateimpuls ausreichend, was eine höhere (Synchronisations-) Testfrequenz mit langsamer Datengenerierung zuläßt.

Die eigentliche Generierung der Taktimpulse an den Taktausgängen 33'; 33"; 33'"; 33e der Toranordnung 8 mit betriebsartabhängiger Ausführung erfolgt im Zusammenspiel der Toranordnung 8 mit der Schiebeanordnung 11 (inklusive

Schiebeschalter 40 und 4Oe) und vor allem mit der Steuerschaltung 12. Es ist zweckmäßig, daß eine aus Schiebeflipflops realisierte Schiebeanordnung 11 anfänglich — und für langsame Datengenerierung ohne Übergangsrateperiode oder Übergangsphase in jeder Rateperiode — über parallele Dateneingänge (in Fig. 1 nicht skizziert) mit einem digitalen Festwert geladen und die Schaltungsanordnung beispielsweise immer in der Betriebsart der langsamen Datengenerierung gestartet wird. Die Torschaltung 8 und die Schiebeanordnung 11 werden über den Taktanschluß 37 für die Steuertaktfrequenzf_Ttaktmäßig entsprechend der jedem Rateimpuls folgenden betriebsartenabhängigen Taktimpulsgenerierung versorgt, hinzu kommt eine Schiebesteuerleitung 38'zur Schiebeanordnung 11. Ferner besteht—zur Information der Steuerschaltung 12 über den logischen oder/und taktmäßigen Zustand an den Ein- oder/und Ausgängen derToranordnung 8—eine rückkoppelnde Sammelleitung 36, und auch die serielle Dateneingabe (über eine Datenleitung 38) für die Schiebeanordnung 11 ist Bestandteil der im Detail mit bekannten Schaltungsmitteln gestaltbaren Taktimpulsgenerierung, ausgehend von den genannten betriebsartenabhängigen Anforderungen. Die Sammelleitung 36 kann auch teilweise an den Eingängen des ODER-Gatters 10 angeschlossen sein. In der Schaltungsanordnung nach Fig. 2 ist zwischen dem Adreßanschluß 27 der Speichersteuerung 1 und dem Adreßeingang 4' des beschleunigten Datenspeichers 4 ein Adreßkonverter 41 mit Eingangsanschlüssen für die niederwertige (A1) und höherwertige(A2) Teiladresse innerhalb der Adresse A und Ausgangsanschlüssen für eine konvertierte niederwertige (AV) und höherwertige (A2^r) Teiladresse innerhalb einer konvertierten Adresse A' eingefügt. Im Adreßkonverter 41 werden Abweichungen vom reglementierten Verlauf der niederwertigen Teiladresse Al in eindeutig zugeordnete Veränderungen der konvertierten höherwertigen Teiladresse A2 einerseits und einen gemäß den Anforderungen des beschleunigten Datenspeichers 4 reglementierten Adressenablauf der konvertierten niederwertigen Teiladresse A1 umgesetzt. Ein Betriebsweisesteuereingang 4" des beschleunigten Datenspeichers 4 ermöglicht—beispielsweise ohne den Adreßkonverter 41 —zuschaltbar die speicherinterne Betriebsweise mit langsamer Datenausgabe und ohne Reglementierungen der Adresse am Adreßeingang 4'. Diese Betriebsweise ist innerhalb der Schaltungsanordnung (nach Fig. 1) in der Betriebsart der langsamen Datengenerierung nutzbar und kann (zusammen mit einer speicherinternen Anlaufgestaltung) die zweite Teilschaltung 11", das ODER-Gatter 10 und den Schiebeschalter 40 in einer alternativen Detaillösung erübrigen.

In Fig. 2 ist ferner zwischen dem Adreßanschluß 27 der Speichersteuerung 1 und einem Adreßausgang 43 für eine verzögerte Adresse A" eine über einen Takteingang 42' getaktete Adreßverzögerung 42 angeordnet, vorzugsweise zwecks Fehleranalyse zur zeitlich zugeordneten Aufzeichnung von Testdaten (vor allem Ausgangsdaten des Prüflings) und Testadressen, hinsichtlich letzterer auf den beschleunigten Datenspeicher 4 bezogen. Die Schrittzahl der Adreßverzögerung ist entsprechend der Anzahl der Teildatenspeicher 6; 7 innerhalb des beschleunigten Datenspeichers 4 gewählt. Ein in Fig. 2 mittels eines Datenumschalters 45 alternativ (oder zusätzlich nutzbarer weiterer Datenspeicher 44 ist adressenmäßig am Ausgang der Adreßverzögerung 42 angeschlossen und besitzt zweckmäßigerweise wenigstens eine Datenverbindung 44'mit dem beschleunigten Datenspeicher 4, beispielsweise zur Datenübernahme oder zum Datenaustausch. Die Daten am Ausgang des zweckmäßigerweise sehr schnellen weiteren Datenspeichers 44 mit vergleichsweise geringer Speicherkapazität sind alternativ oder ergänzend — beispielsweise zur Abgabe häufig wiederholter gleichbleibender Teile der Pattemfolgen bzw. zur Ergänzung der Pattern hinsichtlich der Datenwortbreite — sowohl als Ausgangsdaten Da an einem Datenausgang 20' als auch als zweite Timingadresse R" an einem zweiten Timingausgang 32' nutzbar, ebenso als weitere Ausgangsdaten Da' an einem weiteren Datenausgang 44". Eine hinsichtlich der Taktimpulsgenerierung veränderte Schaltungsanordnung mit einem ODER-Gatter 46, einer Auswahlschaltung 47, einer Verknüpfungsschaltung 43 und einer Verzögerungskette 49 in dieser Anordnungsreihenfolge sowie mit einer inhaltlich veränderten Steuerschaltung 12' ist in Fig. 3 dargestellt. Mit den ersten Taktausgängen 33'; 33" verbundene erste Taktumschalter 51'; 51" sowie mit den Eingängen des dem zweiten Taktausgang 3'" ausgangsseitig zugewandten ODER-Gatter 46 verbundene zweite Taktumschalter 52'; 52" innerhalb der Auswahlschaltung 47 werden über einen Steueranschluß 50 der Steuerschaltung 12' zugleich umgeschaltet. Eine (a) von Schalterstellungen a, b und c der ersten und zweiten Taktumschalter 51'; 51"; 52'; 52" ist — ebenso wie der Takteingang der Verzögerungskette 49 — mit dem Rateanschluß 16 der Schaltungsanordnung verbunden. Die übrigen Schalteranschlüsse (b, c) sind an Ausgängen der eingangsseitig mit ersten (53'; 53") und zweiten (54'; 54") Verzögerungsausgängen der Verzögerungskette 49 verbundenen Verknüpfungsschaltung 48 angeschlossen. Innerhalb der Verknüpfungsschaltung befinden sich vorzugsweise ODER-Gatter, die eingangsseitig jeweils mit mehreren der Verzögerungsausgänge 53'; 53"; 54'; 54" der Verzögerungskette 49 verbunden sind.

In der Betriebsart der schnellen Datengenerierung befinden sich die Taktumschalter 51'; 51"; 52'; 52" in der Schalterstellung a, und es erfolgt an allen Taktausgängen 33'; 33"; 33'" eine gleichzeitige Taktimpulsausgabe. Während der langsamen Datengenerierung mit einer vorgesehenen Übergangsrateperiode (Schalterstellung c) umfaßt die dann der Schalterstellung b innerhalb der Verknüpfungsschaltung 48 vorangestellte Verknüpfung nur eine Verbindung mit dem jeweilig zugeordneten der Verzögerungsausgänge 53'; 53"; 54'; 54". Die Schalterstellung c steht dagegen mit dem jeweils zugeordneten und allen anordnungsmäßig folgenden der Verzögerungsausgänge 53'; 53"; 54'; 54" in ODER-verknüpfter Verbindung. Für eine langsame Datengenerierung ohne separate Übergangsrateperiode kann die Schalterstellung b entfallen, weil dann jede Rateperiode bezüglich der Taktimpulsgenerierung jener Übergangsrateperiode gleicht. Alle dem ersten (52') der zweiten Taktumschalter 52'; 52" anordnungsmäßig folgenden werden nur für die Anlaufphase des beschleunigten Datenspeichers 4 benötigt, gegebenenfalls (ohne Adreßreglementierung) also auch während der langsamen Datengenerierung.

Claims

Erfindungsanspruch:

1. Schaltungsanordnung zur beschleunigten Generierung gespeicherter Daten mit einer Speichersteuerung, bestehend aus einem Steuerwerk und mindestens einer nachgesetzten Folgeverarbeitungsstufe, einem beschleunigten Datenspeicher, bestehend aus Teildatenspeichern und einem Dekoder, einem Timin gumschalter, einer Steuerschaltung, einer Toranordnung und einer Schiebeanordnung sowie mit einem Datenausgang, einem Timingsteuerausgang, einem Rateanschluß, einem externen Anschluß und/oder einem externen Steueranschluß, gekennzeichnet dadurch, daß die Toranordnung (8) einerseits über erste Täktausgänge (33'; 33") mit Takteingängen (24; 25) innerhalb der Speichersteuerung (1) und eingangsseitig mit zugeordneten ersten Datenausgängen (34'; 34") der Schiebeanordnung (11) verbunden und andererseits über einen zweiten Taktausgang (33'") an einem Takteingang (31) des beschleunigten Datenspeichers (4) und eingangsseitig über ein zugeordnetes ODER-Gatter (10) an zweiten Datenausgängen (35'; 35") der Schiebeanordnung (11) angeschlossen ist, daß die Anzahl der zweiten Datenausgänge (35'; 35") der Schiebeanordnung (11) gleich der Anzahl der Teildatenspeicher (6; 7) innerhalb des beschleunigten Datenspeichers (4) ist und daß bezüglich der Schiebeanordnung (11) die zweiten Datenausgänge (35'; 35") den ersten Datenausgängen (34'; 34") anordnungsmäßig nachgeordnet sind, bezogen auf einen über eine Datenleitung (38) mit der Steuerschaltung (12) verbundenen seriellen Dateneingang.
2. Schaltungsanordnung nach Punkt 1, gekennzeichnet durch einen an parallelen Dateneingängen der vorzugsweise aus einer Kettenschaltung von Schiebeflipflops realisierten Schiebeanordnung (11) angeschlossenen Festwertspeicher.
3. Schaltungsanordnung nach einem der Punkte 1 bis 2, gekennzeichnet dadurch, daß innerhalb der Schiebeanordnung (11) eine erste Teilschaltung (1 V), deren Dateneingänge bzw. parallele Datenausgänge gleichartige Dateneingänge bzw. die ersten Datenausgänge (34'; 34") und den anordnungsmäßig ersten (35') der zweiten Datenausgänge (35'; 35") der Schiebeanordnung (11) bilden, und eine zweite Teilschaltung (11"), deren parallele Datenein- bzw. -ausgänge parallele Dateneingänge bzw. die anordnungsmäßig dem ersten (35') nachfolgenden (35") der zweiten Datenausgänge (35'; 35") der Schiebeanordnung (11) bilden, angeordnet sind und daß der serielle Datenausgang der ersten Teilschaltung (11') mit dem seriellen Dateneingang der zweiten Teilschaltung (11") über einen Schiebeschalter (40) verbunden ist.
4. Schaltungsanordnung nach einem der Punkte 1 bis 3, gekennzeichnet dadurch, daß innerhalb der Toranordnung (8) den ersten bzw. zweiten Taktausgängen (33'; 33" bzw. 33"') vorangestellte erste bzw. zweite UND-Gatter (9'; 9" bzw. 9"') angeordnet und eingangsseitig einerseits gemeinsam über einen Taktanschluß (37) mit der Steuerschaltung (12) und andererseits gemäß der Zuordnung mit den ersten Datenausgängen (34'; 34") der Schiebeanordnung (11) bzw. dem Ausgang des ODER-Gatters (10) verbunden sind.
5. Schaltungsanordnung nach einem der Punkte 1 bis 4, gekennzeichnet durch mindestens einen anordnungsmäßig den übrigen Taktausgängen (33'; 33"; 33"') der Toranordnung (8) nachgesetzten externen Taktausgang (33e), durch mindestens einen anordnungsmäßig den übrigen Datenausgängen (34'; 34"; 35'; 35") der Schiebeanordnung (11) nachgesetzten und dem externen Taktausgang (33e) zugeordneten externen Datenausgang (34e), durch eine diesem innerhalb der Schiebeanordnung (11 !zugeordnete — mindestens'einstufige — externe Teilschaltung (11e) und vorzugsweise durch mindestens ein die Anordnung der übrigen UND-Gatter (9'; 9"; 9"') innerhalb der Toranordnung (8) anordnungsmäßig fortsetzendes externes UND-Gatter (9e).
6. Schaltungsanordnung nach Punkt 5, gekennzeichnet dadurch, daß der serielle Dateneingang der innerhalb der Schiebeanordnung (11) angeordneten externen Teilschaltung (1 Ie) über einen externen Schiebeschalter (4Oe) entweder mit dem seriellen Datenausgang der zweiten Teilschaltung (11") oder — vermittelt durch den erstgenannten Schiebeschalter (40) — der ersten Teilschaltung (11') verbunden ist.
7. Schaltungsanordnung nach einem der Punkte 1 bis 6, gekennzeichnet dadurch, daß der ausgangsseitig am Timingsteuerausgang (17) der Schaltungsanordnung angeschlossene und über eine Steuerleitung (39) von der Steuerschaltung (12) umschaltbare Timingumschalter (13) eingangsseitig einerseits an einem ersten Timingausgang (23) des Steuerwerkes (2) und andererseits an einem zweiten Timingausgang (32) des beschleunigten Datenspeichers (4) angeschlossen ist.
8. Schaltungsanordnung nach einem der Punkte 1 bis 7, gekennzeichnet dadurch, daß die innerhalb des beschleunigten Datenspeichers (4) angeordneten Teildatenspeicher (6; 7) bezüglich ihres Takteinganges miteinander und mit dem Takteingang (31), bezüglich ihres Adresseneingangs für eine höherwertige Teiladresse (A2) miteinander und mit einem Adreßeingang (4') für eine Adresse (A) und bezüglich ihres Teildatenausgangs (6"'; 7'") ebenfalls miteinander und direkt oder indirekt mit dem Datenausgang (20) bzw. dem zweiten Timingausgang (32) des beschleunigten Datenspeichers (4) verbunden und hinsichtlich ihrer Adreßsteueranschlüsse (6'; 7') und ihrer Ausgabesteueranschlüsse (6"; 7") einem ' Dekoderausgang (30) des eingangsseitig für eine niederwertige Teiladresse (AD ebenfalls am Adreßeingang (4') des beschleunigten Datenspeichers (4) angeschlossenen Dekoders (5) nachgesetzt sind.
9. Schaltungsanordnung.nach einem der Punkte 1 bis 8, gekennzeichnet dadurch, daß ein Adreßkonverter (41) mit Eingängen für niederwertige (A 1) und höherwertige (A2) Teiladressen innerhalb der Adresse (A) und Ausgängen für konvertierte niederwertige (AT) und höherwertige (A2') Teiladressen innerhalb einer konvertierten Adresse (A') zwischen einem ausgangsseitigen Adreßanschluß (27) der Speichersteuerung (1) und dem Adreßeingang (4') des beschleunigten Datenspeichers (4) angeordnet ist.
10. Schaltungsanordnung nach einem der Punkte 1 bis 9, gekennzeichnet dadurch, daß zwischen dem Adreßanschluß (27) der Speichersteuerung (1) und einem Adreßausgang (43) der Schaltungsanordnung eine getaktete Adreßverzögerung (42) angeordnet und die Verzögerungsschrittzahl entsprechend der Anzahl der Teildatenspeicher (6; 7) innerhalb des beschleunigten Datenspeichers (4) gewählt ist.
11. Schaltungsanordnung nach einem der Punkte 1 bis 10, gekennzeichnet dadurch, daß parallel zum beschleunigten Datenspeicher (4) ein direkt oder indirekt am Adreßanschluß (27) oder einem gleichwertigen Adreßausgang der Speichersteuerung (Dangeschlossener weiterer Datenspeicher (44) angeordnet ist. .

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12. Schaltungsanordnung nach Punkt 11, gekennzeichnet dadurch, daß adressenmäßig vor oder/und datenmäßig nach dem weiteren Datenspeicher (44) Verzögerungsmitte! mit einer der Anzahl der Teildatenspeicher (6; 7) entsprechenden gesamten Verzögerungsschrittzahl angeordnet sind, vorzugsweise in Form der genannten Adreßverzögerung (42) vor dem Adreßeingang des weiteren Datenspeichers (44) realisiert.
13. Schaltungsanordnung nach einem der Punkte 11 bis 12, gekennzeichnet dadurch, daß die Datenausgänge des beschleunigten Datenspeichers (4) und des weiteren Datenspeichers (44) an verschiedenen Eingängen eines ausgangsseitig mit einem Datenausgang (20') und/oder einem zweiten Timingausgang (32') der Schaltungsanordnung verbundenen Datenumschalters (45) verbunden sind.
14. Schaltungsanordnung nach einem der Punkte 1 bis 13, gekennzeichnet dadurch, daß an geeigneten Steuerausgängen der Speichersteuerung (1) ein für sich ausgangsseitig parallel zum Adreßanschluß (27) der Speichersteuerung (1) wirksamer Datengenerator angeschlossen ist und daß diesem Datengenerator eingangsseitig oder/und ausgangsseitig getaktete* Verzögerungsmittel vorangestellt bzw. nachgesetzt sind, deren gesamte Verzögerungsschrittzahl entsprechend der Anzahl der Teildatenspeicher (6; 7) innerhalb des beschleunigten Datenspeichers (4) gewählt ist.
15. Schaltungsanordnung nach einem der Punkte 1 bis 14, gekennzeichnet dadurch, daß anstelle der Schiebeanordnung (11) mit ersten (34'; 34") und zweiten (35'; 35") Datenausgängen sowie einem Schiebeschalter (40), der Toranordnung (8) und des dazwischen eingefügten ODER-Gatters (10) eine Verzögerungskette (49) mit ersten (53'; 53") und zweiten (54'; 54") Verzögerungsausgängen sowie einem Verzögerungsschalter 49', eine Verknüpfungsschaltung (48) und eine Auswahlschaltung (47) in dieser Anordnungsreihenfolge und ergänzt durch ein dem zweiten Taktausgang (33'") ausgangsseitig zugewandtes anderes ODER-Gatter (46) angeordnet sind.
16. Schaltungsanordnung nach Punkt 15, gekennzeichnet dadurch, daß innerhalb der Auswahlschaltung (47) angeordnete erste Taktumschalter (5V; 51") ausgangsseitig mit den zugeordneten ersten Taktausgängen (33'; 33") und zweite Taktumschalter (52'; 52") mit den Eingängen des dem zweiten Taktausgang (33'") vorangestellten anderen ODER-Gatter (46) verbunden, steuerungsmäßig gemeinsam an einem Steueranschluß (50) einer Steuerschaltung (12') und eingangsseitig hinsichtlich einer ihrer Schalterstellungen gemeinsam am Rateanschluß (16) der Schaltungsanordnung und hinsichtlich ihrer übrigen Schalterstellungen an zugeordneten Ausgängen der Verknüpfungsschaltung (48) angeschlossen sind.
17. Schaltungsanordnung nach einem der Punkte 15 bis 16, gekennzeichnet durch innerhalb der Verknüpfungsschaltung (48) angeordnete ODER-Gatter.
18. Schaltungsanordnung nach einem der Punkte 1 bis 17, gekennzeichnet dadurch, daß jeder der Teildatenspeicher (6; 7) innerhalb des beschleunigten Datenspeichers (4) taktmäßig mit einem jeweils zugeordneten von zweiten Taktausgängen einer Toranordnung (8) bzw. einer Auswahlschaltung (47) verbunden und die Taktimpulsabgabe an den Taktausgängen dieser Toranordnung (8) bzw. dieser Auswahlschaltung (47) — wenigstens hinsichtlich einer Anfangseinstellung der Schiebeanordnung (11) bzw. der Auswahlschaltung (47) im Zusammenwirken mit der jeweiligen Steuerschaltung (12,12')— mit der Adressenfolge am Adreßeingang (4') des beschleunigten Datenspeichers (4) durch die Speichersteuerung (1) koordiniert ist und das der Toranordnung (8) vorangestellte bzw. der Auswahlschaltung (47) nachgesetzte ODER-Gatter (10 bzw. 46) vorzugsweise entfällt.
19. Schaltungsanordnung nach einem der Punkte 1 bis 18, gekennzeichnet dadurch, daß der beschleunigte Datenspeicher (4) einen Betriebsweisesteuereingang (4") und Mittel zur Anlaufgestaltung aufweist und in eine Betriebsweise der Datenausgabe ohne Beschleunigung umsteuerbar ist.