DE4143468C2 - Schaltungsanordnung zur Erzeugung von Ausgangsimpulsen und Zeitsteuerschaltung für eine Schaltungsprüfvorrichtung - Google Patents

Abstract

Eine schnelle Zeitgeberschaltung (10) enthält eine Mustergeneratorschaltung (12) mit einem eine schnelle Adresse erzeugenden schnellen Mustergenerator (30) und einer Teilerschaltung (32), welche die schnelle Adresse in eine Mehrzahl langsamerer Adressenmuster teilt. Eine örtliche Generatorschaltung (16) enthält eine Mehrzahl von signalerzeugenden Schaltungen (50, 52), die mit der langsameren Frequenz der langsameren Adressenmuster arbeiten und niedrigerfrequente Signale erzeugen, und eine schnelle Formatierungsschaltung (66), welche die langsameren Adressenmuster verwendet, um ein hochfrequentes Signal zu erzeugen. Eine Mehrzahl von Verteilerwegen (40, 42) liefern die langsameren Adressenmuster an die örtliche Generatorschaltung (16).

Description

Gegenstand der Erfindung ist eine Schaltungsanordnung zur Erzeugung von Ausgangsimpulsen, nach dem Oberbegriff des Anspruchs 1 sowie eine diese Schaltungsanordnung verwendende Zeitsteuerschaltung.

Anwendungsgebiet der Erfindung sind Systeme, in denen es gilt, technische Funktionen nach Zeitvorgaben zu steuern, die z. B als digitale Daten von einem Steuerprogramm geliefert werden. Ein Beispiel für ein solches System sind Prüfvorrichtungen für elektronische Schaltungen. Solche Vorrichtungen müssen in schneller Folge Prüfsignale an den Prüfling senden und Antwortsignale vom Prüfling erfassen, wozu es einer präzisen Vorgabe und zeitlichen Steuerung der einzelnen Sende- und Erfassungszeitpunkte bedarf.

Aufgabe der Erfindung ist es mithin, eine Schaltungsanordnung zur Erzeugung von Ausgangsimpulsen zu schaffen, deren genaue zeitliche Lage vorgeschrieben wird durch eingangsseitig ange­ legte Zeitsteuerinformationen, die für jeden zu erzeugenden Ausgangsimpuls Zeitsteuerdaten enthalten, die einen Zeitwert definieren.

Diese Aufgabe wird, entsprechend dem Kennzeichnungsteil des Patentanspruchs 1, erfindungsgemäß gelöst durch

• - eine Registerschaltung zum Empfangen und Halten der ein­ gangsseitigen Zeitsteuerdaten;
• - eine Auslöseschaltung, die einen ersten Teil der Zeitsteu­ erdaten empfängt, um nach einer durch diesen Teil bestimm­ ten Verzögerungszeit ein Triggersignal (TRIG) zu erzeugen;
• - eine Sägezahnschaltung, die durch das Triggersignal ausge­ löst wird, um ein Sägezahnsignal zu beginnen;
• - eine Vergleichsschaltung, welche den anderen Teil der Zeit­ steuerdaten und das Sägezahnsignal empfängt und den gewünschten Ausgangsimpuls erzeugt, wenn die Amplitude des Sägezahnsignals dem durch den besagten anderen Teil der Zeitsteuerdaten dargestellten Wert entspricht.

Die Steuerung der zeitlichen Lage eines Ausgangssignals durch Vergleich eines Sägezahnsignals mit einem Referenzwert ist an sich bekannt. So offenart z. B. die EP 067 435 A2 eine Schal­ tung, bei welcher der Referenzwert von der Temperatur abhängig gemacht ist, um eine temperaturabhängige Steuerung einer Impulsbreite zu realisieren. Ein anderes Beispiel ist eine aus der EP 063 695 A1 bekannte Schaltung zur Messung von Impuls­ laufzeiten, bei welcher der Vergleich zu einem durch den Referenzwert zeitlich definierten Erzeugen eines Impulses dient.

Bei der erfindungsgemäßen Schaltungsanordnung erfolgt eine Aufteilung des von den Zeitsteuerdaten angegebenen Zeitwertes in zwei Teilwerte, deren einer den Beginn eines Sägezahns definiert und deren zweiter einen Schwellen- oder Referenzwert für den gestarteten Sägezahn definiert, bei welchem der Ausgangsimpuls ausgelöst wird. Der erste Teilwert kann somit eine Anzahl von groben Zeiteinheiten (z. B Perioden eines Taktsignals) angeben, während der zweite Teilwert einen Bruchteil dieser groben Zeiteinheit darstellen kann, um den Ausgangsimpuls mit einer zeitlichen Genauigkeit zu erzeugen, die feiner ist als die groben Zeiteinheiten, also zwischen zwei benachbarten ganzen Zahlen von groben Zeiteinheiten liegt, also eine Art Interpolation realisiert. Somit kann man die erfindungsgemäße Schaltungsanordnung auch als zeitlichen "Interpolator" bezeichnen.

Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen 2 bis 8 gekennzeichnet.

Vorzugsweise ist der erste Teilwert durch die beiden höchst­ wertigen Bits eines die Zeitsteuerdaten darstellenden Daten­ wortes bestimmt, während der zweite Teilwert durch die niedri­ gerwertigen Bits bestimmt wird.

In einer vorteilhaften Ausgestaltung der Erfindung ist die von der Auslöseschaltung bewirkte Verzögerungszeit kürzer als eine Periode des Eingangstaktes beim Anlegen der Zeitsteuerinforma­ tionen und wird mittels eines höherfrequenten Taktsignals bemessen. Die eingangsseitige Zeitsteuerinformationen wird hierbei über ein Durchrückregister (FIFO-Register) angelegt, dessen Ausgangstakt abgeleitet ist aus dem in der Auslöse­ schaltung verwendeten höherfrequenten Taktsignal.

Ein Vorteil der erfindungsgemäßen Schaltungsanordnung besteht darin, daß alle genannten Bestandteileim auf demselben Chip in Bipolartechnologie hergestellt werden können und für diesen Chip insbesondere emittergekoppelte Logik (ECL) verwendet werden kann. Es ist nicht notwendig, die digital arbeitende Logik, die zur Realisierung der Auslöseschaltung benutzt wird, auf einem anderen Chip herzustellen als die Sägezahnschaltung, bei der es sich um eine analoge Schaltung handelt.

Die erfindungsgemäße Schaltungsanordnung kann als Bestandteil einer Zeitsteuerschaltung vorgesehen sein, die für eine Schal­ tungsprüfvorrichtung bestimmt ist. In einer diesbezüglichen Zeitsteuerschaltung ist die besagte Schaltungsanordnung gemäß einer Weiterbildung der Erfindung, entsprechend dem Patent­ anspruch 9, kombiniert mit einer vorgeschalteten, die Zeit­ steuerinformationen liefernden Zeitinformationsquelle und einem nachgeschalteten, die erzeugten Ausgangsimpulse empfan­ genden Formatierer. Hierbei enthält die Zeitinformationsquelle einen Zeitgeber zum Empfang eines Periodensignals und eines Datensignals und zur Auswahl eines Eichwertes aus einer Viel­ zahl von Eichwerten. Das Periodensignal identifiziert Refe­ renzzeitpunkte, die der Zeitgeber verwenden soll, um Zeit­ punkte für von der Zeitsteuerschaltung durchzuführende Aktio­ nen zu identifizieren. Das Datensignal kennzeichnet die Natur dieser Aktionen. Ein erster der Vielzahl der Eichwerte stellt ein Zeitverzögerungsmaß gegenüber den Referenzzeitpunkten dar, welches zur Kompensation der Zeitversatzcharakteristik einer ersten der Aktionen erforderlich ist, und ein zweiter der Vielzahl der Eichwerte stellt ein Zeitverzögerungsmaß gegen­ über den Referenzzeitpunkten dar, das zur Kompensation der Zeitversatzcharakteristik einer zweiten der Aktionen erforder­ lich ist. Der Zeitgeber gründet die Wahl des besagten einen der Eichwerte auf einen Wert des Datensignals, und die vom Zeitgeber erzeugten Zeitsteuerinformationen identifizieren Zeitpunkte, die den Referenzzeitpunkten entsprechen, jedoch diesen Zeitpunkten gegenüber um mindestens einen der Vielzahl der Eichwerte verzögert sind. Der Formatierer empfängt die erzeugten Ausgangsimpulse und das Datensignal empfängt, um die besagten Aktionen zu Zeitpunkten entsprechend den erzeugten Ausgangsimpulsen durchzuführen.

Vorteilhafte Ausgestaltungen und Weiterbildungen einer solchen Zeitsteuerschaltung sind in den Patentansprüchen 10 bis 34 beschrieben.

Aufbau und Funktionsweise einer erfindungsgemäßen Schaltungs­ anordnung werden nachstehend anhand von Zeichnungen an einer Ausführungsform beschrieben, in welcher die Schaltungsanord­ nung, gemäß einer wichtigen Anwendungsart, Bestandteil einer Zeitsteuerschaltung für eine Schaltungsprüfvorrichtung ist. Die erfindungsgemäße Schaltungsanordnung wird im folgenden zur Unterscheidung anderer, mit ihr zusammenwirkender Schaltungs­ anordnungen als "Interpolatorschaltung" bezeichnet, entspre­ chend ihrer oben erwähnten "zeitinterpolierenden" Funktion.

Fig. 1 ist ein Blockschaltbild der Gesamtheit einer schnellen Zeitsteuerschaltung, in welchem die Erfindung Anwen­ dung findet;

Fig. 2 ist ein Blockschaltbild einer Verteilerschaltung der in Fig. 1 dargestellten Zeitsteuerschaltung;

Fig. 3 ist ein Blockschaltbild einer Zeitgeberschaltung und einer erfindungsgemäßen Interpolatorschaltung in der Zeitsteuerschaltung nach Fig. 1;

Fig. 4 ist ein Blockschaltbild der in Fig. 3 dargestellten Interpolatorschaltung;

Fig. 5 ist ein Blockschaltbild einer bekannten Perioden­ oszillatorschaltung;

Fig. 6 ist ein Zeitdiagramm für die Periodenoszillator­ schaltung nach Fig. 5;

Fig. 7 ist ein Blockschaltbild der Periodenoszillator­ schaltung der in Fig. 1 gezeigten Zeitsteuerschal­ tung;

Fig. 8 ist ein Zeitdiagramm für die in Fig. 7 dargestellte Periodenoszillatorschaltung.

Aufbau

Die in Fig. 1 dargestellte schnelle Zeitsteuerschaltung 10 enthält eine Mustergeneratorschaltung 12, eine Verteiler­ schaltung 14 und eine Vielzahl von Kanalkarten 15, deren jede acht örtliche Generatorschaltungen 16(0)-16(7) enthält (für die allgemein die Bezugszahl 16 benutzt wird). Jede örtliche Generatorschaltung 16 liefert ein Bit an einem Eingangsknoten 20 für eine zu prüfende Einrichtung (Prüfling) 21.

Die Mustergeneratorschaltung 12 enthält einen herkömmlich aus­ gebildeten Mustergenerator 30, der Adressenmuster mit einer Frequenz von 122,0703125 MHz (im folgenden einfach als Fre­ quenz von 120 MHz bezeichnet) liefert, und eine Frequenztei­ lerschaltung 32, welche die vom Mustergenerator 30 erzeugten hochfrequenten Muster empfängt und an Ausgängen A und B ein Paar niedrigerfrequenter Adressenmuster liefert, deren Frequenz die Hälfte (d. h. 61,03515625 MHz, im folgenden einfach als Frequenz von 60 MHz bezeichnet) der Frequenz der vom Mustergenerator 30 erzeugten hochfrequenten Adressenmuster ist. Die Mustergeneratorschaltung 12 enthält außerdem einen zentralen Periodenoszillator 34, der ein Paar von Mehrbit- Periodenanfangssignalen (BOC) und ein Paar von Periodenrest­ signalen (PERIODENREST) über die Verteilerschaltung 14 an die örtlichen Generatorschaltungen 16 liefert.

Die Frequenzteilerschaltung 32 wird durch zwei Betriebsmodus- Wähleingänge MODE SEL 1 und MODE SEL 2 gesteuert. Der Eingang MODE SEL 1 kann auf einen ersten Wert gesetzt werden, um die Frequenzteilerschaltung 32 zu veranlassen, die Adressenmuster in der oben beschriebenen Weise in zwei verschiedene Muster zu teilen, oder auf einen zweiten Wert, um die Frequenzteiler­ schaltung 32 zu veranlassen, einfach an beiden Ausgängen A und B die Muster mit gleicher Frequenz zu liefern, wie sie vom Mustergenerator 30 erzeugt werden. Wenn der Eingang MODE SEL 1 auf den ersten Wert gesetzt ist, kann die Mustergenerator­ schaltung 12 in Verbindung mit Kanalkarten 15 verwendet wer­ den, die örtliche Doppelweg-Generatorschaltungen 16 enthalten, wie in Fig. 1 gezeigt. Wenn der Eingang MODE SEL 1 auf den zweiten Wert gesetzt ist, kann dieselbe Mustergenerator­ schaltung 12, als Teil eines langsameren Systems, in Verbin­ dung mit weniger teuren Kanalkarten verwendet werden, die örtliche Generatorschaltungen mit jeweils nur einem Weg enthalten, der mit dem Ausgang A der Frequenzteilerschaltung 32 verbunden ist.

Der Wähleingang MODE SEL 2 kann auf einen ersten Wert gesetzt werden, um die Frequenzteilerschaltung 32 zu veranlassen, ein einziges schnelles Eingangssignal von einem einzigen Muster­ generator 30 zu empfangen, wie in Fig. 1 gezeigt, oder auf einen zweiten Wert, um die Frequenzteilerschaltung 32 zu veranlassen, zwei getrennte langsamere Eingangssignale über zwei getrennte Wege zu empfangen, die durch zwei langsamere Mustergeneratoren realisiert werden (in der Fig. 1 aus Gründen der Einfachheit nicht dargestellt). Wenn MODE SEL 2 auf diesen zweiten Wert gesetzt ist, muß der Steuereingang MODE SEL 1 ebenfalls auf seinen zweiten Wert gesetzt werden, so daß die Frequenzteilerschaltung 32 an den Ausgängen A und B ohne jede Teilung der Adressenmuster jeweils eines der beiden Signale liefert, die von den beiden Mustergeneratoren empfan­ gen werden. Ist MODE SEL 2 auf seinen zweiten Wert gesetzt, liefert die Zeitsteuerschaltung 10 an jedem Knoteneingang 20 des Prüflings 21 eine Wellenform, deren Charakteristiken entweder durch die über den A-Weg gelieferten Signale oder die über den B-Weg gelieferten Signale bestimmt werden, je nach dem Wählbefehl eines Mustergenerator-Wählsignals PAT GEN SEL, das jeder örtlichen Generatorschaltung 16 in einer gegebenen Kanalkarte 15 angelegt wird.

Die Verteilerschaltung 14 enthält ein Paar von Signalver­ teilungswegen 40, 42. Jeder Signalverteilungsweg 40, 42 enthält einen Mehrbit-Parallelbus, der gleichzeitig die niedrigerfrequenten Adressen sowie die BOC-Signale und die PERIODENREST-Signale an die Vielzahl der örtlichen Genera­ torschaltungen 16 liefert.

Jeder örtliche Signalgenerator 16 enthält ein Paar signal­ erzeugender Schaltungen 50, 52. Die signalerzeugende Schaltung 50 enthält einen örtlichen Speicher 54, der Informationen vom Verteilungsweg 40 über einen Multiplexer 122 empfängt und Informationen zu einem Zeitgeber 56 liefert, der diese Infor­ mationen empfängt und ein Zeitgeber-Ausgangssignal an eine Interpolatorschaltung 58 liefert. In ähnlicher Weise enthält die signalerzeugende Schaltung 52 einen örtlichen Speicher 60, der Informationen vom Verteilungsweg 42 empfängt, und einen Zeitgeber 62, der Informationen vom örtlichen Speicher 60 empfängt, und eine Interpolatorschaltung 64, die Informationen vom Zeitgeber 62 empfängt. Obwohl aus Gründen der Einfachheit in jeder signalerzeugenden Schaltung nur ein Zeitgeber und ein Interpolator dargestellt sind, gibt es dort typischerweise mehrere Zeitgeber und Interpolatoren; in einer bevorzugten Ausführungsform sind in jeder signalerzeugenden Schaltung sechs Zeitgeber und Interpolatoren vorhanden.

Die Interpolatorschaltungen 58 und 64 liefern Signale an eine schnelle Formatierungseinrichtung (Formatierer) 66. Der Formatierer 66 ist ein herkömmlicher Hochgeschwindigkeits- Formatierer in emittergekoppelter Logik (ECL), der Zeit­ steuerimpulse und Daten empfängt und eine Wellenform liefert, die zu einer bestimmten Zeit hohen oder niedrigen Wert zeigt, sowie eine Wellenform, die zu einer bestimmten Zeit eine Treiber- oder Dreizustandsbedingung zeigt. Ein Treiber 68 empfängt das den niedrigen oder hohen Pegel zeigende Signal, kompensiert irgendwelche Dreizustands-Bedingungen und liefert ein Ausgangssignal zum Knoten 20, das die richtigen Spannungs­ werte für den jeweiligen Prüfling hat.

Mit dem Knoten 20 ist außerdem ein doppelter Detektor 70 verbunden, der ein Ausgangssignal zum schnellen Formatierer 66 liefert. Der doppelte Detektor 70 enthält einen Vergleicher, der ein vom Prüfling empfangenes Signal mit einem hohen Wert vergleicht, und einen Vergleicher, der das Signal mit einem niedrigen Wert vergleicht. Der schnelle Formatierer 66 ist außerdem mit zwei Fehlerprozessoren 72, 74 verbunden.

Ein Multiplexer 122 empfängt Informationen von den beiden Verteilungswegen 40 und 42 und liefert Ausgangsinformationen aus dem einen oder dem anderen Weg, je nach dem Zustand des Eingangssignals PAT GEN SEL, das jedem Multiplexer 122 eines jeden der örtlichen Generatoren 16 auf einer gegebenen Kanal­ karte 15 angelegt wird. Verschiedenen Kanalkarten werden verschiedene Eingangssignale PAT GEN SEL angelegt. Das Signal PAT GEN SEL wird verwendet in Verbindung mit dem Wähleingangs­ signal MODE SEL 2 der Frequenzteilerschaltung 32, das diese Schaltung veranlaßt, Adressenmuster von den beiden Mustergene­ ratoren zu empfangen, und in Verbindung mit dem Signal MODE SEL 1, das die Frequenzteilerschaltung 32 veranlaßt, ohne jede Teilung Adressenmuster aus dem einen Mustergenerator über den Verteilungsweg 40 und Adressenmuster aus einem anderen Muster­ generator über den Verteilungsweg 42 zu liefern. Das Signal MODE SEL 1 verhindert, daß der Zeitgeber 62 irgendwelche Zeit­ steuerimpulse abgibt, und veranlaßt den Formatierer 66, jede Information zu ignorieren, die von der signalerzeugenden Schaltung 52 her empfangen wird. Somit wählt das Signal PAT GEN SEL in Verbindung mit MODE SEL 1 und MODE SEL 2 aus, ob die Charakteristiken der von einer gegebenen Kanalkarte 15 abgegebenen Ausgangswellenformen durch die über den Verteilweg 40 gelieferten Informationen oder durch die über den Vertei­ lungsweg 42 gelieferten Informationen bestimmt werden.

Gemäß der Fig. 2 enthält jeder Verteilweg 40, 42 der Vertei­ lerschaltung 14 zwei Adressen- und Zeitsteuer-Auffächerschal­ tungen 80, 82, deren jede vier parallele Wege schafft. Jeder Parallweg des Weges 40 ist über ein Montageverbindungskabel, das eine Hochfrequenzleitung bildet, mit einer Kanalbus- Auffächerschaltung 84 verbunden. Jeder parallele Weg des Weges 42 ist über ein als Hochfrequenzleitung wirkendes Montage­ verbindungskabel mit einer Kanalbus-Auffächerschaltung 86 verbunden. Es sind somit insgesamt acht Kanalbus-Auffächer­ schaltungen vorhanden. Jedes Paar von Kanalbus-Auffächerschal­ tungen 84, 86 ist über Rückflächen-Leiterzüge mit sechzehn Kanalkarten verbunden. Jede Kanalkarte 15 enthält acht Kanäle, von denen jeder eine örtliche Generatorschaltung 16 enthält. Somit verteilt die Verteilerschaltung 14 Signale an 512 örtli­ che Generatorschaltungen, die Zeitsteuerschaltung 10 liefert also 512 Verbindungen zu einem Prüfling.

In der Fig. 3 ist die Verbindung zwischen einem Zeitgeber 56 und einer Interpolatorschaltung 58 gezeigt. Der Zeitgeber 56 enthält eine interne Steuerlogik 90, die durch ein niedrigfre­ quentes (60 MHz-)Taktsignal CLK mit CMOS-Pegeln getaktet wird, und eine Durchrückschaltung (FIFO-Schaltung) 92, deren Eingang durch das Signal CLK getaktet und deren Ausgang durch ein niedrigfrequentes Signal CLK OUT getaktet wird. Das Taktsignal CLK OUT wird von der Interpolatorschaltung 58 erzeugt. Die FIFO-Schaltung 92 empfängt von der Steuerlogik 90 Eingangs­ signale DATA, TG REST und MATCH (letzteres bedeutet ein Passen) und liefert als Ausgangssignale des Zeitgebers 56 Signale DATA, TG REST und MATCH. Es sei bemerkt, daß TG REST ein Signal ist, welches sich von den PERIODENREST-Signalen unterscheidet. Die Interpolatorschaltung 58 wird durch ein hochfrequentes (240-MHZ-)Taktsignal CLK × 4 getaktet, sie empfängt vom Zeitgenerator 56 das 1-Bit-Signal DATA, das 10- Bit-Signal TG REST und das 1-Bit-Signal MATCH sowie ein analo­ ges Interpolator-Eicheingangssignal (FS CAL), das extern erzeugt wird, und ein Justier-Aktivierungssignal (ADJ EN). Die Interpolatorschaltung 58 benutzt die mit CMOS-Pegeln erschei­ nenden Signale DATA, TG REST und MATCH, um ein präzise verzö­ gertes ECL-Ausgangsimpulssignal (TG OUT) zu liefern, ferner ein Bit des digitalen Datensignals (DATA OUT), das um etwa das gleiche Maß wie der präzise zeitgesteuerte Ausgangsimpuls ver­ zögert ist und ECL-Pegel hat, sowie ein analoges Prüfausgangs­ signal (DAC OUT).

Gemäß der Fig. 4 ist die Interpolatorschaltung 58 als bipo­ lare integrierte Schaltung hergestellt und enthält eine Regi­ sterschaltung 100, eine Aktivierungsschaltung 102, eine Auslö­ seschaltung 104, eine Teilerschaltung 106, eine Verzögerungs­ schaltung 108, eine Eichschaltung 110, eine Synchronisier­ schaltung 112, eine Sägezahnschaltung 114, eine Vergleichs­ schaltung 116 und eine Ausgangsschaltung 118.

Die Registerschaltung 100 enthält drei Flipflops FF1, FF2 und FF3. Das Flipflop FF1 empfängt das mit CMOS-Pegeln erschei­ nende Signal DATA IN vom Zeitgeber 56 und liefert ein mit ECL- Pegeln erscheinendes Signal DATA QA an eine Latch-Schaltung LATCH 1. Das Flipflop FF2 empfängt acht Bits des mit CMOS- Pegeln erscheinenden Signals TG REST (Bits 0-7) vom Zeitgeber 56 und liefert ein aus acht Bits mit ECL-Pegel bestehendes Signal TGR QA an eine Latch-schaltung LATCH 2. Das Flipflop FF3 empfängt die restlichen beiden Bits des Signals TG REST (Bits 8, 9) vom Zeitgeber 56 und legt ein 2-Bit-Signal TGR QA an die Auslöseschaltung 104.

Die Aktivierungsschaltung 102 enthält Flipflops FF4 und FF5. Das Flipflop FF4 empfängt das mit CMOS-Pegeln erscheinende Eingangssignal TG MATCH und liefert ein mit ECL-Pegeln erscheinendes Signal TGMQ an das Flipflop FF5, welches das Aktivierungssignal ENB liefert.

Die Auslöseschaltung 104 enthält einen 2:4-Decoder DEC1, der das 2-Bit-Signal TGR QA vom Flipflop FF3 der Registerschaltung 100 und das Signal ENB vom Flipflop FF5 der Aktivierungs­ schaltung 102 empfängt. Der Decoder DEC1 liefert vier Ausgangssignale PS0, PS1, PS2 und PS3. Das Signal PS3 wird an ein D-Flipflop FF8 gelegt, dessen Ausgangssignal Q3 an ein ODER-Glied OR1 geliefert wird. Das Glied OR1 empfängt außerdem das Signal PS2 und liefert ein Eingangssignal D2 an ein D- Flipflop FF9, dessen Ausgangssignal an ein ODER-Glied OR2 gelegt wird. Das Glied OR2 empfängt außerdem das Signal PS1 und liefert ein Eingangssignal D1 zu einem D-Flipflop FF10, dessen Ausgangssignal an ein ODER-Glied OR3 gelegt wird. Das Glied OR3 empfängt ferner das Signal PS0 und liefert ein Eingangssignal D0 an ein D-Flipflop FF11. Das Flipflop FF11 liefert ein Eingangssignal für ein D-Flipflop FF12, sowie für den Takteingang eines Flipflops FF6 und eines Flipflops FF7 der Synchronisierschaltung 112. Der Ausgang des Flipflops FF12 wird an ein differentiales ODER/NOR-Glied ORNOR1 sowie an den Takteingang eines Flipflops FF14 der Synchronisierschaltung 112 gelegt.

Das Glied ORNOR1 liefert ein aktives hohes Signal und ein aktives niedriges Signal an ein vollständig differentiales D- Flipflop FF13. Dieses Flipflop FF13 liefert Differential­ signale TRIG und TRIG* an die Sägezahnschaltung 114. Das Signal TRIG wird außerdem an den anderen Eingang des Gliedes ORNOR1 gelegt, und zum Zwecke der Gleichbelastung wird das Signal TRIG* an einen Eingang eines ODER-Gliedes OR4 gelegt. Der Ausgang der Sägezahnschaltung 114 ist mit dem negativen Eingang eines Vergleichers COMP1 der Vergleichsschaltung 116 verbunden.

Die Teilerschaltung 106 enthält Flipflops FF15 und FF16 und ein Exklusiv-ODER-Glied XOR1. FF15 und FF16 sind als D- Flipflops konfiguriert und werden taktgesteuert durch das Signal CLK × 4, das mittels eines Puffers BUF2 gepuffert wird. Der Q-Ausgang von FF15 wird an das Glied XOR1 gelegt, dem auch das Q-Ausgangssignal des Flipflops FF16 zugeführt wird. Das Q'-Ausgangssignal von FF16 wird durch einen Pegelverschieber 120 verschoben, um das Signal CLK OUT* zu erzeugen, das auf den Zeitgeber 56 rückgekoppelt wird. Das Q-Ausgangssignal des Flipflops FF16 wird durch ein Flipflop FF17 der Verzögerungs­ schaltung 108 geschleust, um das Taktsignal CLKA für die Flipflops FF1 bis FF4 der Registerschaltung 100 zu liefern.

Die Eichschaltung 110 enthält eine Latch-Schaltung LATCH 3, welche eingangsseitig das 8-Bit-Signal TGR REST (Bits 0-7) und das Justier-Aktivierungssignal ADJ EN empfängt und ein 8-Bit- Ausgangssignal ADJ an einen 8-Bit-Digital/Analog-Wandler DAC2 liefert, der ein analoges Ausgangssignal FS CAL abgibt. Das Signal FS CAL ist ein Ausgangssignal der Interpolatorschaltung 58 und wird außerdem an einen Verstärkungssteuereingang GAIN ADJ eines Digital/Analog-Wandlers DAC1 gelegt. Der Wandler DAC2 hat außerdem einen Komplementausgang IOUT1, der mit einem 2:1-Analogmultiplexer MUX1 verbunden ist.

Die Synchronisierschaltung 112 enthält ein D-Flipflop FF6, welches das Signal DATA QB von der Latch-Schaltung LATCH 1 empfängt, und ein D-Flipflop FF7, welches das 8-Bit-Signal TGR QB von der Latch-Schaltung LATCH 2 empfängt. Das Flipflop FF6 liefert ein Eingangssignal DATA QC an ein D-Flipflop FF14, das ein Ausgangssignal DATA QD liefert. Das Flipflop FF7 liefert ein 8-Bit-Ausgangssignal TGR QC an die Vergleichsschaltung 116.

Die Vergleichsschaltung 116 enthält einen 8-Bit-Digital/- Analog-Wandler DAC1, der das 8-Bit-Ausgangssignal TGR QC vom Flipflop FF7 der Synchronisierschaltung 112 empfängt. Der Wandler DAC1 liefert einen Ausgangsstrom IOUT an einen Strom/Spannungs-Wandler AR1 und einen komplementären Ausgangs­ strom IOUT* an den 2:1-Analogmultiplexer MUX1. IOUT ist mit dem positiven Eingang des Vergleichers COMP1 verbunden. COMP1 liefert ein differentiales Ausgangssignal, das an einen monostabilen Multivibrator ONESH1 der Ausgangsschaltung 118 und an den Rücksetzeingang des Flipflops FF13 gelegt wird.

Die Ausgangsschaltung 118 enthält den Multiplexer MUX1, der das analoge Signal DAC OUT liefert, eine Verzögerungsleitung DELAY1, die das Signal ECL DATA OUT liefert, und den monosta­ bilen Multivibrator ONESH1, der die differentialen Ausgangs­ signale ECL TG OUT und TG OUT* liefert.

Bevor die in der Zeitgeberschaltung nach Fig. 1 enthaltene Periodenoszillatorschaltung beschrieben wird, ist es hilfreich, zunächst eine bekannte Periodenoszillatorschaltung zu beschreiben, die zur Verwendung in einer Zeitsteuerschal­ tung ohne mehrfache parallele Datenwege ausgelegt ist. Gemäß der Fig. 5 empfängt in einer solchen Periodenoszil­ latorschaltung 200 ein RAM-Speicher 202, der für 256 mal 18 Bit ausgelegt ist, eine 8-Bit-Periodenadresse und liefert einen 18-Bit-Periodenwert. Ein Addierer 204 empfängt den 18- Bit-Periodenwert als ein Eingangssignal und empfängt als weiteres Eingangssignal die neun niedrigstwertigen Bits des Ausgangssignals eines Registers 206, das seinerseits das Ausgangssignal des Addierers 204 empfängt. Die neun höchstwer­ tigen Bits des Ausgangssignals des Registers 206, die eine Auflösung von 16,384 Nanosekunden (Periode des Taktgebers 208) haben, stellen einen digitalen Teil des Periodenwertes dar. Die neun niedrigstwertigen Bits des Ausgangssignals des Registers 206, die eine Auflösung von 32 Pikosekunden (16 384 Pikosekunden/2⁹) haben, stellen einen analogen Teil des Periodenwertes dar.

Ein Rückwärtszähler 210 für den Periodenanfang (BOC) empfängt die neun höchstwertigen Bits des Ausgangssignals des Registers 206 und erzeugt ein 9-Bit-Ausgangssignal, das einen Countdown der Anzahl der ansteigenden Flanken des Taktgebers 208 dar­ stellt, festgelegt durch die neun Eingangsbits. Ein Koinzi­ denzdetektor 212 empfängt das Ausgangssignal des Perioden­ anfangs-Rückwärtszählers 210 und liefert ein Ausgangssignal, das nur dann hoch ist, wenn der Ausgang des Periodenanfangs- Rückwärtszählers 210 eine 1 oder eine 0 anzeigt. Das Ausgangs­ signal des Koinzidenzdetektors 212 wird als Voreinstellungs- Eingangssignal am Periodenanfangs-Rückwärtszähler 210 empfan­ gen. Der Periodenanfangs-Rückwärtszähler lädt die neun Eingangsbits vom Register 206 immer dann auf sich, wenn der Ausgang des Taktgebers 208 während eines hohen Zustandes des Voreinstell-Eingangs hoch wird, und der Ausgang des Zählers liefert dann ab dem geladenen Wert den Countdown der anstei­ genden Flanken des Taktgebers 208.

Das Ausgangssignal des Koinzidenzdetektors 212 wird von einem Flipflop 214 empfangen, das durch die ansteigenden Flanken des Taktgebers 208 getaktet wird und als Ausgangssignal das Peri­ odenanfangs-Signal (BOC-Signal) erzeugt. Das Ausgangssignal des Koinzidenzdetektors 212 wird auch von einem monostabilen Multivibrator 216 empfangen, der vom Ausgangssignal des Takt­ gebers 208 getaktet wird. Das Ausgangssignal des monostabilen Multivibrators 216 wird immer dann hoch, wenn der Ausgang des Taktgebers 208 bei gleichzeitig hohem Zustand des Ausgangs des Koinzidenzdetektors 212 hoch wird. Der Ausgang des monostabi­ len Multivibrators 216 bleibt für etwa 8 Nanosekunden (die Hälfte der Periode des Taktgebers 208) hoch. Der Ausgang des monostabilen Multivibrators 216 taktet das Registers 206 und auch das Register 218, welches die neun niedrigstwertigen Bits des Ausgangssignals des Registers 206 empfängt, ferner das Register 220, welches das Ausgangssignal des Registers 218 empfängt und als Ausgangssignal das PERIODENREST-Signal erzeugt. Der Ausgang des monostabilen Multivibrators 216 taktet auch einen Mustergenerator, der die 8-Bit-Peri­ odenadressen erzeugt, welche der RAM-Speicher 202 empfängt.

Wie in der Fig. 6 veranschaulicht, zeigt das Periodenanfangs- Signal BOC an, welche ansteigende Flanke des Taktgebers als Bezugsmarke für den Beginn einer Periode für den Prüfling verwendet werden soll. Die durch das Zeitdiagramm gelegten vertikalen Linien stellen die gewählten Taktflanken dar. Eine Periode beginnt bei jeder ansteigenden Flanke des Taktsignals, die während eines hohen Zustandes des Signals BOC erscheint, wobei die Periode um eine Restzeit verzögert ist, die durch das PERIODENREST-Signal dargestellt wird. Ein Zeitgeber empfängt sowohl das Signal BOC als auch das PERIODENREST- Signal, und eine mit dem Zeitgeber verbundene Interpolati­ onsschaltung erzeugt als eine Ausgangsgröße das Signal TG OUT, welches zur Vereinfachung so dargestellt ist, daß es am Beginn einer jeden Periode hoch wird. Der Zeitpunkt, bei welchem das Signal TG OUT hoch wird, kann in Wirklichkeit um ein in den Zeitgeber programmiertes Zeitmaß verzögert sein, wobei sich das Zeitmaß mit jeder Periode ändert. Bei einer alternativen Ausführungsform kann jeder eines Paars von Zeitgebern sowohl das Signal BOC als auch das PERIODENREST-Signal empfangen und in verschachtelter Weise arbeiten, wobei jeder der Zeitgeber mit jeweils einer von zwei Interpolationsschaltungen verbunden ist, deren eine die Information aller geraden Perioden und deren andere die Information aller ungeraden Perioden erzeugt. Die Periodengrenzen der dem Prüfling angelegten Wellenform können mit der 32-Picosekunden-Auflösung des PERIODENREST- Signals programmiert werden. Es sei bemerkt, daß vor dem Beginn eines jeden Bursts der Periodenoszillator sogenannte Säumnisperioden von 32,768 Nanosekunden (zwei Taktperioden) ausführt. Diese Säumnisperioden beeinträchtigen der Prüfling nicht.

Gemäß der Fig. 7, in welcher Teile, die analog zu Teilen der Fig. 5 sind, mit den gleichen Bezugszahlen wie dort und zusätzlich einem nachgestellten Buchstaben A bzw. B bezeichnet sind, ist ein erfindungsgemäßer Oszillator 34 so ausgebildet, daß er in Verbindung mit der schnellen Zeitsteuerschaltung der Fig. 1 verwendet werden kann, das mehrfache langsamere parallele Datenwege aufweist. Bei dem Oszillator 34 brauchen keine teuren, schnellen und kundenspezifisch hergestellten integrierten Schaltungen verwendet zu werden, weil der Oszil­ lator selbst in zwei langsamere Periodenoszillatoren A und B aufgeteilt ist. Der Periodenoszillator A erzeugt Signale BOC A und PERIODENREST A für die Perioden 0, 2, 4, 6, usw. eines jeden Burst von Periodendaten, während der Periodenoszillator B Signale BOC B und PERIODENREST B für die Perioden 1, 3, 5, 7, usw. eines jeden Bursts erzeugt. Die Signale BOC und PERIODENREST, welche den Beginn der Periode 2 definieren, wer­ den durch die Summe des Periodenwertes der Perioden 0 und 1 definiert; die Signale BOC und PERIODENREST, welche den Beginn der Periode 3 definieren, werden durch die Summe der Perioden­ werte der Perioden 1 und 2 bestimmt, usw..

Die Periodenoszillatoren weisen RAM-Speicher 202A und 202B auf, die identische Periodenwert-Daten enthalten. Der RAM- Speicher 202A wird durch Periodenadressen adressiert, die vom A-Ausgang der Frequenzteilerschaltung 32 (Fig. 1) geliefert werden. Der RAM-Speicher 202B wird durch Periodenadressen adressiert, die vom B-Ausgang der Frequenzteilerschaltung 32 geliefert werden.

Ein Addierer 222A oder 222B innerhalb jedes Oszillators muß einen Periodenwert vom RAM-Speicher des betreffenden Oszilla­ tors empfangen und muß vom RAM-Speicher des jeweils anderen Oszillators den nächsten Periodenwert der Reihe von Perioden­ werten im gerade behandelten Burst empfangen. Es sei jedoch bemerkt, daß die A- und B-Periodenoszillatoren durch verschie­ dene Taktsignale von einem jeweils zugeordneten monostabilen Multivibrator 216A bzw. 216B getaktet werden und daß diese Taktsignale manchmal gleichzeitig auftreten können. Trotzdem stellen Pipeline-Pipeline-Synchronisierschaltungen 24A und 24B, die im Durchrück- oder FIFO-Betrieb arbeiten, in Verbin­ dung mit Registern 226A, 228A, 230A, 226B, 228B und 230B sicher, daß an den Addierern 222A und 222B stets die richtigen Eingangssignale vorhanden sind. Die Pipeline-Pipeline- Synchronisierschaltung 224B taktet Periodenwerte ein, wenn das Ausgangssignal des monostabilen Multivibrators 216A hoch wird, und taktet Periodenwerte aus, wenn das Ausgangssignal des monostabilen Multivibrators 216B unmittelbar nach dem nächsten Hochwerden des monostabilen Multivibrators 216A hoch wird. In manchen Fällen kann die Pipeline-Pipeline-Synchronisier­ schaltung 224B Periodenwerte austakten, wenn der Ausgang des monostabilen Multivibrators 216B gleichzeitig mit dem nächsten Hochwerden des monostabilen Multivibrators 216A hoch wird, solange der Periodenwert drei Perioden nach seiner Eintaktung ausgetaktet wird. Im Effekt verzögert daher die Pipeline- Pipeline-Synchronisierschaltung 224B den Periodenwert vom A- Periodenoszillator um eine Periode weniger als dem Zeitmaß, um welches die Register 226B, 228B und 230B den Periodenwert vom B-Oszillator verzögern.

In ähnlicher Weise taktet die Pipeline-Pipeline-Synchroni­ sierschaltung 224A Periodenwerte ein, wenn der Ausgang des monostabilen Multivibrators 216B hoch wird, und taktet Periodenwerte aus, wenn der Ausgang des monostabilen Multivi­ brators 216A unmittelbar nach dem nächsten Hochwerden des monostabilen Multivibrators 216B hoch wird. In manchen Fällen kann die Pipeline-Pipeline-Synchronisierschaltung 224A Periodenwerte austakten, wenn der Ausgang des monostabilen Multivibrators 216A gleichzeitig mit dem nächsten Hochwerten des monostabilen Multivibrators 216B hoch wird, solange der Periodenwert drei Perioden nach seiner Eintaktung ausgetaktet wird. Die Pipeline-Pipeline-Synchronisierschaltung 224A und 224B befähigen die A- und B-Oszillatoren, Summen im Fluge auszurechnen, ohne daß es erforderlich ist, die Summen in den RAM-Speichern 202A und 202B vorzuspeichern. Deswegen kann der Oszillator 34 in automatischen Prüfsystemen verwendet werden, worin die Musterfolge und somit die Periodenwertfolge aufgrund der Ansprache des Prüflings variieren kann.

Die Pipeline-Pipeline-Synchronisierschaltungen 224A und 224B empfangen ein Betriebsart-Wählsignal, das dazu verwendet werden kann, die Werte an den Ausgängen der Pipeline-Pipeline- Synchronisierschaltungen auf Null zu zwingen, damit die A- und B-Periodenoszillatoren als zwei unabhängige Oszillatoren arbeiten können. Jeder der A- und B-Periodenoszillatoren arbeitet, wenn er als unabhängiger Oszillator betrieben wird, mit einer Maximalfrequenz, die halb so hoch wie die Maximal­ frequenz des Betriebs der Gesamtoszillatorschaltung ist, wenn sie als einziger Oszillator arbeitet. Das Betriebsart-Wähl­ signal wird in Verbindung mit dem an die Frequenzteilerschal­ tung 32 (Fig. 1) gelegten Wählsignal MODE SEL 1 verwendet, um zu erlauben, daß die Mustergeneratorschaltung 12 (Fig. 1) in Verbindung mit Kanalkarten benutzt werden kann, welche nur einwegige örtliche Generatorschaltungen haben, die mit dem A- Ausgang der Frequenzteilerschaltung 32 und mit den Ausgängen BOC A und REST A der Oszillatorschaltung 34 verbunden sind. Alternativ wird das Betriebsarten-Wählsignal in Verbindung mit dem an die Frequenzteilerschaltung 32 gelegten Wählsignal MODE SEL 2 benutzt, um zu erlauben, daß die gesamte schnelle Zeit­ steuerschaltung mit zwei Mustergeneratoren arbeiten und an jeden Eingangsknoten des Prüflings eine Wellenform legen kann, die entweder aus den über den A-Weg gelieferten Signalen oder aus den über den B-Weg gelieferten Signalen resultiert, je nachdem, was Mustergenerator-Wähleingänge an jedem örtlichen Generator bestimmen.

Zwischen den Addierern 222A und 204A befindet sich ein Regi­ ster 232A, und zwischen den Addierern 222B und 204B befindet sich ein Register 232B. Diese Register gestatten die Verwen­ dung von Addierern, die halb so schnell arbeiten, wie es not­ wendig wäre, wenn die Register fehlen würden.

Zwei Multiplexer 234A und 234B empfangen Periodenwerte von den RAM-Speichern 202A bzw. 202B und empfangen Periodenwerte von Null und Säumnis-Periodenwerte von 16,384 Nanosekunden (eine Taktperiode). Die Multiplexer 234A und 234B werden adressiert durch Rang-Aktivierungssignale RE A und RE B vom Mustergenera­ tor und durch Signale NULLZWANG A und NULLZWANG B von einer Säumnisschaltung 236. Die Ausgänge der Multiplexer 234A und 234B sind mit jeweils einem zugeordneten Register 226A bzw. 226B und mit einer jeweiligen Pipeline-Pipeline-Synchronisier­ schaltung 224B bzw. 224A verbunden. Die Säumnisschaltung 236 liefert außerdem ein Eingangssignal an die Addierer 204A und 204B, welches die Ausgänge der Addierer auf Null zwingt, und ein Eingangssignal an Koinzidenzdetektoren 212A und 212B, welches die Ausgänge der Koinzidenzdetektoren auf hohen Zustand zwingt. Vor jedem Burst von Periodenwerten während des Betriebs des automatischen Prüfsystems bewirkt die Säumnis­ schaltung 236 die Rücksetzung und Synchronisierung der A- und B-Oszillatoren über die Multiplexer 234A und 234B, wie weiter unten beschrieben.

Die übrigen Teile des A- und des B-Oszillators sind analog zu den Teilen, die im Schaltbild der Fig. 5 gezeigt sind.

Gemäß der Fig. 8 zeigen die Periodenanfangssignale BOC A und BOC B an, welche ansteigenden Flanken des Taktgebers als Bezugsmarke für den Beginn der geraden bzw. der ungeraden Perioden für den Prüfling verwendet werden sollen. Es sei bemerkt, daß dasjenige Taktsignal, das als Bezugsmarke für den Beginn der Periode 3 dient, auch als Bezugsmarke für den Beginn der Periode 4 dient. Innerhalb einer gegebenen örtli­ chen Generatorschaltung 16 (Fig. 1) empfängt einer der Zeit­ geber sowohl das Signal BOC A als auch das Signal PERIODENREST A, und eine zugeordnete Interpolationsschaltung erzeugt als Ausgangssignal das Signal TG OUT A, das aus Gründen der Einfachheit so dargestellt ist, daß es am Beginn einer jeden A-Periode hoch wird. Ein anderer Zeitgenerator empfängt sowohl das Signal BOC B als auch das Signal PERIODENREST B, und eine zugeordnete Interpolationsschaltung erzeugt als ein Ausgangs­ signal das Signal TG OUT B. Die an den Prüfling gelegte Wel­ lenform hängt davon ab, zu welchen Zeitpunkten entweder das Signal TG OUT A oder das Signal TG OUT B hoch wird. Es sei bemerkt, daß vor dem Beginn eines jeden Bursts jeder der Periodenoszillatoren Säumnisperioden von 32,768 Nanosekunden (zwei Taktperioden) ausführt. Infolgedessen führt die Oszilla­ torschaltung als Ganzes Säumnisperioden von 16,384 Nanosekun­ den aus. Diese Säumnisperioden beeinträchtigen den Prüfling nicht.

Arbeitsweise

In der Anordnung nach Fig. 1 erzeugt der Mustergenerator 30 Adressenmuster mit einer Frequenz von 120 MHz. Diese Informa­ tion wird zur Frequenzteilerschaltung 32 geliefert, die das 120-MHz-Adressenmuster empfängt und zwei mit halber Geschwin­ digkeit (d. h. 60 MHz) auftretende, also "halbschnelle" Adres­ senmuster auf die Signalvereteilerwege 40 bzw. 42 der Vertei­ lerschaltung 14 gibt. Die halbschnellen Adressenmuster werden von der Frequenzteilerschaltung 32 zyklisch abwechselnd in die Signalverteilungswege 40, 42 geliefert, die Frequenzteiler­ schaltung 42 wirkt also als Alternator. Weil das Muster vor seiner Übertragung an die örtlichen Generatorschaltungen 16 frequenzgeteilt wird, brauchen die Signalverteilungswege 40, 42 nur dazu ausgelegt zu sein, um Signale mit einer Frequenz von 60 MHz anstatt von 120 MHz zu übertragen.

Die schnelle Zeitsteuerschaltung 10 liefert in Wirklichkeit ein 100-MHz-Signal am Knoten 20; der Mustergenerator 30 lie­ fert ein 120-MHz-Signal, um die Totzeit der Interpolatorschal­ tungen 58, 64 (d. h. diejenige Zeit, welche die Interpola­ torschaltung 58 zur Bildung einer neuen Flanke benötigt) zu kompensieren, plus "Anstieg"- und "Abfall"-Eichwerte. Die Interpolatorschaltungen 58, 64 können alle 16,34 ns neu losgehen, somit gestattet die Zeitsteuerschaltung 10 eine maximale Differenz von 3,616 ns zwischen Anstieg- und Abfall- Eichwerten, bei ihrer Auslegung als 100-MHz-Zeitge­ berschaltung.

Beim Einschalten der Leistung und unmittelbar vor dem Beginn eines jeden Musterburst wird die Zeitsteuerschaltung 10 neu synchronisiert. Genauer gesagt ist die Frequenzteilerschaltung 32 so ausgelegt, daß bei Leistungseinschaltung und auch bei ihrer Neusynchronisierung das erste von ihr gelieferte Signal an dem mit A bezeichneten Ausgang erscheint und über den Signalweg 40 gesendet wird. Für einen Prüfling kann es zwischen 10 und 200 Musterbursts geben, für die das System neu synchronisiert wird. Die Periodenoszillatorschaltung 34 wird in einer weiten unten beschriebenen Weise zur selben Zeit neu synchronisiert, zu der auch der Rest des Systems neu synchro­ nisiert wird.

Die Verteilerschaltung 14 liefert die von der Frequenztei­ lerschaltung 32 erzeugten beiden halbschnellen Adressenmuster an 512 Kanäle. Jeder Kanal enthält eine örtliche Generator­ schaltung 16, wie sie in Fig. 1 gezeigt ist.

Gemäß den Fig. 1 und 3 empfängt der örtliche Speicher 54 das halbschnelle Adressenmuster und liefert unter Benutzung von eigenen internen Nachschlagetabellen Daten zum Zeitgeber 56. Diese Daten enthalten einen Zeitwert (TIMING) und einen Datenwert (DATA). Der Zeitgeber 56 empfängt außerdem eines der beiden Periodenanfangssignale (BOC) und eines der beiden PERIODENREST-Signale vom zentralen Periodenoszillator 34. Jeder Zeitgeber erzeugt, unter Verwendung der Signale BOC, PERIODENREST, TIMING und DATA in der internen Logik- und Steuerschaltung 90, die Signale TG REST und MATCH, die zur Interpolatorschaltung 58 gesendet werden sollen. Die Signale TG REST und MATCH sind analog den Signalen PERIODENREST und BOC, nur daß TG REST und MATCH Zeitpunkte definieren, die gegenüber den Periodenanfängen um Zeitmaße verzögert sind, welche durch den Zeitwert TIMING dargestellt werden, und daß sie weiter um einen oder zwei Eichwerte verzögert sind. Die interne Logik- und Steuerschaltung 90 gründet die Wahl der Eichwerte auf den Wert des Signals DATA.

Für einen gegebenen Zeitgeber repräsentieren die Signale TG REST und MATCH entweder 1) die Zeitpunkte, auf welche der Formatierer 66 Übergänge in der auf den Prüfling gegebenen Wellenformen legt, 2) die Zeitpunkte, zu denen der Formatierer 66 dem Treiber 68 anzeigt, ob das Anlegen der Wellenform an den Prüfling beginnen oder enden soll, 3) die Zeitpunkte, zu denen die Ausgänge des doppelten Detektors 70 verriegelt werden, oder 4) die Zeitpunkte, zu denen die Multiplexierung der Anschlüsse (Stifte) stattfinden soll. Der Wert des Signals DATA sagt in entsprechender Weise aus, entweder 1) ob ein Übergang in der Wellenform zum hohen oder niedrigen Zustand der Wellenform führt, 2) ob der Formatierer 66 dem Treiber 68 entweder das Beginnen oder die Beendigung des Anlegens der Wellenform an den Prüfling aufgeben soll, oder 3) ob ein Signal vom Prüfling als hohes oder niedriges Signal zu erwarten ist. Im vierten Fall wird das Signal DATA nicht verwendet.

Wenn das Signal DATA aussagt, ob ein Übergang in der Wellen­ form zum hohen oder niedrigen Zustand der Wellenform führt, dann muß die interne Logik- und Steuerschaltung des Zeitgebers 56 zwischen einem "Anstieg"- und einem "Abfall"-Eichwert wählen. Der "Anstieg"-Eichwert entspricht einer Zeitdauer, die benötigt wird, um den auf einen ansteigenden Übergang zurück­ zuführenden Versatz in der an den Prüfling gelegten Wellenform zu kompensieren, und ein "Abfall"-Eichwert entspricht einer Zeitdauer, die benötigt wird, um den auf einen abfallenden Übergang zurückzuführenden Versatz in der Wellenform zu kompensieren. Die interne Logik- und Steuerschaltung trifft die Wahl zwischen "Anstieg"- und "Abfall"-Eichwert unter Beobachtung des Datenwertes (DATA). Wenn DATA anzeigt, daß ein Übergang in der Wellenform, falls er stattfindet, zum hohen Wert in der Wellenform führt, dann kann angenommen werden, daß der Übergang den auf einen ansteigenden Übergang zurückzufüh­ renden Versatz verursacht. Wenn DATA anzeigt, daß ein Übergang in der Wellenform, falls er stattfindet, zum niedrigen Wert der Wellenform führt, dann kann in ähnlicher Weise angenommen werden, daß der betreffende Übergang den auf einen abfallenden Übergang zurückzuführenden Versatz verursacht. Somit kann die interne Logik- und Steuerschaltung durch Beobachtung des Wertes von DATA leicht und bequem feststellen, welcher Eichwert zu benutzen ist. Falls die Wellenform bereits auf dem hohen Wert (oder dem niedrigen Wert) ist und das Signal DATA anzeigt, daß ein "Übergang" bei einem bestimmten Zeitpunkt das Verbleiben der Wellenform auf dem hohen Wert (bzw. dem niedri­ gen Wert) bewirkt, dann gibt es in Wirklichkeit keinen Über­ gang. Der Eichwert wird in digitaler Weise mit dem Zeitwert und dem Periodenrestwert addiert, und zwar mittels einer innerhalb der internen Logik- und Steuerschaltung 90 befindli­ chen Summierungsschaltung, wie es in der US-Patentanmeldung Nr. 07/012,815 beschrieben ist, die am 9. Februar 1987 unter dem Titel "Timing Generator" von George William Conner einge­ reicht wurde, auf Teradyne, Inc. überschrieben wurde, nun zurückgezogen und in ihrer Gesamtheit in die vorliegende Anmeldung übernommen ist.

Wenn andererseits das Signal DATA die Aussage repräsentiert, ob der Formatierer dem Treiber 68 das Beginnen oder die Been­ digung des Anlegens der Wellenform an den Prüfling aufgeben soll, dann muß in ähnlicher Weise die interne Logik- und Steuerschaltung 90 des Zeitgebers 56 zwischen einem "Ein"- Eichwert und einem "Aus"-Eichwert wählen. Der "Ein"-Eichwert entspricht einer Zeitdauer, die benötigt wird, um denjenigen Versatz in der an den Prüfling gelegten Wellenform zu kompen­ sieren, der zurückzuführen ist auf den Beginn des Anlegens der Wellenform vom Formatierer 66 an den Treiber 68. Der "Aus"- Eichwert entspricht einer Zeitdauer, die benötigt wird, um denjenigen Versatz in der Wellenform zu kompensieren, der auf die Beendigung des Anlegens der Wellenform vom Formatierer 66 an den Treiber zurückzuführen ist. Wenn das Signal DATA eine Aussage repräsentiert, ob ein Signal vom Prüfling als hohes oder als niedriges Signal zu erwarten ist, dann muß die interne Logik- und Steuerschaltung 90 des Zeitgebers 56 zwischen einem "Hoch"-Eichwert und einem "Niedrig"-Eichwert wählen. Ein "Hoch"-Eichwert entspricht einer Zeitdauer, die benötigt wird, um denjenigen Versatz in der Wellenform zu kompensieren, der dadurch verursacht wird, daß das vom Prüf­ ling her empfangene Signal als hohes Signal erwartet wird. Ein "Niedrig"-Eichwert entspricht einer Zeitdauer, die benötigt wird, um denjenigen Versatz in der Wellenform zu kompensieren, der dadurch verursacht wird, daß das vom Prüfling her empfan­ gene Signal als niedriges Signal erwartet wird.

Das Register 92 wird dazu verwendet, die Signale DATA, TG REST und MATCH mit der Interpolatorschaltung 58 zu synchronisieren, weil diese Signale im Register 92 unter Verwendung des eben­ falls von der Logik 90 benutzten Signals CLK gespeichert werden und dem Interpolator 58 unter Verwendung des Signals CLK OUT zugeführt werden, das vom Interpolator 58 erzeugt wird. Die Interpolatorschaltung 58 erzeugt das Signal CLK OUT durch Frequenzteilung des 240-MHz-Signals CLK × 4 durch vier; dieses frequenzgeteilte Signal wird auch benutzt, um intern Teile der Interpolatorschaltung 58 zu takten. Gemäß der Fig. 4 arbeitet die Teilerschaltung 106 in Verbindung mit der Verzögerungsschaltung 108 als freilaufender Taktgeber für die Interpolatorschaltung 58. Die Verzögerungsschaltung 108 liefert ein Taktsignal, das um eine Periode (ungefähr 4 ns) verzögert ist, an die interne Schaltungsanordnung der Interpolatorschaltung 58.

Im Betrieb ist, solange TG MATCH niedrig ist, ist die Interpo­ latorschaltung 58 in Ruhe, weil ein niedriges TG MATCH be­ wirkt, daß das Signal ENB der Aktivierungsschaltung 102 nied­ rig ist. Wenn ENB niedrig ist, sind alle Ausgangswerte von DEC1 niedrig, und die Latch-Schaltungen LATCH 1 und LATCH 2 bleiben in ihrem vorherigen Zustand.

Wird TG MATCH hoch, dann funktioniert die Aktivierungs­ schaltung 102 als monostabiler Multivibrator und liefert einen Impuls von 4,096 ns. Genauer gesagt, wenn TG MATCH hoch wird, geht TGMQ beim nächsten Taktimpuls vom Flipflop FF17 auf hohen Pegel. Bei hohem TGMQ bewirkt der nächste Taktimpuls vom Puffer BUF2, der mit dem Vierfachen der Frequenz des Takt­ signals vom Flipflop FF17 taktet, daß ENB hoch wird. Geht ENB hoch, dann werden LATCH 1, LATCH 2 und DEC1 aktiviert, und FF4 wird zurückgesetzt, was TMGQ niedrig werden läßt, so daß ENB bei der nächsten Taktperiode niedrig wird. Im aktivierten Zustand von LATCH 1, LATCH 2 und DEC1 werden Daten von den Flipflops FF1, FF2 und FF3 an LATCH 1 bzw. LATCH 2 bzw. DEC1 übertragen. Diese Daten bleiben, bis TG MATCH wieder hoch wird.

Wenn das Aktivierungssignal ENB hoch wird, empfängt die Auslö­ seschaltung 104 die beiden höchstwertigen Bits des Signals TG REST. Genauer gesagt bilden diese Bits die Eingangssignale für DEC1. DEC1 liefert ein hohes Ausgangssignal auf einer der Lei­ tungen PS0 bis PS3, abhängig vom Wert der Signale TGR8 QA und TGR9 QA. Die Auslöseschaltung 104 bringt eine Verzögerung von 0 bis 12,288 ns, was zur Folge hat, daß die Sägezahnschaltung 114 einen Sägezahn nur zwischen 0 und 4,080 ns anstatt zwi­ schen 0 und 16,368 ns zu erzeugen braucht. Genauer gesagt, wenn sowohl TGR8 QA als auch TGR9 QA niedrig ist, dann ist PS0 hoch, und PS1 bis PS3 sind niedrig. Somit braucht ein hoher Pegel nur durch zwei Flipflops (FF11 und FF12) geschleust zu werden, bevor er das Glied ORNOR1 erreicht. Wenn umgekehrt beide Signale TGR8 QA und TGR9 QA hoch sind, dann ist PS3 hoch und PS0 bis PS2 sind niedrig. Somit wird ein hoher Pegel durch fünf Flipflops (FF8 bis FF12) getaktet, bevor er das Glied ORNOR1 erreicht. Die zusätzlichen drei Flipflops bringen eine zusätzliche Verzögerung von 12 ns.

Wenn am Ausgang von FF11 der Auslöseschaltung 104 ein hoher Pegel geliefert wird, dann werden die Flipflops FF6 und FF7 der Synchronisierschaltung 112 getaktet; somit gelangt das Ausgangssignal DATA QC zum Flipflop FF14, und die acht nied­ rigstwertigen Bits des Signals TG REST gelangen zum Digi­ tal/Analog-Wandler DAC1. Der Wandler DAC1 liefert ein analoges Ausgangssignal, das in eine Spannung umgewandelt wird und an den "+"-Eingang des Vergleichers COMP1 gelegt wird. Dieser Eingang bleibt konstant, bis FF7 das nächstemal getaktet wird.

Wenn am Ausgang des Flipflops FF12 der Auslöseschaltung 104 ein hoher Pegel geliefert wird, dann wird das Flipflop FF14 der Synchronisierschaltung 112 getaktet, und das vollständig differentiale Flipflop FF13 wird mit einem hohen Pegel belie­ fert. Das Ausgangssignal von FF14 wird durch das Verzögerungs­ element DELAY 1 auf im wesentlichen das gleiche verzögert wie TG OUT und TG OUT*. Bei der nächsten Flanke vom Puffer BUF2 liefert FF13 eine Flanke, welche die Sägezahnschaltung INT1 veranlaßt, den Sägezahn zu beginnen. Dieses Sägezahnsignal setzt sich fort, bis es gleich der Spannung vom Strom/Spannungs-Wandler AR1 ist. Zu diesem Zeitpunkt liefert der Vergleicher COMP1 eine Differentialsignalflanke, welche den monostabilen Multivibrator ONESH1 veranlaßt, einen genau zeitgesteuerten Differentialsignalimpuls zu liefern.

Zusätzlich zur Lieferung der Signale TG OUT und DATA OUT kann die Interpolatorschaltung 58 unter Verwendung einer internen Eichschaltung 110 geeicht werden. Genauer gesagt, wenn der Justier-Aktivierungseingang ADJ EN hoch ist, wird die Latch- Schaltung LATCH 3 aktiviert, und die acht niedrigstwertigen Bits des Signals TG REST werden an den Wandler DAC2 geliefert. Der Wandler DAC2 benutzt diese Information, um die Verstärkung des Wandlers DAC1 zu justieren. Die Verstärkung von DAC1 kann auch durch das Signal FS CAL justiert werden, was eine externe Verstärkungsjustierung erlaubt. Das Signal ADJ EN veranlaßt auch den Multiplexer MUX1, das Komplement-Ausgangssignal IOUT des Wandlers DAC1 als analoges Ausgangssignal DAC OUT zu liefern. Somit kann das Ausgangssignal von DAC1 gemessen werden, wenn ihm ein bekanntes Signal zugeführt wird.

Gemäß den Fig. 7 und 8 stellt sich die Säumnisschaltung 236 im Periodenoszillator 34 vor jedem Periodeninformations-Burst zurück und synchronisiert die A- und B-Periodenoszillatoren. Die Säumnisschaltung legt Periodenwerte von Null an beide Oszillatoren, indem sie die Multiplexer 234A und 234B mit NULLZWANG A und NULLZWANG B adressiert, was bewirkt, daß die Multiplexer am Ausgang Periodenwerte von Null liefern. Da die Koinzidenzdetektoren 212A und 212B so angeordnet sind, daß die von ihnen gelieferten Signale nur dann hoch sind, wenn der Ausgang des Periodenanfangs-Rückwärtszählers 210 eine Eins oder eine Null liefert, läßt sich zeigen, daß die Signale BOC A und BOC B so lange hochgetrieben werden, wie der Perioden­ wert gleich Null ist. Infolgedessen werden die beiden A- und B-Oszillatoren bei jeder Taktperiode getaktet, sobald der Periodenwert von Null durch die Pipelines getaktet worden ist. Zum gleichen Zeitpunkt, wo die Säumnisschaltung 236 die Multi­ plexer 234A und 234B adressiert, um sie dazu zu bringen, Periodenwerte von Null an die Periodenoszillatoren zu legen, zwingt die Säumnisschaltung 236 auch die Ausgänge der Addierer 204A und 204B auf Null, so daß die PERIODENREST-Rückkopplungs­ schleife gelöscht wird, und zwingt die Koinzidenzdetektoren 212A und 212B auf hohen Pegel, wodurch BOC A und BOC B auf hohen Pegel gezwungen werden. Die Ausgänge der Addierer werden auf Null gehalten, und die Ausgänge der Koinzidenzdetektoren werden für eine genügend lange Zeitdauer auf Null gehalten, damit der Periodenwert von Null durch die Pipelines laufen kann. Sobald der Periodenwert von Null durch die Pipelines gelaufen ist, werden die Addierer nicht mehr auf Null gezwungen, und die Ausgänge der Koinzidenzdetektoren werden nicht länger auf hohen Pegel gezwungen.

Die Säumnisschaltung 236 ändert dann den Zustand des Signals NULLZWANG B, was den Multiplexer 234B veranlaßt, eine Säum­ nisperiode gleich einer Taktperiode auszugeben. Bei dieser Taktperiode liefert der Multiplexer 234A noch einen Perioden­ wert von Null. Bei der nächsten Taktperiode ändert die Säum­ nisschaltung 236 den Zustand des Signals NULLZWANG A. Bei dieser Taktperiode und bei jeder nachfolgenden Taktperiode bis zum Beginn des Burst adressiert also die Säumnisschaltung 236 beide Multiplexer 234A und 234B in einer solchen Weise, daß sie beide die Säumnisperiode ausgeben.

Es läßt sich zeigen, daß der erste von Null verschiedene Periodenwert, den der Periodenanfangs-Rückwärtszähler 210A empfängt, der Säumnisperiodenwert ist, während der erste von Null verschiedene Periodenwert, den der Periodenanfangs-Rück­ wärtszähler 210B empfängt, der zweifache Wert der Säumnisperi­ ode ist. Die Periodenanfangs-Rückwärtszähler 210A und 210B empfangen diese ersten Nichtnull-Periodenwerte bei der dersel­ ben Taktperiode. Bei allen folgenden Perioden der A- und B- Oszillatoren vor dem Beginn des Bursts empfängt jeder der Periodenanfangs-Rückwärtszähler 210A und 210B einen Perioden­ wert gleich dem Doppelten der Säumnisperiode, und die A- und B-Oszillatoren werden bei abwechselnden Taktperioden getaktet. Es ist notwendig, die erste Säumnisperiode an den B-Oszillator anstatt an den A-Oszillator zu legen, denn wenn man die erste Säumnisperiode an den A-Oszillator legen würde, dann würde der restliche Teil des schnellen Datenverteilungssystems, der so ausgelegt ist, daß er das erste gleichzeitige Auftreten von BOC A und BOC B nach der Rücksetzung als markierend für eine A-Periode und die nächste B-Periode interpretiert, das Aus­ gangssignal der Oszillatorschaltung so interpretieren, als enthielte es zwei B-Perioden in einer Reihe.

Wenn ein Burst beginnt, wird ein A-Rangaktivierungssignal (RE A) an den Multiplexer 234A gelegt, und gleichzeitig wird die erste Periodenadresse an den RAM-Speicher 202A gelegt, wenn der Mustergenerator durch das Ausgangssignal des monostabilen Multivibrators 216A getaktet wird. Dann wird ein B-Rangakti­ vierungssignal (RE B) an den Multiplexer 234B gelegt, und gleichzeitig wird die nächste Periodenadresse an den RAM- Speicher 202B gelegt, wenn der Mustergenerator durch das Ausgangssignal des monostbilen Multivibrators 216B getaktet wird. Die Rangaktivierungssignale veranlassen die Multiplexer, die von den RAM-Speichern 202A bzw. 202B empfangenen Perioden­ werte abzugeben.

Gemäß der Fig. 8 liefert, sobald ein Burst beginnt, eine der Interpolatorschaltungen innerhalb einer gegebenen örtlichen Generatorschaltung als Ausgangssignal das Signal TG OUT A, das am Beginn einer jeden geraden Periode hoch wird. Eine andere Interpolationsschaltung liefert als Ausgangssignal das Signal TG OUT B. Die dem Prüfling angelegte Wellenform hängt von den Zeitpunkten ab, zu denen entweder das Signal TG OUT A oder das Signal TG OUT B hoch wird.

Andere Ausführungsformen

Neben der vorstehend beschriebenen Ausführungsform liegen auch andere Ausführungsformen im Bereich der Patentansprüche.

Beispielsweise kann die Intrpolatorschaltung 58 in anderen Systemen verwendet werden, in denen genau zeitgesteuerte Ausgangsdaten gewünscht sind. In einem solchen System kann die Interpolatorschaltung 58 dadurch zurückgesetzt werden, daß auf den beiden Leitungen für ADJ EN und TG REST 8 ein hoher Pegel geliefert wird. Ein hoher Pegel auf diesen beiden Leitungen veranlaßt das UND-Glied AND1, einen hohen Pegel an die Rück­ setzeingänge der Flipflops FF15, FF16 und FF17 zu liefern, womit die Taktsignale, welche die gesamte Schaltung takten, zurückgesetzt werden.

Auch kann z. B. die Zeitsteuerschaltung 10 ein Signal liefern, das schneller als 100 MHz ist, indem die Maximaldifferenz zwi­ schen dem "Anstieg"- und dem "Abfall"-Eichwert reduziert wird.

Als weiteres Beispiel ist zu erwähnen, daß die Zeitsteuer­ schaltung 10 jede beliebige Anzahl von Signalverteilungswegen enthalten kann. In einem solchen System teilt die Frequenz­ teilerschaltung das schnelle Muster in so viele langsamere Muster, wie benötigt. Die Zeitsteuerschaltung 10 kann also so ausgebildet werden, daß es speziellen Bedürfnissen einzelner Kunden entspricht. Wenn z. B. ein Kunde ein extrem schnelles System benötigt, dann werden mehr Signalverteilungswege vorgesehen; wünscht ein Kunde hingegen ein billigeres System, dann wird die Anzahl der Signalverteilungswege reduziert.

Claims (34)

1. Schaltungsanordnung zur Erzeugung von Ausgangsimpulsen (TG OUT), deren genaue zeitliche Lage vorgeschrieben wird durch eingangsseitig angelegte Zeitsteuerinformationen (TG REST, TG MATCH), die für jeden zu erzeugenden Ausgangsimpuls Zeitsteuerdaten (TG REST) enthalten, die einen Zeitwert definieren, gekennzeichnet durch:
eine Registerschaltung (100) zum Empfangen und Halten der eingangsseitigen Zeitsteuerdaten;
eine Auslöseschaltung (104), die einen ersten Teil (TGR9, TGR8) der Zeitsteuerdaten empfängt, um nach einer durch diesen Teil bestimmten Verzögerungszeit ein Triggersignal (TRIG) zu erzeugen;
eine Sägezahnschaltung (114), die durch das Triggersignal ausgelöst wird, um ein Sägezahnsignal (SÄG) zu beginnen;
eine Vergleichsschaltung (116), welche den anderen Teil (TGR0-TGR7) der Zeitsteuerdaten und das Sägezahnsignal empfängt und den gewünschten Ausgangsimpuls (TG OUT) erzeugt, wenn die Amplitude des Sägezahnsignals dem durch den besagten anderen Teil der Zeitsteuerdaten dargestellten Wert entspricht.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß die eingangsseitigen Zeitsteuerdaten ein Mehrbit-Wort enthalten, das höherwertige (TGR8-TGR9) und niedrigerwertige Bits (TGR0-TGR7) enthält, und
daß die Auslöseschaltung (104) die höherwertigen Bits (TGR8-TGR9) zur Bestimmung des Maßes der Verzögerung verwendet.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet,
daß die Vergleichsschaltung (116) einen Digital/Analog- Wandler (DAC1) enthält, der anderen Teil (TGR0-TGR7) der eingangsseitigen Zeitsteuerdaten empfängt und sie in ein Analogsignal umwandelt;
daß dieses Analogsignal mit dem Sägezahnsignal (SÄG) verglichen wird.

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die eingangsseitigen Zeitsteuerdaten Logikpegel einer ersten Art haben und daß die Ausgangsdaten Logikpegel einer anderen Art haben.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die erste Art von Logikpegeln CMOS-Pegel sind und daß die andere Art von Logikpegeln ECL-Pegel sind.

6. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch eine Eichschaltung (110), welche die eingangsseitigen Zeitsteuerdaten empfängt und Eich-Ausgangssignale liefert, die zum Eichen der Schaltungsanordnung verwendet werden.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß sie auch durch ein externes Eichsignal eichbar ist.

8. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
daß die von der Auslöseschaltung (104) bewirkte Verzöge­ rungszeit kürzer ist als eine Periode des Eingangstaktes beim Anlegen der Zeitsteuerinformationen (TG REST, TG MATCH) und mittels eines höherfrequenten Taktsignals (CLK × 4) bemessen wird und
daß die eingangsseitigen Zeitsteuerinformationen (TG REST, TG MATCH) über ein Durchrückregister (FIFO-Register 92) angelegt werden, dessen Ausgangstakt (CLK OUT) abgeleitet ist aus dem in der Auslöseschaltung (104) verwendeten höher­ frequenten Taktsignal (CLK × 4)

9. Zeitsteuerschaltung für eine Schaltungsprüfvorrichtung unter Verwendung einer Schaltungsanordnung nach einem der Ansprüche 1 bis 8, gekennzeichnet durch Kombination dieser Schaltungsanordnung (58) mit einer vorgeschalteten, die Zeitsteuerinformationen (TG REST, TG MATCH) liefernden Zeitinformationsquelle (30, 34, 56) und einem nachgeschalte­ ten, die erzeugten Ausgangsimpulse (TG OUT) empfangenden Formatierer (66),
wobei die Zeitinformationsquelle (30, 34, 56) einen Zeit­ geber (56) zum Empfang eines Periodensignals und eines Daten­ signals (DATA) und zur Auswahl eines Eichwertes aus einer Vielzahl von Eichwerten enthält, wobei das Periodensignal Referenzzeitpunkte identifiziert, die der Zeitgeber (56) verwenden soll, um Zeitpunkte für von der Zeitsteuerschaltung durchzuführende Aktionen zu identifizieren, wobei das Daten­ signal die Natur dieser Aktionen kennzeichnet und wobei ein erster der Vielzahl der Eichwerte ein Zeitverzögerungsmaß gegenüber den Bezugszeitpunkten darstellt, welches zur Kompensation der Zeitversatzcharakteristik einer ersten der Aktionen erforderlich ist, und wobei ein zweiter der Vielzahl der Eichwerte ein Zeitverzögerungsmaß gegenüber den Referenz­ zeitpunkten darstellt, das zur Kompensation der Zeitversatz­ charakteristik einer zweiten der Aktionen erforderlich ist, und wobei der Zeitgeber (56) die Wahl des besagten einen der Eichwerte auf einen Wert des Datensignals gründet und wobei die vom Zeitgeber erzeugten Zeitsteuerinformationen (TG REST, TG MATCH) Zeitpunkte identifizieren, die den Referenzzeitpunk­ ten entsprechen, jedoch diesen Zeitpunkten gegenüber um mindestens einen der Vielzahl der Eichwerte verzögert sind, und
wobei der Formatierer (66) die erzeugten Ausgangsimpulse (TG OUT) und das Datensignal (DATA) empfängt, um die besagten Aktionen zu Zeitpunkten entsprechend den erzeugten Ausgangs­ impulsen durchzuführen.

10. Zeitsteuerschaltung nach Anspruch 9, dadurch gekennzeichnet,
daß das Periodensignal Referenzzeitpunkte identifiziert, die der Zeitgeber (56) verwenden soll, um Zeitpunkte zu identifizieren, zu denen Übergänge in einer Wellenform stattfinden sollen,
daß das Datensignal einen Wert darstellt, den die Wellenform nach einem gegebenen Übergang haben soll;
daß der erste der Vielzahl von Eichwerten ein Zeitverzöge­ rungsmaß gegenüber den Referenzzeitpunkten darstellt, das notwendig ist, um den auf einen ansteigenden Übergang zurück­ zuführenden Zeitversatz in der Wellenform zu kompensieren;
daß der zweite der Vielzahl von Eichwerten ein Zeitverzö­ gerungsmaß gegenüber den Bezugszeitpunkten darstellt, das erforderlich ist, um den auf einen abfallenden Übergang zu­ rückzuführenden Zeitversatz in der Wellenform zu kompensieren;
daß der Formatierer (66) die besagte Wellenform erzeugt;
daß die Wellenform Übergänge zur Zeitpunkten hat, die durch die erzeugten Ausgangsimpulse (TG OUT) bestimmt sind;
daß die Wellenform nach jedem der Übergänge einen durch das Datensignal dargestellten Wert hat.

11. Zeitsteuerschaltung nach Anspruch 9, dadurch gekennzeichnet,
daß das Periodensignal Referenzzeitpunkte identifiziert, die der Zeitgeber (56) verwenden soll, um Zeitpunkte zu identifizieren, zu denen eine Wellenform an die zu prüfende Einrichtung gelegt und von der zu prüfenden Einrichtung fortgenommen werden soll;
daß das Datensignal die Aussage enthält, ob die Wellenform an die zu prüfende Einrichtung gelegt oder von der zu prüfen­ den Einrichtung fortgenommen werden soll;
daß der erste Eichwert ein Zeitverzögerungsmaß gegenüber den Referenzzeitpunkten darstellt, das erforderlich ist, um den auf das Anlegen der Wellenform an die zu prüfende Einrich­ tung zurückzuführenden Zeitversatz in der Wellenform zu kom­ pensieren;
daß der zweite Eichwert ein Zeitverzögerungsmaß gegenüber den Referenzzeitpunkten darstellt, das erforderlich ist, um den auf das Fortnehmen der Wellenform von der zu prüfenden Einrichtung zurückzuführenden Zeitversatz in der Wellenform zu kompensieren, und
daß der Formatierer (66) das Anlegen bzw. das Fortnehmen der Wellenform an der zu prüfenden Einrichtung zu den vom den erzeugten Ausgangsimpulse bestimmten Zeitpunkten und entspre­ chend der vom Datensignal übertragenen Information vornimmt.

12. Zeitsteuerschaltung nach Anspruch 9, dadurch gekennzeichnet, daß das Periodensignal ein Flankenwählsignal enthält, welches eine Flanke eines von einem Referenztaktgeber erzeugten Taktsignals identifiziert.

13. Zeitsteuerschaltung nach Anspruch 12, dadurch gekennzeichnet,
daß das Periodensignal ferner ein Restwertsignal enthält, das eine Restzeit ab der vom Flankenwählsignal identifizierten Flanke des Taktsignals darstellt, und
daß die vom Periodensignal identifizierten Referenz­ zeitpunkte Zeitpunkte sind, die gegenüber der vom Flankenwähl­ signal identifizierten Flanke des Taktsignals um die besagte Restzeit verzögert sind.

14. Zeitsteuerschaltung nach Anspruch 13, dadurch gekennzeichnet, daß der Zeitgeber den Eichwert in digitaler Weise mit einem durch das Restwertsignal dargestellten Restwert addiert.

15. Zeitsteuerschaltung nach Anspruch 9, dadurch gekennzeichnet,
daß der Zeitgeber (56) ein Zeitsignal empfängt, welches repräsentativ für ein weiteres Verzögerungsmaß gegenüber den vom Periodensignal identifizierten Referenzzeitpunkten ist, und
daß die vom Zeitgeber-Ausgangssignal identifizierten Zeitpunkte gegenüber den Referenzzeitpunkten zusätzlich um das weitere Zeitverzögerungsmaß verzögert werden.

16. Zeitsteuerschaltung nach Anspruch 15, dadurch gekennzeichnet, daß der Zeitgeber (56) den Eichwert in digitaler Weise mit einem durch das Zeitsignal repräsentierten Zeitwert addiert.

17. Zeitsteuerschaltung nach einem der Ansprüche 9 bis 16, dadurch gekennzeichnet, daß die Zeitinformationsquelle ein Taktsignal von einem Referenztaktgeber (208) empfängt und ferner eine Mehrzahl von Periodenoszillatoren (A-Perioden­ oszillator, B-Periodenoszillator in Fig. 7) enthält, deren jeder folgendes aufweist:
eine Summierungsschaltung (222A bzw. 222B), die eine Vielzahl von Periodenwerten, welche eine entsprechende Viel­ zahl benachbarter Zeitperioden darstellen, empfängt und die Periodenwerte summiert, um ein Summierungs-Ausgangssignal zu erzeugen, und
eine Flankenwählschaltung (210A bzw. 210B), die zumindest einen die höchstwertigen Bits umfassenden Teil des Summie­ rungs-Ausgangssignals empfängt und ein Signal erzeugt, das eine Flanke des Taktsignals (Ausgang von 208) identifiziert, welche um eine ganze Anzahl von Flanken gegenüber derjenigen Flanke entfernt liegt, die zuvor von der Flankenwählschal­ tung identifiziert worden ist, wobei die besagte ganze Zahl aus mindestens dem höchstwertigen Teil des Summierungs- Ausgangssignals bestimmt wird,
daß die Mehrzahl der Periodenoszillatoren derart angeord­ net ist, daß jeder Periodenwert einer Periodenwertfolge, die eine entsprechende Folge benachbarter Zeitperioden darstellt, von der Summierungsschaltung eines jeden der Periodenoszilla­ toren empfangen wird, wobei jedoch die Summierungsschaltungen jeweils verschiedener Periodenoszillatoren jeden Periodenwert in der besagten Periodenwertfolge mit sich voneinander unter­ scheidenden Kombinationen anderer Periodenwerte der Perioden­ wertfolge summieren.

18. Zeitsteuerschaltung nach Anspruch 17, dadurch gekennzeichnet, daß die Flankenwählschaltung einen Zähler (210A bzw. 210B) aufweist, der mindestens den die höchstwerti­ gen Bits umfassenden Teil des Summierungs-Ausgangssignals empfängt, um eine diesem Teil des Summierungs-Ausgangssignals entsprechende Anzahl von Taktperioden des Referenztaktgebers (208) abzuzählen und daraufhin das Signal zu erzeugen, das die besagte Flanke des Taktsignals identifiziert.

19. Zeitsteuerschaltung nach Anspruch 17 oder 18, dadurch gekennzeichnet, daß jeder der Periodenoszillatoren ferner eine Restwertschaltung aufweist, um ein Restwertsignal zu erzeugen, das repräsentativ für eine ab der von der Flankenwählschaltung identifizierten Flanke des Taktsignals gemessenen Restzeit ist, die bestimmt wird aus einer Summierung eines die nied­ rigstwertigen Bits umfassenden Teils des Summierungs-Ausgangs­ signals mit einem von der Restwertschaltung zuvor erzeugten Restwertsignal.

20. Zeitsteuerschaltung nach Anspruch 19, dadurch gekennzeichnet, daß jeder der Periodenoszillatoren ferner ein Register aufweist, welches das Summierungs-Ausgangssignal empfängt und ein Ausgangssignal erzeugt, das von der Restwert­ schaltung empfangen wird.

21. Zeitsteuerschaltung nach einem der Ansprüche 17 bis 20, dadurch gekennzeichnet, daß zwei Periodenoszillatoren vorhanden sind.

22. Zeitsteuerschaltung nach einem der Ansprüche 17 bis 21, dadurch gekennzeichnet, daß jeder der Periodenoszillatoren mindestens einen Pipeline-Pipeline-Synchronisierer enthält, um Periodenwerte zu empfangen und sie nach dem FIFO-Prinzip (Durchrückprinzip) an die Summierungsschaltung zu Zeitpunkten zu liefern, die durch die von der Flankenwählschaltung gewähl­ ten Flanken des Taktsignals bestimmt sind, wobei der Pipeline- Pipeline-Synchronisierer die Periodenwerte zu Zeiten empfängt, die durch diejenigen Flanken des Taktsignals bestimmt sind, welche von einer Flankenwählschaltung eines anderen der Mehr­ zahl der Periodenoszillatoren gewählt werden.

23. Zeitsteuerschaltung nach Anspruch 22, dadurch gekennzeichnet, daß der Pipeline-Pipeline-Synchronisierer eines jeden der Mehrzahl der Periodenoszillatoren ein Betriebsart-Wählsignal empfängt, das ihn zur Abgabe von Periodenwerten Null an die Summierungsschaltung zwingt, wenn das Betriebsart-Wählsignal eine unabhängige Betriebssart wählt, in welcher einer der Mehrzahl der Periodenoszillatoren unabhängig von jedem anderen der Mehrzahl der Periodenoszilla­ toren arbeitet.

24. Zeitsteuerschaltung nach einem der Ansprüche 17 bis 23, dadurch gekennzeichnet, daß sie ferner eine Säumnisschal­ tung zur Rücksetzung der Mehrzahl der Periodenoszillatoren aufweist, die so angeordnet ist, daß sie die Summierungsschal­ tungen der Mehrzahl der Periodenoszillatoren für den Empfang einer Vielzahl von Säumniswerten anstatt der Vielzahl von Periodenwerten aktiviert, und die bewirkt, daß die Säumnis­ werte von der Summierungsschaltung in einer derartigen Reihen­ folge und Weise empfangen werden, daß jede der Flankenwähl­ schaltungen der Mehrzahl der Periodenoszillatoren ein Signal erzeugt, welches eine Flanke des Taktsignals identifiziert, die nicht von einem Signal identifiziert wird, welches von irgendeiner anderen Flankenwählschaltung in irgendeinem anderen der Mehrzahl der Periodenoszillatoren identifiziert wird.

25. Zeitsteuerschaltung nach Anspruch 24, dadurch gekennzeichnet, daß alle der Vielzahl von Säumniswerten ein jeweils selber Säumniswert sind.

26. Zeitsteuerschaltung nach Anspruch 25, dadurch gekennzeichnet,
daß die Säumnisschaltung die Mehrzahl der Periodenoszilla­ toren zurücksetzt, indem sie einen Periodenwert von Null an jeden der Mehrzahl der Periodenoszillatoren legt und dann den Säumniswert an die Summierungsschaltung eines jeden der Mehr­ zahl der Periodenoszillatoren legt, und
daß die Summierungsschaltungen während einer Betriebs­ periode eines jeden Periodenoszillators den Säumniswert an verschiedenen Zahlen von Eingängen einer jeden Summierungs­ schaltung empfangen und während folgender Betriebsperioden den Säumniswert an jedem Eingang empfangen.

27. Zeitsteuerschaltung nach einem der Ansprüche 17 bis 26, dadurch gekennzeichnet,
daß jeder der Periodenoszillatoren (A-Periodenoszillator und B-Periodenoszillator in Fig. 7) einen Speicher (202A bzw. 202B) zum Empfang von Periodenadressen und zur Lieferung einer entsprechenden Vielzahl von Periodenwerten aufweist;
daß die Summierungsschaltung (222A bzw. 222B), das Summie­ rungs-Ausgangssignal durch Summierung empfangener Perioden­ werte erzeugt, von denen einer aus dem besagten Speicher und mindestens ein anderer aus dem Speicher eines anderen der Mehrzahl der Periodenoszillatoren empfangen wird.

28. Zeitsteuerschaltung nach Anspruch 27, dadurch gekennzeichnet,
daß die Zeitinformationsquelle einen schnellen Mustergene­ rator (30) zur Lieferung von Periodenadressen mit einer hohen Frequenz und eine Teilerschaltung (32) zum Empfang der schnellen Periodenadressen und zur Lieferung einer Vielzahl langsamerer Periodenadressen mit einer niedrigeren Frequenz enthält;
daß der Speicher (202A bzw. 202B) jedes Periodenoszilla­ tors langsamere Adressen von der Teilerschaltung empfängt, um eine entsprechende Vielzahl von Periodenwerten zu erzeugen.

29. Zeitsteuerschaltung nach Anspruch 28, dadurch gekennzeichnet, daß die Teilerschaltung die langsameren Periodenadressen zyklisch liefert.

30. Zeitsteuerschaltung nach Anspruch 29, dadurch gekennzeichnet, daß die Teilerschaltung die langsameren Periodenadressen in einer Folge liefert, und daß die besagte Folge durch die schnellen Periodenadressen bestimmt wird.

31. Zeitsteuerschaltung nach Anspruch 30, dadurch gekennzeichnet, daß die Teilerschaltung zwei langsamere Folgen von Periodenadressen liefert.

32. Zeitsteuerschaltung nach einem der Ansprüche 19 bis 31, dadurch gekennzeichnet,
daß die Schaltungsanordnung, welche die Registerschaltung (100), die Auslöseschaltung (104), die Sägezahnschaltung (114) und die Vergleichsschaltung (116) enthält, mehrfach vorgesehen ist (58, 64);
daß jede dieser Schaltungsanordnungen (58, 64) das von der Flankenwählschaltung eines jeweils zugeordneten Exemplars der Mehrzahl der Periodenoszillatoren erzeugte Signal empfängt, um eine Zeitsteuerflanke zu einem Zeitpunkt zu erzeugen, der mindestens zum Teil durch das von der besagten Flankenwähl­ schaltung erzeugte Signal bestimmt ist.

33. Zeitsteuerschaltung nach Anspruch 32, dadurch gekennzeichnet, daß jede der Schaltungsanordnungen (58, 64) die besagte Zeitsteuerflanke um die Restzeit verzögert, die durch das von der Restwertschaltung des betreffenden Periodenoszillators erzeugte Restwertsignal dargestellt wird.

34. Zeitsteuerschaltung nach Anspruch 33, dadurch gekennzeichnet, daß jede der Schaltungsanordnungen (58, 64) dazu ausgelegt ist, die jeweils von ihr erzeugten Zeitsteuerflanken an eine zu prüfende Einrichtung zu legen.