DE2224389A1 - Speichersystem - Google Patents

Speichersystem

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DE2224389A1
DE2224389A1 DE19722224389 DE2224389A DE2224389A1 DE 2224389 A1 DE2224389 A1 DE 2224389A1 DE 19722224389 DE19722224389 DE 19722224389 DE 2224389 A DE2224389 A DE 2224389A DE 2224389 A1 DE2224389 A1 DE 2224389A1
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DE19722224389
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Ralph Donald Dayton; Aneshansley Nicholas Edward Centerville; Ohio Haney (V.StA.)
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NCR Voyix Corp
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NCR Corp
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    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G—PHYSICS
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    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter

Description

THE NATIONAL CASH REGISTEr COMPANY Dayt on, Ohio (V.St .1.)
Patentanmeldung:
Unser Az.: 1390/Germany
SPEICHERSYSTEM
Die Erfindung betrifft ein Speichersystem aus einer Vielzahl von integrierten Kreisen.
Die Erfindung ist dadurch gekennzeichnet, daß eine Vielzahl von integrierten Kreisen vorgesehen ist, von denen jeder ein Adressenregister mit einer ersten und einer zweiten Anordnung von parallelen Ausgängen aufweist, daß an den Serieneingang des Adressenregisters die Adresseninformation seriell angegeben wird, daß mit der ersten Anordnung von parallelen Ausgängen des Adressenregisters ein Decodierkreis verbunden ist und mit der zweiten Anordnung von parallelen Ausgängen eine Auswahlschaltung verbunden ist, daß mit dem Decodierkreis ein Matrixspeicher verbunden ist, daß ein Ausgangsregister mit einer Vielzahl von parallelen Eingängen mit dem Matrixspeicher verbunden ist, an dessen Ausgang die gelesene Information seriell ausgegeben wird, daß Mittel zum seriellen Anlegen von Adresseriinformationen vorgesehen sind, mit denen bestimmte Wörter in einem bestimmten integrierten Kreis angesteuert werden können, daß beim Betrieb des Speichersystems, nachdem die Adresseninformationen eine bestimmte Zeit in dem betreffenden Ädressenregister vorhanden sind, ein erster Teil dieser Adresseninformation über die erste Anordnung von parallelen Ausgängen der
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Decodiervorrichtung zugeführt werden, so daß von dem Matrixspeicher die ausgelesene Information parallel in das Ausgangsregister zugeführt wird, daß der zweite Teil der Adresseninformation über die zweite Anordnung von parallelen Ausgängen des Adressenregisters der Auswahlschaltung zugeführt wird, die ein Ansteuersignal in dem ausgewählten integrierten Kreis erzeugt, das dem Ausgangsschieberegister zugeführt wird, wodurch am Serienausgang dieses Schieberegisters die entsprechend dem ausgewählten Wort aus dem Matrixspeicher ausgetesene Information erscheint.
Ein Vorteil des erfindungsgemäßen Speichersystems liegt darin, daß die Adressensignale seriell an die integrierten Kreise angelegt werden und daß die Ausgangssignale seriell aus den integrierten Kreisen gelesen werden, so daß die Anzahl der Eingangs- und Ausgangsanschlußstellen auf den integrierten Kreisen kleiner ist als wenn die Adressensignale und die Ausgangssignale parallel verarbeitet würden. Dieses ist sehr vorteilhaft, da Anschlußstellen auf den integrierten Kreisen relativgroße Bereiche beanspruchen im Verhältnis zu den z.B. durch Transistoren beanspruchten Bereichen.
Ein Ausführungsbeispiel der Erfindung wird im folgenden mit Hilfe einer Zeichnung beschrieben. In dieser Zeichnung ist ein Speichersystem gemäß der Erfindung dargestellt ο
Das Speichersystem 10 ist ein Lesespeicher, der auch als Read-Only-Memory (ROM) bezeichnet wird, dargestellt. Dieser enthält 8 gleichartig aufgebaute integrierte Kreise 12, 14, 16, 18, 20, 22, 24 und 26.
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Der einfachheithalber wird lediglich der integrierte Kreis 12 im Detail beschrieben, da die anderen integrierten Kreise in der gleichen Weise aufgebaut sind. Der zu dem integrierten Kreis 12 gehörende Aufbau ist auf einem Chip angeordnet. Dieses Chip enthält ein Adressenschieberegister 28 j Chipauswahlschaltungen 30, ein Und-Glied 32, einen matrixförmig aufgebauten Lesespeicher 34, und ein Ausgangsschieberegister 36. v
Der integrierte Kreis auf dem Chip 12
besteht aus herkömmlichen Metalloxyd-Halbleiterkreisen (MOS). In diesem ist ein Siliziumsubstrat aus einem ersten Leitungstrieb vorgesehen, in dem eine Vielzahl von eindiffundierten Bereichen aus einer zweiten Gleitfähigkeit angeordnet sind. Außerdem sind dicke und dünne Leiter aus Siliziumoxydmaterial und aus Metall vorgesehen. Das Chip ist so aufgebaut, daß jeweils 8 Pins einen integrierten Kreis 12 bilden und daß 7 Eingangssignale an diesen angelegt werden können und ein Ausgangssignal abgenommen werden kann. Die Eingangssignale sind Adresseneingangssignaie, die an eine Klemme 60 angelegt werden und externe Auswahlsignale, die an eine Klemme 62 angelegt werden, ein Lesebefehlssignal, das an eine Klemme 64 angelegt wird, Taktsignale mit einer ersten und zweiten Phasenlage, die mit 0- und 0„ bezeichnet sind. Außerdem wird eine positive Spannung +V und eine negative Spannung -V angelegt. Diese Signale werden auch alle an jeden der integrierten Kreise, 14, 16, 18, 20, 22, 24 und 26 angelegt, obgleich aus Sicherheitsgründen die Signale 01 und 0„ und die Spannungen +V, -V in der Zeichnung nicht an allen integrierten Kreisen dargestellt ist.
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Außerdem enthält der integrierte Kreis 12 Mittel zur Erzeugung von Taktsignalen 02 und 0. die aus den Taktsignalen 01 und 03 abgeleitet werden. Jedes der Taktsignale 0J, 02, 03 und 04 wird an das Adressenschieberegister 28, die Chipauswahlschaltung.30 und an das Ausgangsschieberegister 36 angelegt. Das Adressenschieberegister und das Ausgangsschieberegister sind herkömmliche Vierphasen-MOS-Schieberegister. Das Adressenschieberegister 28 hat einen einzigen Serieneingang 38 und 12 Parallelausgänge 40A-40L. Die Adresseneingangssignale bestehen jeweils aus 12 seriell an den Eingang 38 angelegte Bits. Bei jedem Taktzyklus, bei dem ein neues Bit an den Eingang angelegt wird, wird das vorangehend angelegte Bit im Schieberegister um eine Position verschoben. Nach 12 Taktzyklen steht somit die seriell über den Eingang 38 eingegebene Information an den Ausgängen 40A-40L an. Die Adressensignale sind in 2 Teile geteilt. Der erste Teil besteht aus 9 Bits und der zweite Teil aus den 3 letzten Bits,, Die dem ersten Teil zugeordneten Adressenbits erscheinen an den Registerausgängen 40A-40E und werden über 9 mit diesen verbundenen Leitungen parallel an den Lesespeicher 34 angelegt. Der matrixförmig ausgebaute Lesespeicher besitzt eine Größe von 512x12 Bits, so daß 512 Worte zu je 12 Bits gespeichert werden können. Um diese 512 Worte zu selektieren, müssen an den Registeraus-
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gangen 40A-40E 512 also 2 verschiedene Codeinformationen auftreten, so daß ein jedes der 512 Worte einzeln angesprochen werden kann. Der Code zur Auswahl der in den Speicher 34 gespeicherten Wörter ist allgemein bekannt und soll deshalb hier nicht im einzelnen beschrieben werden. Das ausgewählte Wort erscheint in paralleler Form auf den Ausgangs leitungen 42A-42L des Lesespeichers,
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Die auf den Ausgängen 42A-42L des Lesespeichers 34 erscheinenden Signale werden über zwölf mit diesen verbundenen Leitungen in dem Ausgangsschieberegister 36 zugeführt. Das Ausgangsschieberegister 36 ist ein 12-stufiges Vierphasen-MOS-Schieberegister und in der gleichen Weise wie das Adressenschieberegister aufgebaut. Es enthält jedoch zusätzlich konventionelle Inhibitschaltkreise, mit denen verhindert wird,, daß die Eingassignale an den Ausgang 44 geschoben werden, bevor ein Schiebesignal an den Steuereingang 46 des Ausgangsschieberegxsters 36 angelegt wird. Dieses Signal wird während der Zeit angelegt, während der am Adressenschieberegister 28 alle zwölf Adresseninformationsbits vorhanden sind. Wenn die Signale am Steuereingang des Ausgangsschieberegxsters 36 zu einer anderen Zeit angelegt werden, würde ein nicht ausgewähltes Wort am Ausgang 44 des Ausgangsschieberegxsters 36 erscheinen, da die notwendige Adresseninformation an den Ausgängen 40A-40E nicht vorhanden wäre.
Um die Größe des Speichersystems 10 größer als 512 Wörter auszugestalten, ist eine Chipauswahlschaltung 30 und ein Und-Glied 32 vorgesehen. Die letzten 3 Bits der Adresseninformation erscheinen an den Ausgängen 40J-40L wenn an das Adressenschieberegister 28 die Adresseninformation angelegt wird. Mit Hilfe dieser Bits kann jeweils einer der integrierten Schaltungen 12, 14, 16, 18, 20, 22, 24 oder 26 ausgewählt werden. Die Chipauswahlschaltung 30 ist so aufgebaut, daß sie auf eine der 8 möglichen Codeinformationen anspricht, die jeweils den einzelnen integrierten Kreisen zugeordnet sind. Auf diese Art und Weise kann Größe des Speichersystems 10 auf 4096 Worte zu je 12 Bits angehoben werden.
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Ein externes Auswahlsignal wird an die Klemme 62 angelegt, um das Speichersystem 10 einer weiteren Vergrößerung zugänglich zu machen. Dadurch können weitere Speichersysteme zu dem in der Zeichnung dargestellten Speichersystem 10 hinzugeschaltet werden, von denen ebenfalls jedes wieder aus 8 integrierten Kreisen bestehen kann. Jedes der dem in der Figur dargestellten Speichersystem 10 hinzugeschaltete Speichersystem würde auf ein spezielles jeweils diesem zugeordneten externen Auswahlsignal ansprechen. Dieses Signal wird auch jeweils der Chipauswahlschaltung 30 zugeleitet, die in dem ausgewählten Speichersystem 10 vorhanden ist, wie aus der Verbindungsleitung zwischen der Klemme 62 und dem Eingang 48 der Chipauswahlschaltung 30 in dem integrierten Kreis 12 ersichtlich ist. Wenn an der Klemme 62 kein externes Auswahlsignal anliegt, bleiben die Chipauswahlschaltungen in dem Speichersystem 10 gesperrt,, Dadurch kann die Größe eines Speichersystems auf Nx4096 Worte zu je 12 Bit erweitert werden, wobei N die Anzahl der Speichersysteme 10 ist.
Wenn angenommen wird, daß ein externes Auswahlsignal über die Klemme 62 an die Chipauswahlschaltung des integrierten Kreises 12 angelegt wird und daß die Chipauswahlschaltung 30 aufgrund des an den Ausgängen 40E-40L auftretenden Adresseninformationen angesteuert wird, entsteht auf einer Leitung 50 ein Signal. Dieses Signal wird an einen ersten Eingang des Und-Gliedes 32 angelegt, an dessen zweiten Eingang über eine Leitung 52 ein von einer Eingangsklemme 64 kommendes Lesebefehlsignal angelegt wird. Das an die Eingangsklemme 64 angelegte Lesebefehlsignal wird über nicht gezeigte Schaltungsvorrichtungen an das Speichersystem 10 jedesmal dann angelegt, wenn an den Ausgängen 4OA-4OL des Adressenschieberegisters 28 alle Adressen-
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informationen vorhanden sind. Treten an den beiden Eingängen
des Und-Gliedes 32 gleichzeitig Signale auf, so entsteht am Ausgang des Und-Gliedes 32 ein Signal, das für den Steuereingang 46 dem Ausgangsschieberegister 36 zugeführt wird, so daß die parallel in das Ausgangsschieberegister 36 angegebene Information seriell über den Ausgang 44 dieses Registers ausgegeben wird.
Wenn in dem Speichersystem 10 der integrierte Kreis 12 nicht ausgewählt wird, würde am Steuereingang des Ausgangsschieberegisters 36 keine Information auftreten und am Ausgang 44 des Ausgangsschieberegisters 36 würde keine Information erscheinen» An der mit allen Ausgängen der Ausgangsschieberegister verbundenen gemeinsamen Leitung 66 wurde dann die Information von dem ausgewählten integrierten Kreis auftreten.
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Claims (2)

  1. Patentansprüche:
    Speichersystem, dadurch gekennzeichnet, daß eine Vielzahl von integrierten Kreisen (12-26) vorgesehen sind, von denen jeder (z.B. 12) ein Adressenregister (28) mit einer ersten und einer zweiten Anordnung von parallelen Ausgängen aufweist, daß an den Serieneingang (38) des Adressenregisters (28) die Adresseninformation seriell angegeben wird, daß mit der ersten Anordnung von parallelen Ausgängen des Adressenregisters (28) ein Decodierkreis verbunden ist und mit der zweiten Anordnung von parallelen Ausgängen eine Auswahlschaltung (30, 32) verbunden ist, daß mit dem Decodierkreis ein Matrixspeicher (34) verbunden ist, daß ein Ausgangsregister (36) mit einer Vielzahl von parallelen Eingängen mit dem Matrixspeicher (34) verbunden ist, an dessen Ausgang (44) die gelesene Information seriell ausgegeben wird, daß Mittel zum seriellen Anlegen von Adresseninformationen vorgesehen sind, mit denen bestimmte Wörter in einem bestimmten integrierten Kreis (z.B. 12) angesteuert werden können, daß beim Betrieb des Speichersystems (10), nachdem die Adresseninformationen eine bestimmte Zeit in dem betreffenden Adressenregister (28) vorhanden sind, ein erster Teil dieser Adresseninformation über die erste Anordnung von parallelen Ausgängen der Decodiervorrichtung zugeführt werden, so daß von dem Matrixspeicher (34) die ausgelesene Information parallel in das Ausgangsregister (36) zugeführt wird, daß der zweite Teil der Adresseninformation über die zweite Anordnung von parallelen Ausgängen des Adressenregisters (28) der Auswahlschaltung (30, 32) zugeführt wird, die ein Ansteuersignal in dem ausgewählten integrierten Kreis (z.B. 12) erzeugt, das dem Ausgangsschieberegister (36) zugeführt wird,
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    wodurch am Serienausgang dieses Schieberegisters (36) die entsprechend dem ausgewählten Wort aus dem Matrixspeicher (34) ausgelesene Information erscheint.
  2. 2. Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß jeder der integrierten Kreise (12-26) einen Lesebefehlseingang und eine Auswahlschaltung besitzt, wobei mit der Auswahlschaltung (30) eine Verknüpfungsschaltung (32) verbunden ist, und wobei in jedem der integrierten Kreise (12-26) der Lesebefehlseingang und der Ausgang der1 Auswahlschaltung (30) mit der Verknüpfungsschaltung (32) verbunden ist, daß die Auswahlschaltung (30) dann ein Signal erzeugt, wenn der zweite Teil der Adresseninformation den ausgewählten integrierten Kreis (z.B. 12) identifiziert, und daß Mittel vorgesehen sind, durch die ein Lesebefehlssignal an alle integrierten Kreise (12-26) angelegt wird, nachdem die Adresseninformation in das Adressenregister (28) angegeben wurde, wobei das Verknüpfungsglied (32) beim Auftreten des Lesebefehlssignals und eines Signals von der Auswahlschaltung (30) ein Ausgangssignal erzeugt, das an den Steuereingang (36) des Ausgangsschieberegisters (36) angelegt wird.
    3. Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß das Adressenregister (38), der Matrixspeicher (34), die Auswahlvorrichtung (30, 32) und das Ausgangssehieberegister (36) aus einer Metall-Oxyd-Halbleitervorrichtung besteht und mit einem Vierphasentaktsystem betrieben wird.
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    4. Speichersystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Matrixspeicher (34) eine Lesespeicher ist.
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DE19722224389 1971-06-01 1972-05-18 Speichersystem Pending DE2224389A1 (de)

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