DE2828726A1 - Monolithischer baustein - Google Patents

Monolithischer baustein

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DE2828726A1 DE19782828726 DE2828726A DE2828726A1 DE 2828726 A1 DE2828726 A1 DE 2828726A1 DE 19782828726 DE19782828726 DE 19782828726 DE 2828726 A DE2828726 A DE 2828726A DE 2828726 A1 DE2828726 A1 DE 2828726A1
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Description

Beschreibung:
Die Erfindung bezieht sich auf monolithische Bausteine, die Speicher mit einer Vielzahl von adressierbaren Speicherstellen enthalten.
Bei der Herstellung von monolithischen integrierten Schaltungen werden laufend Anstrengungen unternommen, um die physikalische Größe und das Volumen der Schaltungen zu reduzieren, so daß bei den Bausteinen eine höhere Packungsdichte möglich wird und daß diese mit geringeren Kosten hergestellt werden können. Dabei sind die Kosten pro Bitspeicherplatz in statischen Speichern mit hoher Zugriffsgeschwindigkeit vergleichbar mit den Kosten pro Bitspeicherplatz von Speichern mit niedriger Zugriffsgeschwindigkeit, beispielsweise Magnetplatten, Trommeln, Bänder und ähnliche. Obwohl bei der Herstellung von integrierten Schaltungen (ICs) und komplexen integrierten Schaltungen (LSI's) eine Erhöhung der Schaltkreisdichte erzielt wurde, ist die Größe und das Volumen immer noch zu groß, um die gleiche relative Packungsdichte bei statischen Hochgeschwindigkeitsspeichern zu erreichen, wie dies bei dynamischen Speichern mit verhältnismäßig niedriger Arbeitsgeschwindigkeit möglich ist. Gegenwärtig erfolgt die Herstellung der Anschlüsse zu den Schaltungen im allgemeinen durch Verbinden der Leitungen mit den Anschlußpunkten, die auf einem Chip angeordnet sind und d.ie integrierte Schaltung tragen sowie durch Verbinden der Leitungen mit den Gehäuseanschlüssen. Die Anschlüsse ragen aus dem Gehäuse heraus. Die Anschlüsse werden mit elektrischen Leitern verbunden,
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die mit einer Schalttafel in Verbindung stehen. Sie sind über die Schaltungsplatte geführt, so daß der integrierte Schaltkreis mit seiner diesen enthaltenden Schaltungsanordnung verbunden ist. Jeder Leiter beansprucht eine Fläche auf der Schaltungsplatte. Die von den Leitern beanspruchte Fläche stellt einen Verlust an Fläche dar, die für die Schaltung zur Verfügung steht, wodurch eine wesentliche Reduzierung der Dichte der elektronischen Komponenten auf der Schaltungsplatte entsteht. Eine Reduzierung der Anzahl der Leiter auf der Schaltungsplatte wiederum bewirkt eine Erhöhung der für die Schaltkreise zur Verfugung stehenden Fläche, was eine Erhöhung der Packungsdichte bedeutet. Eine Erhöhung der Packungsdichte ist besonders in Speichervorrichtungen wichtig, bei denen dies eine Erhöhung der Anzahl der Speicherplätze eines Bausteines von vorgegebener physikalischer Größe bedeutet.
Demnach weisen die bekannten monolithischen
integrierten Schaltungsstrukturen den Nachteil auf, daß die Dichte der Datenspeicherung, die mit den bekannten Strukturen erreicht werden kann, sehr begrenzt ist.
Es ist eine Aufgabe der Erfindung, eine
monolithische integrierte Schaltungsstruktur der eingangs spezifizierten Art aufzuzeigen, bei der die vorgenannten Nachteile vermieden werden und die somit eine Erhöhung der Datenspeicherdichte ermöglicht.
Diese Aufgabe wird gemäß der Erfindung
dadurch gelöst, daß an einen Zugriffsanschluß serielle Daten angelegt werden, die aus Modusauswahlsignalen zur Auswahl ej.nes Operationsmodus für den Speicher aus Adressensignale zur Bezeichnung von adressierbaren Bereichen in dem Speicher und aus Eingangsdatensignalen zur Eingabe in den Speicher oder Ausgangssignale, die aus dem Speicher ausgelesen werden, bestehen.
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Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels beschrieben, wobei Bezug auf die beiliegenden Zeichnungen genommen wird. In diesen zeigen:
Fig. 1 eine perspektivische Darstellung eines monolithischen integrierten Bausteins mit einem Speicher;
Fig. 2 eine Blockschaltung des in Fig. 1 gezeigten Bausteins;
Fig. 3A und 3B Wellenformen zur Erläuterung der Arbeitsweise der Schaltung gemäß Fig. 2;
Fig. 4 eine in der Schaltung gemäß Fig. 2 verwendete Decodierschaltung;
Fig. 5A bis 5F weitere Wellenformen zur Erläuterung der Wirkungsweise der Schaltung gemäß Fig. 2 und
Fig. 6 ein Blockschaltbild einer Alternativschaltung.
In FIg. 1 ist ein monolithischer Baustein 10 dargestellt, der gemäß der Erfindung aufgebaut ist und der lediglich insgesamt vier Anschlußstifte CK, F, V und GND aufweist. Er enthält eine Speicherschaltung 12, der verschiedene Schaltungen zugeordnet sind. Diese Auswahl- und Ansteuerschaltungen enthalten eine integrierte Spannungsversorgungsschaltung 14, an die eine Eingangsspannung über den Anschlußstift V und den Anschlußstift Masse GND angelegt werden. Sie erzeugt die entsprechenden Spannungen, die von den Schaltungen auf dem Baustein benötigt werden. Der Baustein 10 enthält außerdem einen Taktgenerator 16, eine1Decodierschaltung 18, eine Torschaltung 20, eine Modusauswahlschaltung 22, ein Adressenschieberegister 24, ein Schieberegister 26 und eine Verknüpfungsschaltung
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Das hier beschriebene bevorzugte Ausführungsbeispiel gemäß der Erfindung in Form eines monolithischen Bausteins 10 kann mit seinen elektrischen Anschlüssen bzw. Kontaktstiften in ein Schaltungsbord eingesteckt werden.
In Fig. 2 ist die bevorzugte Ausführungsform gemäß der Erfindung in Form eines Blockschaltbildes dargestellt. Die Stifte V und GND sind mit der integrierten Spannungsversorgungsschaltung 14 elektrisch verbunden. Die Schaltung 14 erzeugt die in dem Baustein benötigten Spannungen, beispielsweise V0 bis V . Da solche integrierten Spannungsversorgungss chaltungen allgemein bekannt sind, werden sie im Rahmen der vorliegenden Erfindung nicht im Detail beschrieben. Der Anschluß CK wird dem Taktgenerator 16 zugeführt, in dem ein an die Schaltung angelegtes Synchronisationssignal, beispielsweise ein Taktsignal, in interne Taktsignale, beispielsweise Taktsignale 0 bis 0 , umgewandelt wird. Eine Decodierschaltung 18, die später noch im einzelnen beschrieben wird, ist mit dem Taktgenerator 16 verbunden, so daß in dieser ein an den Taktgenerator 16 angelegter Taktimpuls decodiert werden kann. Die Decodierschaltung 18 erzeugt ein Speicherauswahlsignal MS, dessen Zustand in Abhängigkeit von einer Codekomponente in dem empfangenen Taktsignal verändert wird. Der Anschluß F wird als Zugriffsschaltung für die in den Speicher einzugebenden und aus diesem auszulesenden Daten und für die ModusauswahIsignale (Lesen/Schreiben) verwendet.
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Der Speicher 12 in dem monolithischen Baustein 10 kann beispielsweise als ladungsgekoppelte Speichervorrichtung (CCD) aufgebaut sein. Solche Speicher sind z. B. in dem Artikel von W. F. Kosonocky und D. J. Sauer in "Electronic Design 6", 15. März 1976 r Seiten 70 bis 78 beschrieben. Die Speicherschaltung erhält an ihrem Eingang MS ein Speicherauswahlsignal und reagiert auf dieses Signal durch aktives Verhalten oder Sperrverhalten, und zwar in Abhängigkeit von dem Signalzustand des MS-Signals. Wie alle Speicher weist auch die Speicherschaltung 12 eine Vielzahl von Adresseneingängeri auf, die mit 0 bis N bezeichnet sind. Die Speicherschaltung 12 enthält außerdem folgende Anschlüsse: einen Dateneingangsanschluß DI, einen Lese-/Schreib-Modusauswahlanschluß (R/W) zur Einstellung der Speicherschaltung 12 auf Lesebetrieb oder Schreibbetrieb, einen Datenausgang DO und einen oder mehrere Taktanschlüsse CRn, CR . Durch das Speicherauswahlsignal MS kann die Speicherschaltung 12 auf Lesebetrieb oder auf Schreibbetrieb eingestellt werden. Bei Abwesenheit des Speicherauswahlsignals MS wird die Speicherschaltung 12 gesperrt, so daß in diese weder Daten eingeschrieben noch ausgelesen werden können.
Eine Torschaltung 20, die beispielsweise als NAND-Glied aufgebaut sein kann, empfängt als Torsteuersignal das Speicherauswahlsignal MS von der Decodierschaltung 18 und ein Modusauswahlsignal, das als Q-Ausgangssignal von der Modusauswahlschaltung 22 geliefert wird, sowie ein Signal Q -Ausgangssignal von dem Schieberegister 26. Des weiteren wird der Torschaltung der Datenausgang des Speichers 12 zugeführt. Der Ausgang
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der Torschaltung 20 ist mit dem Funktionsausgangsstift F verbunden und er transportiert die Signale von dem Datenausgangsanschluß DO des Speichers 12 zu dem Stift F, wenn alle Eingangssignale an der Torschaltung 20 einen hohen Pegel aufweisen. Falls ein oder mehrere Signale einen niedrigen Pegel aufweisen, so ist dieser Durchgang gesperrt. Ein niedriger Pegel wird als "0" und ein hoher Pegel als "1" bezeichnet.
Die Modusauswahlschaltung 22 kann aus einem üblichen D-Flipflop bestehen, deren D-Eingang mit dem Stift F und deren Q-Ausgang mit dem Schreib-/Lesemodusanschluß über das ODER-Glied 28 verbunden sind. Der Takteingang CK der Modusauswahlschaltung 22 erhält ein internes Taktsignal 0 . Die Schaltung besitzt einen Taktbefähigungseingang CK ENB, durch den die aus einem Flipflop bestehende Modusauswahlschaltung 22 betriebsbereit oder gesperrt wird, und zwar unabhängig vom Pegel des Taktsignals 0Q am Eingang CK. Der Kreis um den Eingang CK ENB zeigt an, daß das Flipflop beim Anliegen eines niedrigen Signals wirksam und beim Anliegen eines hohen Signals unwirksam ist. Das Flipflop ist unwirksam, wenn der Speicher ausgewählt wurde, was ein hohes MS-Signal bedeutet.
Das hier verwendete D-Flipflop überträgt den an seinem D-Eingang anliegenden Signalpegel zu seinem Q-Ausgang, wenn ein negativer übergang bei dem an dem Eingang CK anliegenden Taktsignal auftritt. Dieser Signalpegel wird am Ausgang Q bis zum Auftreten des nächsten negativen Übergangs im Taktsignal aufrechterhalten. In dem Taktsignal tritt jeweils dann ein solcher negativer übergang auf, wenn der Signalpegel von dem hohen Wert auf den niedrigen Wert wechselt.
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In dem Adressenschieberegister 24 sind O bis N Speicherstellen vorgesehen, die mit den Anschlüssen 0 bis N in dem Speicher 12 korrespondieren. An den D-Eingang des Schieberegisters 24 wird der Funktionseingang F zur Eingabe von Adressen in das Schieberegister angelegt. Der Takteingang CK wird mit den intern erzeugten Taktsignalen 0 beaufschlagt, wodurch die Adressen durch das Adressenschieberegister getaktet v/erden. Das Schieberegister 24 enthält ebenfalls einen Taktbefähigungseingäng CK ENB 1, an den die MS-Signale angelegt werden. Über diesen Eingang ist somit das Adressenschieberegister 24 mit der Modusauswahlschaltung 22 und mit dem D- und dem S-(Setzen) Eingang des Schieberegisters 26 verbunden. Das 0 -Taktsignal wird über den Eingang CK auch dem Schieberegister 26 zugeleitet. Der Zählausgang des Schieberegisters 26 ist mit Q bezeichnet und wird dem CK ENB 2-Eingang des Adressenschieberegisters 24 und einem Eingang des ODER-Gliedes 28 zugeleitet. Das Register 26 schaltet die an seinem Eingang D anliegenden Impulse beim Auftreten der Taktsignale 0 durch. Die Anzahl der Stufen des Schieberegisters 26 stimmt mit der Anzahl der Adressenbits überein. Beim Auftreten eines SETZ-Signals am Eingang S werden alle Stufen des Registers 26 auf einen Zählwert 1 gesetzt. Das an dem Eingang D anliegende Signal MS wird durch das Schieberegister 26 durchgetaktet, so daß in der gesamten Länge des Registers Nullen auftreten. Wenn das Register 26 voll ist, so wird an seinem Ausgang Q ebenfalls eine "0" auftreten, durch die das Adressenschieberegister unwirksam gemacht wird. In dem hier beschriebenen Ausführungsbeispiel enthält die Adresseninformation vier Bits, d.h., daß das Schieberegister 26 ein Vier-Bit-Register ist.
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Im folgenden wird auf die Fig. 3A und 3B Bezug genommen, aus denen die gemäß der Erfindung verwendete Codiertechnik hervorgeht. Nach dieser wird die Impulsbreite der Taktsignale CK verringert, wenn die Speicherschaltung ausgewählt werden soll. In Fig. 3A weist das Taktsignal CK innerhalb einer Periode T. eine Breite von M auf. Wenn als Speicher eine ladungsgekoppelte Vorrichtung oder ein anderer Speicher mit flüchtigen Speichereigenschaften verwendet wird, so muß das Taktsignal auch für die Regenerierung bzw. für die Auffrischung der in dem Speicher vorhandenen Informationen verwendet werden. Dies ist möglich, ohne daß der Speicher ausgewählt ist. Wenn der Speicher 12 ausgewählt werden soll, so wird die Breite des Impulses M des Taktsignals auf die Breite N verändert, wie dies aus Fig. 3B ersichtlich ist. Außerdem kann zusätzlich die Frequenz bzw. die Wiederholungsrate des N-Taktsignals erhöht werden, so daß der Speicher mit einer höheren Geschwindigkeit arbeiten kann. Als Grenze für die hier verwendete Codiertechnik gilt, daß die Periode T„ kleiner als die Impulsbreite M sein muß, da andernfalls bei der Speicherauswahl Fehler auftreten können, falls nicht zusätzliche Detektorschaltungen eingesetzt werden.
Das Taktsignal CK weist zwei Informationsarten auf, von denen die eine die Synchronisation selbst, d. h. die Taktfrequenz, und die andere die Auswahl- bzw. Nichtauswahlinformation für den Speicher ist. Obwohl in dem hier beschriebenen Ausführungsbeispiel mit einer Impulsbreitencodierung des Taktsignals CK gearbeitet wird, versteht es sich, daß im Rahmen der Erfindung auch andere Codierungstechniken verwendet werden können, z. B. Amplituden- und/oder Frequenzcodierung.
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Eine für die Schaltung gemäß Fig. 2 geeignete Decodierschaltung für das Taktsignal CK zur Erzeugung des Speicherauswahlsignals MS ist in Fig. 4 gezeigt. Die Decodierschaltung 18 in Fig. 4 enthält ein Verzögerungsnetzwerk 30, das aus sechs hintereinandergeschalteten Invertern 32 besteht. Die Gesamtverzögerungszeit in diesen Invertern ist —γ- + N, wobei M und N die Impulsbreiten des in Fig. 3A und 3B gezeigten Taktsignals sind. Mit der Decodierschaltung 18 bzw. mit deren Verzögerungsnetzwerk 30 ist der externe Taktsignaleingang CK verbunden. Der verzögerte Ausgang des Verzögerungsnetzwerks 30 liegt am CK-Eingang eines D-Flipflops 34, an dessen D-Eingang die unverzögerten Taktsignale angelegt werden. Am Ausgang Q des Flipflops 34 entsteht dann das Auswahlsignal MS.
Die in den Fig. 5A bis 5F gezeigten Wellenformen zeigen im Zusammenhang mit der Schaltung gemäß Fig. 2 das der Erfindung zugrundeliegende Prinzip. In Fig. 5A und 5B ist der Rezirkulationsmodus für flüchtige Speicher, z. B. für ladungsgekoppelte Speicher, die in dem Speicher 12 verwendet werden, gezeigt. Der Rezirkulationsmodus stimm-:- auch· mit dem nichtausgewählten Modus überein, bei dem der Speicher nicht ausgewählt ist. Das Taktsignal CK hat eine Breite von M und eine Periodendauer von T1. Die Periode T^ wurde so festgelegt, daß eine ausreichende Zeit für die Regenerierung der in dem Speicher vorhandenen Information vorhanden ist, wobei mit minimaler Energie gearbeitet werden kann. Der Signalpegel an F, der in Fig. 5B gezeigt ist, kann einen beliebigen Pegel aufweisen, da das Auswahlsignal MS den Speicher nicht aktivieren kann.
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In FIg. 5C und 5D ist der Lesemodus gezeigt. Das an F auftretende Signal weist drei Hauptinstruktionssegmente auf. Das erste dient zur Modusauswahl, das zweite zur Adressierung und das dritte für die Daten-Ein- und Ausgabe. Die Modusauswahl wird lediglich durch den Pegel des Signals an F festgelegt, durch den der D-Eingang der Modusauswahlschaltung 22 wirksam gemacht wird, wenn ein Speicherauswahlsignal MS erzeugt wird. Das Flipflop der Speicherauswahlschaltung 22 wird auf dem Pegel gehalten, der an seinem Ausgang Q vorhanden ist, und zwar durch das Speicherauswahlsignal MS, da durch dieses das Flipflop nicht mehr kippen kann, da das Signal am Flipflopeingang CK ENB anliegt. In Fig. 5C ist der Lesemodus gezeigt, der jeweils dann ausgewählt wird, wenn an F vor der Erzeugung eines Speicherauswahlsignals MS ein Signal mit einem niedrigen Pegel anliegt. Die Breite des Taktsignals CK wird auf N reduziert und die Periode des speziellen Abschnittes des Taktsignals auf T„ reduziert. Die erste Periode mit reduzierter Impulsbreite ist mit MS bezeichnet, wodurch die Speicherauswahl definiert wird. Während des Lesemodus liegen die Ausgänge Q und der Ausgang des ODER-Gliedes auf einem hohen Pegel. Ein hoher Pegel am Lese-/Schreibeingang des Speichers 12 stellt diesen auf Lesebetrieb ein. Ein niedriger Pegel am Lese-/Schreibeingang stellt dagegen den Speicher auf Schreibbetrieb.
In der Decodierschaltung 18 wird der Wechsel in der Impulsbreite des Taktsignals festgestellt und das Speicherauswahlsignal MS an seiner Ausgangsleitung erzeugt und dem Speicher 12 zugeführt. Dadurch werden die nun an F anliegenden Signale direkt dem D-Eingang
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des Schieberegisters 2 4 und dem Dateneingang des Speichers zugeführt. Die Signale an F sind so aufgebaut, daß die nächstfolgenden N-Bits mit den gewünschten ersten Adressenbits A bis A übereinstimmen, die mit einer Taktrate 0n in das Schieberegister 24 eingegeben werden sollen. Durch den Empfang des Speicherauswahlsignals MS an seinem Taktbefähigungseingang CK ENB 1 wird das Schieberegister 2 aktiviert. Wenn die Adressenbits vollständig in das Adressenschieberegister 24 eingegeben wurden, so wird das Adressenschieberegister 24 durch das Register 26 gesperrt. Dies erfolgt durch Anlegen eines niedrigen Signalpegels an den Eingang CK ENB 2 am Schieberegister 24. Nun können die den in das Adressenschieberegister 2 4 eingegebenen Adressen zugeordnete Daten aus dem Speicher 12 über den Datenausgang DO synchron mit den Taktimpulsen 0 ausgegeben werden. Die Torschaltung 20, die aus einem NAND-Glied bestehen kann, erhält von dem Q-Ausgang der Modusauswahlschaltung 22 ein Signal mit einem hohen Pegel zusammen mit einem Signal mit hohem Pegel von dem Q-Ausgang des Schieberegisters (wenn die Adressensignale vollständig in das Schieberegister 24 eingegeben sind). Zusätzlich wird an die Torschaltung 20 das Speicherauswahlsignal MS mit einem hohen Pegel angelegt. Da der Speicher 12 in der vorangehend beschriebenen Weise ausgewählt wurde, kann die Torschaltung 20 die an diese angelegten Daten von dem Datenausgang des Speichers 12 über jeden Ausgang auf die Leitung F weiterleiten.
In den Fig. 5E bis 5F ist ein Schreibmodus dargestellt. Bei diesem ist die Modusauswahlschaltung so eingestellt, daß an ihrem Ausgang Q ein Signal mit niedrigem Pegel erscheint, wenn an ihrem Eingang D von F ein Signal mit hohem Pegel angelegt wird. Beim Auftreten
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eines Speicherauswahlsignals MS wird das Flipflop auf dem Schreibmodus gehalten. In diesem Fall wird die Torschaltung 20 unwirksam, wenn der mit dem Ausgang Q der Modusauswahlschaltung 22 verbundene Eingang einen niedrigen Pegel aufweist. In Fig. 5E wechselt der Takt CK auf ein Speicherauswahlsignal mit einer Breite, bei der die Erzeugung eines Speicherauswahlsignals MS im Decoder 18 bewirkt wird. Das Adressenregister 24 wird wieder aktiviert, da an seinem Eingang CK ENB 1 ein Speicherauswahlsignal anliegt. Das Register 26 wird gleichzeitig durch das an seinem Eingang S anliegende Speicherauswahlsignal aktiviert. Nun werden die auf der Leitung F auftretenden Schreibadressen in das Adressenschieberegister 24 über dessen D-Eingang eingegeben. Obwohl der Ausgang Q der Modusauswahlschaltung einen niedrigen Wert aufweist, wodurch ein Schreibmodus angezeigt wird, bleibt der andere Eingang des ODER-Gliedes 28 auf einem hohen Pegel, wodurch auch ein Ausgang auf diesem hohen Pegel verbleibt. Der somit am Lese-/Schreibeingang des Speichers 12 anliegende hohe Pegel hält den Speicher im Lesemodus. Der Speicher wird im Lesemodus gehalten, während die Schreibadressen in das Adressenregister eingegeben werden, wodurch das Einschreiben der Schreibadresse in die dieser zugeordneten Speicherstelle als Datenbits vermieden wird. Dies wäre der Fall, wenn der Speicher nicht im Lesemodus gehalten würde. In diesem Fall wurden die Adressenbits auch dem Dateneingang des Speichers zugeführt. Beim Eingeben der Adressenbits erzeugt das Schieberegister 26 an seinem Ausgang Qn ein Signal mit niedrigem Pegel, das dem ODER-Glied 28 zugeleitet wird. Dadurch erscheint am Ausgang des ODER-Gliedes 28 ebenfalls ein Signal mit hohem Pegel. Erst
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wenn der Ausgang des ODER-Gliedes einen niedrigen Signalpegel erhält, erfolgt die Umschaltung des Speichers in den Schreibmodus. Beim Wechseln des Ausgangssignals an Q auf einen niedrigen Pegel erfolgt gleichzeitig die Sperrung des Schieberegisters 24. Die anschließend auf der Funktionsleitung F auftretenden Datenbits D (0) bis D. (n) können nun in den Speicher eingeschrieben werden, wobei deren Plazierung in dem Speicher durch die in dem Adressenschieberegister 24 vorhandenen Adressenbits bestimmt wird, die über die Ausgänge 0 bis N an den Speicher 12 angelegt werden. Nachdem alle Daten in den Speicher 12 eingeschrieben wurden, erfolgt ein Wechsel der Taktimpulsbreite zurück auf M, wodurch durch das Speicherauswahlsignal der Speicher unwirksam wird.
In Fig. 6 ist eine weitere Ausführungsform gezeigt, bei der das Speicherauswahlsignal MS nicht von einer Decodierung eines codierten Synchronisationssignals abgeleitet wird. Das Speicherauswahlsignal wird vielmehr von außerhalb über den Anschluß MSp dem monolithischen Baustein zugeleitet. Der Anschluß MSp ist mit dem MS-Anschluß des Speichers 12 verbunden. Außerdem wird er der Torschaltung 20, dem CK ENB-Eingang der Modusauswahl schaltung 22, dem CK ENB 1-Eingang des Adressenschieberegisters 24 und dem S- und dem D-Eingnng des Schieberegisters 26 zugeleitet.
Der an den CK-Anschluß angelegte Takt wird weiterhin direkt dem Taktgenerator 16 zugeleitet, welcher die Ausgangstakte 0n bis 0 erzeugt und diese den CR -bis CR -Eingängen des Speichers 12 direkt zulei tet.
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Der Fachmann kann das der Erfindung zugrundeliegende Prinzip in verschiedener Hinsicht: modifizieren. Beispielsweise kann anstelle der in dem vorangehend beschriebenen Auslührungsbeispiel verwendeten Ladungsgekoppelten Speichervorrichtung ein anderer Speicher z. B. ein Blasenspeicher, ein Schieberegister, ein Speicher mit wahlfreiem Zugriff oder ein Lesespeicher verwendet v/erden.
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Claims (1)

  1. NCR CORPORATION Dayton, Ohio (V.St-A.)
    Patentanmeldung
    Unser Az.: Case 2 615A/GER
    MONOLITHISCHER BAUSTEIN
    Patentansprüche:
    . 1J Monolithische integrierte Schaltungsstruktur mit einem Speicher mit einer Vielzahl von adressierbaren Speicherstellen, dadurch gekennzeichnet, daß an einen Zugriffsanschluß (F) serielle Daten angelegt werden, die aus Modusauswahlsignalen zur Auswahl eines Operationsmodus (R/W) für den Speicher (12) aus Adressensignale zur Bezeichnung von adressierbaren Bereichen in dem Speicher (12) und aus Eingangsdatensignalen zur Eingabe in den Speicher (12) oder Ausgangssignale, die aus dem Speicher (12) ausgelesen werden, bestehen.
    2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine Modusauswahlschaltung (22) vorgesehen ist, die auf einen Zustand gesetzt werden kann, durch den der Operationsmodus in Abhängigkeit von dem genannten Auswahlsignal angezeigt wird.
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    ORIGINAL INSPECTED
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    3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß Torschaltungen (20) vorgesehen sind, deren Eingänge mit einem Ausgang der Modusauswahlschaltung (22) und mit einem Ausgang des Speichers (12) verbunden sind und deren Ausgang mit dem genannten Zugriffsanschluß (F) verbunden ist.
    4. Vorrichtung nach einem der vorangehenden Ansprüche, gekennzeichnet durch Adressierschaltungen (24, 26), an die die genannten Adressensignale während einer Operation angelegt werden und die mit dem Speicher (12) verbunden sind, so daß in diesem Speicherstollen ausgewählt werden können.
    5. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß an einem Befähigunjseingang ein Befähigungssignal· (MS, MS ) erzeugt wird, durch das der Speicher (12) in Betrieb gehalten wird.
    6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Befähigungseingangsschaltung ein Synchronisationssignal (CK) empfängt, das eine Zeitkomponente und eine Befähigungskomponente aufweist und daß die Befähigungsschaltung eine Decodierschaltung
    (18) enthält, die auf die Befähigungskomponente anspricht und ein Befähigungssignal erzeugt.
    7. l Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Befähigungseingangsschaltung einen Befähigungseingangsanschluß aufweist, an den
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    ein Befähigungssignal (MS ) angelegt wird und daß eine Synchronisationseingangsschaltung mit einem Taktanschluß vorgesehen ist, an den Taktsignale (CK) angelegt werden (Fig. 6).
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DE2828726A 1977-07-01 1978-06-30 Monolithische integrierte Schaltungsstruktur mit einer Speichervorrichtung Expired DE2828726C2 (de)

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US05/812,290 US4159541A (en) 1977-07-01 1977-07-01 Minimum pin memory device

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DE2828698A Expired DE2828698C2 (de) 1977-07-01 1978-06-30 Monolithische integrierte Schaltungsvorrichtung mit einem Speicher

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DE2828698A Expired DE2828698C2 (de) 1977-07-01 1978-06-30 Monolithische integrierte Schaltungsvorrichtung mit einem Speicher

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US (1) US4159541A (de)
JP (1) JPS5414130A (de)
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GB (2) GB2000618B (de)
IL (2) IL55026A (de)
IT (2) IT1096958B (de)
NL (2) NL190429C (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2948159A1 (de) * 1979-11-29 1981-06-04 Siemens AG, 1000 Berlin und 8000 München Integrierter speicherbaustein mit waehlbaren betriebsfunktionen

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4148099A (en) * 1978-04-11 1979-04-03 Ncr Corporation Memory device having a minimum number of pins
US4183095A (en) * 1978-09-01 1980-01-08 Ncr Corporation High density memory device
JPS55115729A (en) * 1979-02-28 1980-09-05 Toshiba Corp Mos transistor circuit
JPS55138128A (en) * 1979-04-17 1980-10-28 Nec Corp Memory circuit
US4335726A (en) * 1980-07-11 1982-06-22 The Kendall Company Therapeutic device with temperature and pressure control
JPS5829991A (ja) * 1981-08-14 1983-02-22 松下電工株式会社 複層ガラス障子
JPS5944739U (ja) * 1982-09-14 1984-03-24 松下電工株式会社 防音複層ガラス
JPS59100629A (ja) * 1982-11-30 1984-06-09 Nissan Motor Co Ltd プログラマブル集積回路
JPS59168983A (ja) * 1983-03-17 1984-09-22 Seiko Epson Corp 半導体記憶装置
US4620707A (en) * 1983-06-27 1986-11-04 Syntex Computer Systems, Inc. Non-volatile reprogrammable ram cartridge
US4663735A (en) * 1983-12-30 1987-05-05 Texas Instruments Incorporated Random/serial access mode selection circuit for a video memory system
US4654789A (en) * 1984-04-04 1987-03-31 Honeywell Information Systems Inc. LSI microprocessor chip with backward pin compatibility
FR2566327B1 (fr) * 1984-06-25 1989-06-02 Epson Corp Imprimante
JPS6158750A (ja) * 1984-08-31 1986-03-26 Toshiba Corp メモリ装置
JPS6158749A (ja) * 1984-08-31 1986-03-26 Toshiba Corp 印字処理装置
US4677548A (en) * 1984-09-26 1987-06-30 Honeywell Information Systems Inc. LSI microprocessor chip with backward pin compatibility and forward expandable functionality
US4636022A (en) * 1985-03-11 1987-01-13 Thomas & Betts Corporation Cassette connector
US4773071A (en) * 1986-10-02 1988-09-20 Grumman Aerospace Corporation Memory for storing response patterns in an automatic testing instrument
JP2832710B2 (ja) * 1987-01-07 1998-12-09 沖電気工業 株式会社 プリンタ
NL8702672A (nl) * 1987-11-09 1989-06-01 Philips Nv Serieel geheugen, alsmede beeldgeheugeninrichting en weergeeftoestel voorzien van een of meer seriele geheugens.
JPH02236534A (ja) * 1988-12-16 1990-09-19 Minolta Camera Co Ltd レンズ交換式カメラシステム
US5126822A (en) * 1989-02-14 1992-06-30 North American Philips Corporation Supply pin rearrangement for an I.C.
US5036495A (en) * 1989-12-28 1991-07-30 International Business Machines Corp. Multiple mode-set for IC chip
JPH03125187U (de) * 1990-03-31 1991-12-18
KR930008042B1 (ko) * 1991-04-03 1993-08-25 삼성전자 주식회사 마이크로 콘트롤러 유닛
JP2582928Y2 (ja) * 1993-09-21 1998-10-15 矢崎総業株式会社 ガスメータ
AT400152B (de) * 1994-04-28 1995-10-25 Fehrer Textilmasch Vorrichtung zum nadeln eines vlieses
US5526316A (en) * 1994-04-29 1996-06-11 Winbond Electronics Corp. Serial access memory device
US5881121A (en) * 1997-02-13 1999-03-09 Cypress Semiconductor Corp. One-pin shift register interface
WO1998045787A1 (en) * 1997-04-10 1998-10-15 Advanced Micro Devices, Inc. Pin count reduction through serialization techniques
JP5262246B2 (ja) * 2008-03-31 2013-08-14 富士通セミコンダクター株式会社 半導体記憶装置およびメモリシステム
JP3221852U (ja) * 2016-06-22 2019-06-27 キム, ソン アンKIM, Seong An ネクタイ着用装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2224389A1 (de) * 1971-06-01 1972-12-14 Ncr Co Speichersystem
US3969706A (en) * 1974-10-08 1976-07-13 Mostek Corporation Dynamic random access memory misfet integrated circuit
DE1935390B2 (de) * 1968-07-15 1977-01-20 International Business Machines Corp., Armonk, N.Y. (V.StA.) Integrierter halbleiterspeicher

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3098215A (en) * 1957-12-27 1963-07-16 Gen Electric Data storage and transmission system
FR1541242A (fr) * 1966-11-15 Ibm Circuits d'horloge pour l'accès à une mémoire et la commande d'un dispositif de traitement de données
US3786277A (en) * 1971-07-22 1974-01-15 Siemens Ag Circuit arrangement of mos transistors operating according to the dynamic principle for decoding the addresses for an mos memory
DE2364254B2 (de) * 1973-12-22 1976-03-18 Schaltungsanordnung fuer datenverarbeitende geraete
US3855580A (en) * 1974-01-11 1974-12-17 Gte Automatic Electric Lab Inc Memory system including addressing arrangement
US3997877A (en) * 1975-03-03 1976-12-14 Texas Instruments Incorporated Timing control means for a magnetic domain memory
US4007452A (en) * 1975-07-28 1977-02-08 Intel Corporation Wafer scale integration system
US4044339A (en) * 1975-12-15 1977-08-23 Honeywell Inc. Block oriented random access memory
US4117514A (en) * 1977-02-14 1978-09-26 Matsushita Electric Industrial Co., Ltd. Solid state imaging device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1935390B2 (de) * 1968-07-15 1977-01-20 International Business Machines Corp., Armonk, N.Y. (V.StA.) Integrierter halbleiterspeicher
DE2224389A1 (de) * 1971-06-01 1972-12-14 Ncr Co Speichersystem
US3969706A (en) * 1974-10-08 1976-07-13 Mostek Corporation Dynamic random access memory misfet integrated circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2948159A1 (de) * 1979-11-29 1981-06-04 Siemens AG, 1000 Berlin und 8000 München Integrierter speicherbaustein mit waehlbaren betriebsfunktionen

Also Published As

Publication number Publication date
NL190429B (nl) 1993-09-16
IL55025A (en) 1982-09-30
IT1100803B (it) 1985-09-28
US4159541A (en) 1979-06-26
DE2828698C2 (de) 1983-05-05
IL55025A0 (en) 1978-08-31
NL190429C (nl) 1994-02-16
DE2828726C2 (de) 1983-02-24
FR2430066A1 (fr) 1980-01-25
JPS6141074B2 (de) 1986-09-12
IL55026A (en) 1981-11-30
FR2430066B1 (de) 1982-11-05
GB2000618A (en) 1979-01-10
GB2000618B (en) 1982-06-23
GB2000617A (en) 1979-01-10
FR2401490A1 (fr) 1979-03-23
DE2828698A1 (de) 1979-01-18
NL190857C (nl) 1994-09-16
IL55026A0 (en) 1978-08-31
GB2000617B (en) 1982-03-17
IT1096958B (it) 1985-08-26
NL7806802A (nl) 1979-01-03
FR2401490B1 (de) 1982-11-05
IT7825213A0 (it) 1978-06-30
NL190857B (nl) 1994-04-18
NL7806803A (nl) 1979-01-03
JPS5414130A (en) 1979-02-02
IT7825212A0 (it) 1978-06-30

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