DE1935390B2 - Integrierter halbleiterspeicher - Google Patents

Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher gemäß dem Oberbegriff des Patentanspruchs 1.

Aus Braun, Digital Computer Design, Academic Press, New York und London, 1963, S. 413 bis 415, ist es in der Datenverarbeitung bekannt, zum Zwecke der Einsparung von Übertragungswegen nur einen Teil der in einem kürzeren Zeitraum verfügbaren Information bei Benutzung, z. B. einer Stichprobentechnik, zu übertragen. Im Betrieb besteht jedoch bei herkömmlichen Anordnungen dieser Art keine gegenseitige Beeinflussung zwischen der in den verschiedenen Stichprobenabschnitten bzw. Zeitabschnitten zur Verfügung gestellten Information.

Bei Speichern war die Reduzierung der Leitungsverbindungen zwischen den steuerbaren Elementen untereinander, die aus Speicherzellen, Steuerschaltkreisen oder ähnlichen bestehen können, bei der Zusammen- 5s schaltung zu einer Ebene seither kein allzu großes Problem. Da in der Vergangenheit die Geschwindigkeit das beherrschende Kriterium war, wurde das gleichzeitige Ansprechen eines steuerbaren Elements, wie beispielsweise einer Gleichrichterzelle, in der kürzestmöglichen Zeit durchgeführt. Durch die Anwendung der Halbleitertechnik für integrierte Speicher wurde jedoch mit der Erhöhung der Bitdichte eine neue Betrachtung der zeitlichen Erfordernisse als primäres Kriterium bei der Entwicklung nötig. Die bei der Fabrikation und in den Halbleiterprozeßverfahren erforderlichen Schritte und ihre Reduzierung sowie die relativ kleine Anzahl der zur Verfügung stehenden Anschlußpunkte für die Außenwelt im Verhältnis zu der großen Anzahl von sSShaltungen und anderen Schalungen auf dem _HSeKn,lättchen machen es erforderlich bereits voVhandSe Übertragungswege bzw Schaltkreise nTeSch auszunutzen. Um mit moghcnst wenig Sngen auszukommen, wurde bereits in der DAS 12 68 676 ein Ferritkernspeicher vorgeschlagen, der nut zwei zeitlich verschoben einsetzenden, aber komzidieienden Strömen betrieben wmi und bei dem auch noch die Station der Zeilen- und Spaltenstorsignale «n iLleker vermieden wird. Es ist also hier auf die aUen Kirnen gemeinsame Leseleitung verzichtet worden, indem den Spaltenleitern zusätzlich die Funktion von Leseleitern übertragen worden ist

Auch ist es aus Electronics, 4. April 1966. S. 118 bis fm hekannt neben den Speicherzellen auch die Delimit auf ein und demselben HalbleiterplättchCT anzuordnen, d.h. mit in die Speicherstruktur zu integrieren, um Anschlußpunkte zur Außenwelt emzusnaren Dieser Speicher besitzt jedoch nach wie vor ein getrenntes Adreßregister und ein getrenntes Datenregister zum Einschreiben und Lesen, die mit den Speicherzellen auf dem Halbleiterplättchen über Lei-Uingen verbunden werden müssen. Bei einer wesentlich höheren Integrationsdichte ist diese Lösung allerdings Sx mehr möglich. Der Erfindung hegt deshalb die Aufeabe zugrunde, durch Mehrfachausnutzung vorhandener Übertragungswege und Schaltungen eines auf einem Halbleiterplättchen integrierten Speichers Anschlüsse einzusparen. L-I/

Die erfindungsgemäße Lösung besteht im Kennzeichen des Patentanspruchs 1.

Dadurch daß ein Teil des Speichers, z. B. die erste Zeile sowohl als Adreß- als auch als Datenregister dient' indem ein zeitversetztes Adressieren und Schreiben/Lesen des Speichers erfolgt, ist eine wesentliche Einsparung von Anschlußpunkten zur Außenwelt auf dem Halbleiterplättchen möglich

Gemäß einer Weiterbildung erfolgt die Auswahl der als Register dienenden ersten Zeile des Speichers in mehreren Zeitabschnitten und wird für jeden zusätzlichen Zeitabschnitt ein zusätzlicher Teil der ersten Wortzeile des Speichers als Register verwendet.

Gemäß einer anderen Weiterbildung der Erfindung wird die in den zusätzlichen Teil im ersten Zeitabschnitt einer Schreib- oder Leseoperation übertragene codierte Adreßinformation auf einen in an sich bekannter Weise angeordneten Decodierer zur Decodierung gegeben.

Mit der Erfindung werden die Vorteile einer Reduzierung der erforderlichen Anzahl der zu einem Halbleiter-Substrat führenden Verbindungsleitungen, einer Verringerung des Leistungsbedarfs und der Anzahl der Bauelemente und damit einer Erhöhung der Packungsdichte erreicht Bei derartigen Schaltungen, die in integrierter Technik hergestellt werden, tritt im Zuge fortschreitender Miniaturisierung der Bauelemente für eine angestrebte möglichst hohe Packungsdichte im wachsenden Maße das Platzproblem in den Vordergrund und hat inzwischen eine außerordentlich hohe Bedeutung erlangt, dem die vorliegende Erfindung Rechnung trägt.

Die Erfindung wird anhand der Zeichnungen im einzelnen erläutert. Es zeigen ,

F i g. 1 schematisch mehrere in einer Ebene auf einem Halbleiter angeordnete steuerbare Elemente mit den zugehörigen Torschaltungen und Impulsquellen,

Fig.2 schematisch ein anderes Ausführungsbeispiel der in F i g. 1 gezeigten Anordnung welches mit

nicht-decodierten Informationen arbeitet und daher einen Decoder auf dem Halbleitersubstrat erfordert,

F i g. 3 schematisch ein weiteres Ausführungsbeispiel der in F i g. 1 gezeigten Anordnung, jedoch mit höherer Bitdichte,

Fig.4 schematisch die Anordnung von Feldeffekt-Transistoren als Register und Speicherzellen in den in den vorhergegangenen Figuren gezeigten Ebenen.

Gemäß der Darstellung in Fig. 1 sind auf der Oberfläche eines Substrats 1, vornehmlich eines Halbleiterplättchens, mehrere steuerbare Elemente 2 angeordnet, die Speicherzellen, bistabile Schaltungen oder andere steuerbare Elemente sein können, die mindestens zwei Eingänge zur Betätigung erfordern. Die Leitungen 3 und 4 sind als Schnittpunkte in den steuerbaren Elementen 2 dargestellt Obwohl die Verbindungen nicht extra dargestellt sind, ist jedes Steuerelement 2 elektrisch an die Leitungen 3 und 4 angeschlossen.

Ein Teil der in F i g. 1 gezeigten Elemente 2, die von einem gestrichelten Kasten 5 umgeben sind, der nachfolgend als Register 5 bezeichnet wird, ist elektrisch mit Leitungen 3 verbunden, unterscheidet sich jedoch von anderen Elementen 2 dadurch, daß die Elemente zu einem anderen Zeitabschnitt betätigt werden. Zu jedem Element 2 im Register 5 besteht eine besondere Verbindung 6. Eine getrennt vom Substrat 1 angeordnete Impulsquelle 7 liefert eine Spannung, die gleichzeitig über die Verbindung 6 auf die Elemente 2 des Registers 5 gegeben wird. Ebenfalls getrennt vom Substrat 1 angeordnete Impulsquellen 8 sind an die Leitungen 3 angeschlossen, von denen jede einige Elemente 2 verbindet. Die Impulsquellen 8 können von einem Register gebildet werden, das auf jede Leitung 3 eine Spannung liefert oder nicht oder auch von einer Quelle für mehrere Spannungen, die auf die Leitungen 3 Ausgangssignale liefert oder nicht. Jede Leitung 4 ist mit einer Torschaltung 9 verbunden, die über Verbindungsleitungen 11 parallel an eine Impulsquelle 10 angeschlossen sind. Die Torschaltungen 9 sind außerdem mit den Elementen 2 des Registers 5 über Leitungen 12 verbunden. Eine von einem Element 2 des Registers 5 an eine Torschaltung 9 gelegte Spannung bereitet diese so vor, daß eine von der Impulsquelle 10 gelieferte Spannung durch die Torschaltung 9 auf die zugehörige Leitung 4 durchgreift.

In F i g. 1 sind das Register 5, die Torschaltungen 9 und die Verbindungsleitungen 12 von einer gestrichelten Linie umgeben. Diese Elemente bilden zusammen eine Wähleinrichtung 13.

Im Betrieb wird die Wähleinrichtung 13 während eines ersten Zeitabschnitts so eingeschaltet, daß eine ihrer Torschaltungen 9 so betätigt wird, daß Elemente 2 später eingeschaltet werden wobei Informationen in solchen Elementen 2 gespeichert werden, die über die Leitung 4 mit der betreffenden Torschaltung verbunden sind. Nach Einschalten einer gewünschten Torschaltung 9 werden die Impulsquellen 8 in Form von binären Einsen und Nullen mit der Impulsquelle 10 erregt und die Information in den Elementen 2 gespeichert, die über die Leitung mit der eingeschalteten Torschaltung 9 verbunden sind.

Im einzelnen wird eine Torschaltung 9 wie folgt angewählt. Die Impulsquellen 7 und 8 geben Ausgangssignale ab, die eines der Elemente 2 des Register 5 auf 6$ eine binäre Eins setzen. Alle anderen Elemente 2 des Registers 5 bleiben im Zustand einer binären Null. Wenn angenommen wird, daß das linke Element 2 des Registers 5 auf Eins gesetzt ist, wird eine Spannung, die z.B. von der AUS-Seite «iner FET-Speicherzelle abgenommen werden kann, fiber die Verbindungsleitung 12 auf die obere Torschaltung 9 gegeben. Die Torschaltungen 9 werden durch eine Spannung auf dun Leitungen 12 freigegebea Somit sorgen während eines ersten Zeitabschnitts Spannungen der Impulsquellen 7 und 8 dafür, daß Adreßinformationen in decodierter Form zu dem Register 5 geleitet werden, um dort vorübergehend gespeichert zu werden, wodurch nur eine von mehreren verfügbaren Torschaltungen 9 durchgeschaltet wird.

Während eines zweiten Zeitabschnitts unmittelbar nach dem ersten werden die Impulsquellen 8 wieder in einer gewünschten Weise von Spannungen betätigt, welche binäre Einsen oder Nullen auf die mit jeder Leitung 3 verbundenen Elemente 2 geben, wenn die Spannungen auf die Leitungen 3 gleichzeitig mit einer Spannung auf eine ausgewählte Leitung 4 gegeben werden. Eine Leitung 4 ist durch das vorhergegangene Durchschalten der oberen Torschaltung 9 ausgewählt worden und die erforderliche Spannung wird gleichzeitig von der Stromquelle 10 mit den Spannungen für die Leitungen 3 von den Impulsquellen 8 angelegt Daraus ergibt sich eine Betätigung der Elemente 2 am Schnittpunkt der obersten Leitung 4 mit den Leitungen 3. Wenn die Elemente 2 Speicherzellen sind, wird dann eine Information gespeichert Zum Speichern oder Betätigen an einer anderen Stelle wird eine mit einer anderen Leitung 4 verbundene Torschaltung 9 leitend geschaltet Die Bezeichnungen 71 und 72 in F i g. I besagen, daß die Impulsquellen 7 und 10 in zwei verschiedenen Zeitabschnitten betätigt werden.

Die eingeschalteten Elemente 2 der Fig. 1 können jetzt während einer anderen Operation betätigt werden, wozu eine Zeitverzahnung bestimmter Verbindungen während mindestens einem ersten und einem zweiten Zeitabschnitt erforderlich ist. Somit kann die Stellung der Elemente 2 abgefühlt oder durch diese ein Strom während zweier Zeitabschnitte geleitet werden, die von den beiden ersten Zeitabschnitten verschieden sind.

Um die Stellung eines bereits ausgewählten und betätigten Elementes 2 festzustellen, wird dieses genauso angewählt, wie es im Zusammenhang mit der Wahl vor der Betätigung oben beschrieben wurde.

Wenn angenommen wird, daß die oberste Torschaltung 9 durchlässig ist, kann die Stellung der Elemente 2, die mit der zur Torschaltung 9 gehörenden Leitung 4 verbunden sind, festgestellt werden, indem eine entsprechende Spannung in dem dann folgenden Zeitabschnitt an die eingeschaltete Torschaltung 9 und die zugehörige Leitung 4 von der Impulsquelle 10 gelegt wird. Wenn diese unter Spannung gesetzten Elemente Speicherzellen sind, fließt in jeder Verbindung 3 ein Strom abhängig von der Stellung der Speicherzellen. Der Stromfluß kann in Leseverstärkern 14 abgefühlt werden, die über Schalter 15 während des zweiten Teiles des Abfrageabschnitts mit den Leitungen 3 in Verbindung stehen.

Die in F i g. 2 gezeigte Ebene unterscheidet sich von der in F i g. 1 gezeigten dadurch, daß in der Wähleinrichtung 13 der in einem gestrichelten Kasten dargestellte Decoder 16 enthalten ist Die in Fig» 2 gezeigten Elemente, welche mit denen in F i g. 1 übereinstimmen, sind auch mit denselben Nummern bezeichnet Somit besteht also die Wähleinrichtung in F i g. 2 auch aus dem Register 5, Torschaltungen 9 und einem Decoder 16.

Die in Fig.2 gezeigten Elemente arbeiten genauso

wie die in F i g. 1 gezeigten mit der Ausnahme, daß die Impulsquellen S Informationen in nichtdecodierter Form in das Register 5 übertragen. Die drei Elemente 2 des Teiles 5 können während eines ersten Zeitabschnitts eine von 8 möglichen Kombinattonsstellungen aus S binären Einsen und Nullen einnehmen. Die Stellung des Teiles 5 wird über die Leitungen 12 auf den Decoder 16 gegeben, wo eine von 8 Ausgangsleitungen 17 erregt wird und die angeschlossene Torschaltung 9 leitend macht Der Decoder 16 wird im einzelnen nicht beschrieben, da er allgemein bekannt ist. Wenn man in einem zweiten Zeitabschnitt eine Spannung an die Leitungen U und 3 legt, wird die mit der leitenden Torschaltung 9 verbundene Leitung 4 erregt und dadurch die zu ihr gehörigen Elemente 2 betätigt. Aus F i g. 2 geht hervor, daß durch die Decodierung der Adreßinformation auf dem Plättchen die Bitdichte erhöht werden kann, ohne daß mehr Leitungen als in F i g. 1 erforderlich sind.

Die Leseoperation erfolgt genauso, wie sie in Verbindung mit F i g. 1 beschrieben wurde, jedoch wird die Torschaltung über den Decoder 16 ausgewählt.

Fig.3 zeigt ein anderes Ausführungsbeispiel der in F i g. 1 dargestellten Schaltung. Die Anordnung in F i g. 3 unterscheidet sich von der in F i g. 2 nur durch das Fehlen des Decoders auf dem Substrat 1. Hier wird die Bitdichte durch ein weiteres zusätzliches Register 5' erhöht, welches im Gegensatz zum Register 5 über eine Leitung 6' während eines weiteren Zeitabschnitts erregt wird Somit wird der Stromverbrauch des Decoders 16 auf dem Plättchen für den Preis eines zusätzlichen Registers 5' und einer zusätzlichen Leitung 6' vermieden.

In Fig.3 werden für gleiche Elemente dieselben Bezugszeichen verwendet wie in den F i g. 1 und 2. Im Betrieb wählt die Wähleinrichtung 13 eine von 6 Torschaltungen 9 zur Betätigung einer Anzahl von mit der Leitung 4 dieser Torschaltung verbundenen Elementen 2 aus. Während eines ersten Zeitabschnittes wird das Register 5 von den Impulsquellen 7 und 8 genauso betätigt, wie es im Zusammenhang mit Fig. 1 beschrieben wurde. Wenn angenommen wird, daß das Register 5 so betätigt wird, daß seine sämtlichen Elemente 2 eine binäre Null anzeigen, sind die zugehörigen Torschaltungen 9 nicht eingeschaltet Während eines zweiten Zeitabschnittes wird der Teil 5' von den Impulsquellen T und 8 betätigt Wenn das linke Element 2 des Teiles 5' dadurch in den Zustand einer binären Eins gebracht wird, wird eine Einschaltspannung über die Leitung 12' an die oberste Torschaltung 9' gelegt Während eines dritten Zeitabschnittes werden die lmpulsquellen 8 und 10 gleichzeitig zur Erregung einer an die eingeschaltete Torschaltung 9 angeschlossenen Leitung 4 erregt und leiten entsprechende Spannungen zur Erregung der Leitungen 3. Die mit dem Schnittpunkt der erregfön Leitungen 3 und 4 verbundenen Elemente 2 werden dadurch entweder in binären Eins- oder ΝαΠ-Zustand gebracht Wie bei den anderen Figuren, können auch die Elemente 2 in F i g. 3 die Form von Speicherzellen oder bistabilen Schaltungen allgemein bekannter Art annehmen.

Die Elemente 2 werden genauso abgefragt, wie es im Znsammenhang mit Fig. 1 beschrieben wurde. Die Torschaltung 9* kann in einem Zeitabschnitt z. B. durch direkte Erregung des zu der zu wählenden Torschaltung

Bisher wurden die Verbindangsanordmmgen aQgemem beschrieben ent xa zeigen, daß «Se Konzepte der Schaltungsanordnungen der Fig. 1 bis 3 grundsätzlich überall dort anwendbar sind, wo Elemente mindestens zwei Eingänge erfordern. Fig.4 zeigt einen Teil der Anordnung der Fig. 1.Steuerbare Elemente2in Fig.4 sind Speicherzellen, die in einer Ebene auf der Oberfläche eines Substrates 1 angeordnet sind, welches im allgemeinen aus einem Halbleitermaterial, wie Silizium oder Germanium, besteht Die Herstellung der Speicherzellen der Fig.4 wird hier nicht näher beschrieben, da sie allgemein bekannt ist Die in F i g. 4 gezeigten Speicherzellen bestehen aus mehreren Feldeffekt-Transistoren oder FET's, deren spezielle Anordnung auch allgemein bekannt ist und daher nicht näher beschrieben wird. J. D. S c h m i d t hat eine ähnliche Anordnung in seinem Artikel »Integrated MOS Transistor Random Access Memory« in Solid-State Design vom Januar 1965 beschrieben.

In F i g. 4 hat die Impulsquelle 8 mehrere Ausgänge auf die Leitungen 3, die als Bitleitungen für die Treiber-FET's 18 dienen. In allen vorhergehenden Figuren bestand nur eine Leitung 3 zu einem Element 2. In F i g. 4 sind jedoch zwei derartige Leitungen 3 mit einem Element 2 verbunden, um komplexe Schaltungsanordnungen und Techniken zu vermeiden. Die in F i g. 4 gezeigte Anordnung kann als doppelte Bitleitung bezeichnet werden im Gegensatz zu einer Spalte von Speicherzellen, die nur eine Bitleitungsverbindung erfordert und als einfache Bitleitung bezeichnet wird. Dieses Prinzip kann ohne Rücksicht auf die Art der verwendeten Speicherzelle oder des verwendeten steuerbaren Elementes angewandt werden und resultiert in einer Reduzierung der auf einem Substrat erforderlichen Verbindungsleitungen.

In F i g. 4 sind die beiden oberen Speicherzellen durch eine gestrichelte Linie als Register 5 gekennzeichnet das während eines ersten Zeitabschnittes betätigt wird.

In die in Fig.4 gezeigten Speicherzellen wird geschrieben, indem entsprechende Spannungen an die Steuerelektroden der über Kreuz gekoppelten FET's 19 angelegt werden. Die Spannungen werden über die Leitungen 3 und die Treiber-FET's 18 angelegt welche über eine Wortleitung 6 im Beispiel des Registers 5 und über Wort- oder Verbindungsleitungen 4 im Beispiel anderer Speicherzellen der Ebene betätigt werden. Die Wortleitung 6 wird separat von einer nicht dargestellten Impulsquelle 7 erregt während die Wortleitungen 4 über eine während des ersten Zeitabschnitts gewählte und eingeschaltete Torschaltung 9 von der Impulsquelle 10 erregt werden.

Während des ersten Zeitabschnittes werden Ausgangssignale von der Impulsquelle 8 an die Leitungen 3 gelegt die als Bitleitungen mit den Treiber-FET's 18 verbunden sind. Gleichzeitig wird über die Leitung 6 von der Impulsquelle 7 eine Spannung an die Steuerelektroden der FETs 18 gelegt, wodurch diese eingeschaltet werden. Abhängig von der Polarität der über die Leitungen 3 angelegten Spannungen wird der eine der Ober Kreuz gekoppelten FETs 19 in jeder ZeSe ein- und der andere ausgeschaltet. Ober das linke Element 2 des Registers 5 werden Spngn an die Steuerelektroden der FETs 19 und 1? gelegt, die dee rechten FET 19 einschalten and des unken sscalten. Wenn es sich bei den FETs am NPM-Transistoren handelt, ist an mrer Steuerelektrode eine positive Spannung erforderlich, mn die Transistoren einzuschalten, vorausgesetzt, daß alle andere» Spannungen die richtige Größe haben and an der Steuerelektrode eines solchen Transistors Spannung NoS Gegen muB, um Bib

auszuschalten. Weiterhin wird vorausgesetzt, daß der rechte FET 19 der Speicherzelle in eingeschalteter Stellung eine binäre Eins darstellt Wenn eine positive Spannung auf die Steuerelektrode des rechten PET 19 über den FET 18 gegeben wird und die Steuerelektrode s des linken FET 19 auf Erdpotential gehalten wird, wird der rechte FET 19 eingeschaltet Wenn die Potentiale von den Leitungen 3 und 6 abgeschaltet werden, behält die Speicherzelle ihren Zustand bei und in ihrem Ruhezustand wird eine positive Spannung an der Steuerelektrode des rechten FET 19 der linken Speicherzelle des Teiles 5 aufrechterhalten. Dieses Potential steht über die Leitung 12 mit einer Torschaltung 9 in Verbindung, die in F i g. 4 durch einen FET gebildet wird, an dessen Steuerelektrode das Potential angelegt ist Die Torschaltung 9 ist über die gemeinsame Leitung 11 mit der nicht dargestellten Impulsquelle 10 und mit der Verbindungsleitung 4 verbunden, die für ihre angeschlossenen Speicherzellen 2 als Wortleitung fungiert *o

Während eines zweiten Zeitabschnittes wird die Impulsquelle 8 erregt und zu speichernde Informationen werden auf die allen Speicherzellen in einer Spalte gemeinsamen Leitungen 3 gegeben. Gleichzeitig wird eine Spannung von der nicht dargestellten Impulsquelle »5 10 an die gemeinsame Leitung 11 jeder Torschaltung 9 gelegt, die ihrerseits wieder mit anderen nicht dargestellten Leitungen 4 verbunden ist Da nur die linke Speicherzelle des Registers 5 gerade eine binäre Eins speichert, wird nur die damit verbundene Torschaltung 9 eingeschaltet und Informationen nur in den Speicherzellen gespeichert die mit der an die Torschaltung 9 angeschlossenen Leitung 4 verbunden sind. Somit werden alle Speicherzellen in der Zeile unter dem Register 5 während eines zweiten Zeitabschnittes betätigt und Informationen in Form binärer Einsen und Nullen darin gespeichert. Durch die Wahl einer anderen Torschaltung 9 wird die Zeile von Speicherzellen ausgewählt, die über die Leitung 4 mit dieser Torschaltung verbunden ist

Die Speicherzellen der F i g. 4 werden während eines ersten Zeitabschnittes der Leseoperation ausgelesen, indem die Torschaltung 9 ausgewählt wird wie in dem ersten Zeitabschnitt bei der Schreiboperation. Während eines zweiten Zeitabschnittes der Leseoperation wird eine Spannung von der Impulsquelle 12 über die Leitung 11 und die Torschaltung 9 an die Wortleitung 4 gelegt. Das Anlegen des Impulses macht die FET¹S 18 leitend und stellt dadurch einen Leitungsweg von Erdpotential über den' eingeschalteten FET 19 (rechter FET der Speicherzelle), die Bitleitung 3 und den Schalter 16 zum Abfrageverstärker 17 her.

Hierzu 2 Blatt Zeichnungen

«09583Π98

Claims (4)

Patentansprüche-

1. integrierter Halbleiterspeicher aus Decodierern, Steuerschaltungen und Speicherzellen auf einem Halbleitersubstrat, mit zeitlicher Verschiebung sowohl der Auswahlsignale als auch der Lese/Schreibsignale unter Mehrfachausnutzung vorhandener Übertragungswege und Schaltungen, d a durch gekennzeichnet, daß die Daten-und die Adreßinformation zeitlich hintereinander über ein- und denselben Informationseingang des Speichers gegeben werden, wobei das Schreiben/Lesen wortweise erfolgt, und eine Wortzeile in dem ersten Zeitabschnitt als Adreßregister und in dem zweiten Zeitabschnitt als Datenregister dient

2. Halbleiterspeicher nach Anspruch \, dadurch gekennzeichnet, daß die Auswahl der als Register (5) dienenden ersten Zeile des Speichers in mehreren Zeitabschnitten erfolgt und daß für jeden zusltzlichen Zeitabschnitt ein zusätzlicher Teil (5') der ersten Wortzeile des Speichers als Register verwendet wird.

3. Halbleiterspeicher nach den Ansprüchen 1 und

2, dadurch gekennzeichnet, daß die in den zusätzlichen Teil (5') im ersten Zeitabschnitt einer Schreiboder Leseoperation übertragene codierte Adreßinformation auf einen in an sich bekannter Weise auf dem Substrat angeordneten Decodierer (16) zur Decodierung gegeben wird.

4. Halbleiterspeicher nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die Speicherzellen (2) und die Register (5, 5') aus Feldeffekt-Transistoren (18 und 19) aufgebaut sind.

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