DE1935390A1 - Einrichtung zur zeitverzahnten Anschaltung integrierter steuerbarer Elemente - Google Patents

Einrichtung zur zeitverzahnten Anschaltung integrierter steuerbarer Elemente

Info

Publication number
DE1935390A1
DE1935390A1 DE19691935390 DE1935390A DE1935390A1 DE 1935390 A1 DE1935390 A1 DE 1935390A1 DE 19691935390 DE19691935390 DE 19691935390 DE 1935390 A DE1935390 A DE 1935390A DE 1935390 A1 DE1935390 A1 DE 1935390A1
Authority
DE
Germany
Prior art keywords
elements
lines
register
line
gate circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19691935390
Other languages
English (en)
Other versions
DE1935390C3 (de
DE1935390B2 (de
Inventor
Gaensslein Fritz Heinrich
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE1935390A1 publication Critical patent/DE1935390A1/de
Publication of DE1935390B2 publication Critical patent/DE1935390B2/de
Application granted granted Critical
Publication of DE1935390C3 publication Critical patent/DE1935390C3/de
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Description

1935380
IBM Deutschland internationale Büro-Maidiinen Getellechaft mbH
BöblIngen, 10. JuII 1969 ko-rz
Anmeldarin:
International Business Machines Corporation, Armonk, N.Y. 10504
Amtliches Aktenzeichen:
NeuanmeI dung
Aktenzeichen der Anmelderin: Docket YO 968 006
Einrichtung zur zeltverzahnten Anschaltung Integrierter steuerbarer Elemente
Die Erfindung bezieht sich auf eine Einrichtung zur zeltverzahnten Anschaltung Integrierter steuerbarer Elemente auf einem Halbleitersubstrat mit mindestens Je zwei für die Betätigung erforderlichen Eingängen.
Das Prinzip der Zeitverzahnung bei der Datenverarbeitung ist allgemein bekannt (Braun, Digital Computer Design, Academic Press New York & London, 1963, Seite 413 - 415). Gewöhnlich wird mehr Information übermittelt, wenn nur ein Teil der in einem kürzeren Zeitraum verfügbaren Information bei Benutzung einer Stichprobentechnik übertragen wird. Im altgemeinen wird diese Technik auf eine analoge Information wie beispielsweise
909806/1324
die Sprache angewendet, wo es nicht erforderlich ist, daß die gesamte verfügbare Information beim Empfänger das analoge Signal wieder herstellt bzw. neu bildet. Im Betrieb besteht jedoch bei herkömmlichen Anordnungen keine gegenseitige Beeinflussung zwischen der in den verschiedenen Stichprobenabschnitten zur Vei— fügung gestellten Information, wohingegen bei der vorliegenden Einrichtung zwischen der in einem ersten Zeitabschnitt in digitaler Form übertragenen und gespeicherten Information und einer anderen in einem anderen Zeitabschnitt zur Verfügung gestellten digitalen Information sehr wohl eine gegenseitige Beeinflussung besteht.
Bei Speichern war die Reduzierung der Leitungsverbindungen zwischen den sfeuerbaren Elementen untereinander, die in der vorliegenden Erfindung aus Speicherzellen, bistabilen Stromkreisen oder ähnlichem bestehen können, bei der Zusammenschaltung zu einer Ebene seither kein großes Problem. Da in der Vergangenheit ) die Geschwindigkeit das beherrschende Kriterium war, wurde das gleichzeitige Ansprechen eines steuerbaren Elementes« wie beispielsweise eine Gleichrichterzelle, in der kürzest mögIichen Zeit durchgeführt· Die Anwendung von Halbleiteranordnungen in monolithischen oder integrierten Speichern verursachte jedoch im Zusammenhang mit einer Erhöhung der Bit-Dichte eine erneute Betrachtung der zeitlichen Erfordernisse als primäres Kriterium bei der Entwicklung· Die bei der Fabrikation und in den Halbleiter-Prozessverfahren erforderlichen Schritte und Ihre Redu-
909886/1324
Docket YO 968 006
19353 S O
zierung oder Op ti mi s ierung Ist nunmehr ein wesentliches Erfordernis bei der. Entw ick lung;, die M i η i mi s i.erung etefPlatz- und Leistungserfordernisse und d 1 e. Reduzierung der Anzahl der Komponenten zum Erreichen des gleichen Ergebnisses erfordern heute ebenfalls große Beachtung, A I Ie diese Probleme wurden seither bereits in Betracht gezogen und es wurden wesentliche Verbesserungen erzielt. Offenbar wurde seither jedoch das Konzept der Zeitverzahnung von Verb IndungsIeitungen zur Reduzierung der VerbindungsIeitungen, des Leistungsbedarfs und der Anzahl der erforderlichen Komponenten noch nicht angewendet.
Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung zur zeitverzahnten Anschaltung integrierter steuerbarer Elemente der eingangs genannten Art zu schaffen, bei der die Anzahl der erfordert i chen Zw1I schenverbi ndungen vermindert wird, bei der über eine Zwischenspeicherung die Zeitverzahnung dieser Verbindungen während verschiedener Ze itabschn i tte mög I ich, i st, die in integrierter Technik hergestellt werden kann und die den Le i.stungs.-bedarf und die Anforderungen an Zusatzeinrichtungen vermindert.
Diese Aufgabe wird!dadurch gelöst, daß die Auswahl eines Elementes^ in zwei. Ze ita.b schnitten erfolgt#in deren erstem ein Teil der Elemente als Re-gi s^ter e ΐ ne Adresse speichert und mindestens elqes der restlichen. Elemente durchs Schalten in den binären Zustand 11I" auswählt, wobei ein Element des Registers über eine Tor- ; schaltung mit dem im Zustand "1" befindlichen Element verbunden wird und in deren zweitem Zeitabschnitt die Information geschrie-
9 09886/1324 .
BAD
Docket YO 968 006
ben oder gelesen w if~d·
Gemäß einer WeJterbI I dung der Erfindung erfolgt die Auswahl eines Elementes in mehr als einem zusätzlichen Zeitabschnitt und für jeden zusätzlichen Zeitabschnitt wird ein zusätzlicher Teil der Elemente als Register verwendet.
ψ Dann wird gemäß einer Weiterbildung der Erfindung die In das Register Im ersten Zeitabschnitt einer Schreib- oder Leseoperation übertragene codierte AdressInformatlon in einem Decoder auf dem Substrat decodiert.
Schließlich sind erfindungsgemäß die steuerbaren Elemente Speicherzellen aus Feldeffekt-Transistoren.
Mit der Erfindung werden die Vorteile einer Reduzierung der erforderlichen Anzahl der zu einem Halbleiter-Substrat führenden VerbIndungsleitungen, einer Verringerung des Leistungsbedarfs und der Anzahlder Bauelemente und damit einer Erhöhung der Packungsdichte erreicht. Bei derartigen Schaltungen, die I η . Integrierter Technik hergestellt werden, tritt im Zuge fortschreitender Miniaturisierung der Bauelemente für eine angestrebte möglichst hohe Packungsdichte Im wachsenden Maße das Platzproblem In den Vordergrund und hat inzwischen eine außerordentlich hohe , Bedeutung erlangt, dem die vorliegende Erfindung Rechnung trägt·
909886/1324
Docket YO 968 006
1935320
Di.e Erfindung wird anhand der Zeichnungen im einzelnen erläutert.
Es zeigen:
Flg. 1 schematisch mehrere In einer Ebene auf einem Hai bleiter angeordnete steuerbare Elemente mit den zugehörigen Torschaltungen und Impulsquellen,
Fig. 2 schematisch ein anderes Ausführungsbeispiel der in Flg. 1 gezeigten Anordnung welches mit η Icht-decodierten Informationen arbeitet und daher einen Decoder auf dem Halbleitersubstrat erfordert, . ,
Flg. 3 schematisch ein weiteres Ausfuhrungsbeispiel der in Fig. 1 gezeigten Anordnung Jedoch mit höherer Bitdichte,
Flg. 4 schematisch die Anordnung von Feldeffekt-Transistoren als Register und Speicherzellen in den In den vorhergegangenen Figuren gezeigten Ebenen*
Gemäß der Darstellung in Fig. 1 sind auf der Oberfläche eines Substrats 1, vornehmlich eines Hai bleiterplattchens, mehrere steuerbare Elemente 2 angeordnet, die die Form von geeigneten Speicherzellen, bistabilen Schaltungen oder anderen steuerbaren Elementen haben können, dle mlndestens zwei Eingänge zur Betätigung erfordern» Öle Leitungen 3 und 4 sind als Schnittpunkte In den steuerbaren Elementen 2 dargesteI It. Obwohl die Verbindungen nicht extra dargestellt sind. Ist Jedes Steuerelement 2 elektrisch an die Leitungen 3 und 4 angeschlossen.
Docket YO 968 006
Ein Teil der In Flg. 1 gezeigten Elemente 2» die von einem ge- » strichelten Kasten 5 umgeben sind, der nachfolgend als Teil ©der Register 5 bezeichnet wird, Ist elektrisch mit Leitungen 3 veribunden, unterscheidet sich Jedoch von anderen Elementen 2 dadurch, daß die Elemente zu einem anderen Zeitabschnitt betätigt wersdea. Zu jedem Element 2 im Teil 5 besteht eine besondere Verbindung 6. Eine getrennt vom Substrat 1 angeordnete ImpuIsqueI Ie 7 liefert
k eine Spannung, die gleichzeitig über die Verbindung 6 auf die Elemente 2 des Teiles 5 gegeben wird. Ebenfalls getrennt vom Substrat 1 angeordnete Impulsquellen 8 sind an die Leitungen 3 angeschlossen, die jede einige Elemente 2 verbindet. Die ImpuIsqueJJen 8 können von einem Register gebildet werden, das auf jede Leitung 3 eine Spannung liefert oder nicht oder auch von einer Quelle für mehrere Spannungen, die auf die Leitungen 3 Ausgangssignale liefert oder nicht· Jede Leitung 4 ist mit einer Torschaltung 9 verbunden, die Über Verb I ndungs lei tungen 11 parallel an eine Jnipulsquelle 10 angeschlossen sind. Die Torschaltungen 9 sind außerdem
" mit Elementen 2 des Teiles 5 über Leitungen 12 verbunden. Ein® von einem Element 2 des Teiles 5 an eine Torschaltung 9 gelegte Spannung bereitet diese so vor, daß eine von der faipuisquei I© IO gelieferte Spannung durch die Torschaltung 9 auf dfe zugehörig® Leitung 4 durchgreift.
In Fig. 1 sind der Teil 5, die Torschaitungen 9 und die Verbissdungs leitungen 12 von einer gestrichelten Linie eingeben. Dies® Elemente bilden zusammen eine Wähleinrichtung 13.
Docket YO 968 006 909886/1324
^ ~ 19353S0
im Betrieb wird die Wähleinrichtung 13 während eines ersten Zeitabschnitts so eingeschaltet, daß eine ihrer Torscha I tungen 9 so betätigt wird, daß Elemente 2 eingeschaltet werden oder Informationen in solchen Elementen 2 gespeichert werden, die über die Leitung 4 mit der betreffenden Torschaltung verbunden sind. Nach Einschalten einer gewünschten Torschaltung 9 werden die impulsquellen 8 In Form von binären Einsen und Nullen mit der Impulsquelle tO erregt und die information in den Elementen 2 gespeichert* die'über die Leitung mit der eingeschalteten Torschaltung 9 verbunden sind.
Im einzelnen wird eine Torschaltung 9 wie folgt angewählt. Die ImpulsqueI Ien 7 und 8 geben Ausgangssignale ab« die eines der Elemente 2 des Teiles 5 auf eine binäre Eins setzen. Alle anderen Elemente 2 des Teiles 5 bleiben im Zustand einer binaren Null. Wenn angenommen wird, daß das linke Element 2 des Teiles 5 auf Eins gesetzt ist, wird eine Spannung, die z.B. von der AUS-Selte einer FET-SpeicherzeI Ie abgenommen werden kann, über die Verbindungsleitung 12 auf die obere Torschaltung 9 gegeben. Die Torschattungen 9 werden durch eine Spannung auf den Leitungen 12 freigegeben. Somit sorgen wShrend eines ersten Zeitabschnitts Spannungen der impulsqueiien 7 und 8 dafür, daß Informationen in decodierter Form zu dem Teil oder Register 5 geleitet werden, um dort vorübergehend gespeichert zu werden, wodurch nur eine von mehreren verfügbaren Torschaitungen 9 durchgeschaltet wird.
Während eines zweiten Zeltabschnitts unmittelbar nach dem ersten
Docket Yo 968 006 §09886/1324
werden die Impulsquellen θ wieder in einer gewünschten Weise von Spannungen betätigt, welche binäre Einsen oder Nullen auf die mit Jeder Leitung 3 verbundenen Elemente 2 geben» wenn die Spannungen auf die Leitungen 3 gleichzeitig mit einer Spannung auf eine ausgewählte Leitung 4 gegeben werden. Die Leitung 4 wird durch das vorhergehende Durchschalten der oberen Torschaltung 9 ausgewählt und die erforderliche Spannung gleichzeitig von der Stromquelle 10 mit den Spannungen für die Leitungen 3 von den Impulsquellen 8 angelegt. Daraus ergibt sich eine Betätigung der Elemente 2 am Schnittpunkt der obersten Leitung 4 mit den Leitungen 3. Wenn die Elemente 2 Speicherzellen sind, wird dann eine Information gespeichert. Zum Speichern oder Betätigen an einer anderen Stelle wird eine mit einer anderen Leitung 4 verbundene Torschaltung 9 leitend geschaltet. Die Bezeichnungen TI und T2 In Fig. 1 besagen, daß die ImpuIsqueI Ien 7 und 10 in zwei verschiedenen Zeltabschnitten betätigt werden.
Die eingeschalteten Elemente 2 der Fig. 1 können Jetzt während einer anderen Operation betätigt werden, wozu eine Zeitverzahnung bestimmter Verbindungen während mindestens einem ersten und einem zweiten Zeitabschnitt erforderlich ist. Somit kann die Stellung der Elemente 2 abgefühlt oder durch diese ein Strom während zweier Zeltabschnitte geleitet werden, die von den beiden ersten Zeltabschnitten verschieden sind. ·
Um die Stellung eines bereits ausgewählten und betätigten Elementes 2 festzustellen, wird dieses genauso angewählt, wie es
Docket YO 968 Quo 90 986 6/ 132 A
cn Zusammenhang mit der Wahl vor der Betätigung oben beschrieben urde
wurde.
Wenn angenommen wird, daß die oberste Torschaltung 9 durchlässig. Ist, kann die Stellung der Elemente 2, die mit der zur Torschaltung 9 gehörenden Leitung 4 verbunden sind, festgestellt werden, indem eine entsprechende Spannung In dem dann folgenden Zeitabschnitt an die eingeschaltete Torschaltung 9 und die zugehörige Leitung 4 von der Impulsquelle 10 gelegt wird. Wenn diese unter Spannung gesetzten Elemente Speicherzellen sind, fließt in jeder Verbindung 3 ein Strom abhängig von der Stellung der Speicherzellen. Der Stromfluß kann in Abfrageverstärkern 14 abgefühlt werden, die Über Schalter 15 während des zweiten Teiles des Abfrageabschnitts mit den Leitungen 3 in Verbindung stehen.
Für diese Erklärung wurde Fig. 1 vereinfacht, die Anzahl der Leitungen 3 und 4 kann aber natürlich für größere Ebenen mit Elementen 2 erhöht werden. Für jede zusätzliche Leitung 3 Ist eine weitere Leitung 4 erforderlich, die eine zusätzliche Torschaltung 9 und ein zusätzliches Element 2 Im Register 5 erfordert. Während die Anzahl der Leitungen 3 zu den impulsquellen 8 zunimmt, bleibt die Anzahl der Leitungen zur Erregung der Leitungen 4 dieselbe. Somit Ist die relative Reduzierung der erforderlichen Leitungen umso größer Je größer die Ebene ist.
Die in Flg. 2 gezeigte Ebene unterscheidet sich von der in Fig. t gezeigten dadurch, daß in der Wähleinrichtung 13 der In einem
Docket YO 968 006 90 9 8 0671324
gestrichelten Kasten dargestellte Decoder 16 enthalten ist. Die in Fig. 2 gezeigten Elemente, welche mit denen in Fig. 1 übereinstimmen, sind auch mit denselben Hummern bezeichnet. Somit besteht also die Wähleinrichtung in Fig. 2 auch aus dem Register 5, TorschaItungen 9 und einem Decoder 16.
Die in Fig. 2 gezeigten Elemente arbeiten genauso wie die in Fig.
ψ 1 gezeigten mit der Ausnahme, daß die Impulsquellen 6 Informations
nen in ηicht-decodierter Form in Register 5 übertragen. Die drei Elemente 2 des Teiles 5 können während eines ersten Zeltabschnitts eine von 8 möglichen Komb i nati onsstei 1 ungen aus binären E ins era und Nullen einnehmen. Die Stellung des Teiles 5 wird über die Leitungen 12 auf den Decoder 16 gegeben, wo eine von 8 Ausgangsieitungen 17 erregt wird und die angeschlossene Torschaltung 9 leitend macht. Der Decoder 16 wird im einzelnen nicht beschrieben, da er allgemein bekannt ist. Wenn man in einem zweiten Zeitabschnitt eine Spannung an die Leitungen 11 und 3 legt, wird die mit der leitenden Torschaltung 9 verbundene Leitung 4 erregt und dadurch die zu ihr gehörigen Elemente 2 betätigt. Aus Fig. 2 geht hervor, daß durch die Decodierung der Adreßinformation auf dem Plättchen die Bitdichte erhöht werden kann, ohne daß mehr Leitungen als in Fig. 1 erforderlich sind«
Die Abftthl- oder Leseoperation erfolgt genauso, wie sie in Verbindung mit Fig. 1 beschrieben wurde» Jedoch wird die Torschaltung über den Decoder 16 ausgewählt.
Docket YO 968 006 909886/1324
19353S0
Ftej. 3 zeigt ein anderes Ausführungsbeispiel der in Fig. 1 dal— gestellten Schaltung. Die Anordnung in Fig. 3 unterscheidet sich von der in Fig. 2 nur durch das Fehlen des Decoders auf dem Substrat 1 . Hier wird die Bitdichte durch ein weiteres zusätzliches Register 51 erhöht, welches im Gegensatz zum Register 5 über eine Leitung 61 während eines weiteren Zeitabschnitts erregt wird. Somit wird der Stromverbrauch des Decoders 16 auf dem Plättchen für de« Preis eines zusätzlichen Registers 5f und einer zusätzlichen Leitung 6* vermieden.
in Flg. 3 werden für gleiche Elemente dieselben Bezugszeichen verwendet wie in den Fign. 1 und 2. Im Betrieb wShlt die Wähleinrichtung 13 eine von 6 TorschaItungen 9 zur Betätigung einer Anzahl von mit der Leitung 4 dieser Torschaltung verbundenen Elementen 2 aus« Während eines ersten Zeitabschnittes wird das Register 5 von den impuisquefien 7 und 8 genauso betätigt, wie es im Zusammenhang mit Fig. t beschrieben wurde. Wenn angenommen wird* daß das Register 5 so betätigt wird» daß seine sämtlichen Elemente 2 eine binäre Mull anzeigen, sind die zugehörigen Torschaitungen 9 nicht eingeschaltet. Während eines zweiten Zeitabschnittes wird der Teii 5f von den impulsquellen 7' und 8 betätigt. Wenn das Iinke Element 2 des Teiles 5* dadurch in den Zustand einer binären Eins gebracht wird, wird eine Einschaltspannung über nie Leitung 12* an die oberste Torschaltung 9f gelegt. Während eines dritten Zeitabschnittes werden die Impulsquellen 8 und 10 gleichzeitig zur Erregung einer an die eingeschaltete Torschaltung 9 angeschlossenen Leitung 4 erregt und leiten entsprechende Docket YO 968 006 909886/132 4
1935380
Spannungen zur Erregung der Leitungen 3. Die mit dem Schnittpunkt der erregten. Leitungen 3 und .4 verbundenen Elemente 2 werden dadurch entweder in binären Eins- oder Nu I I-Zustand gebracht. Wie bei den anderen Figuren, können auch die Elemente 2 in Flg. 3 die Form von Speicherzellen oder bistabilen Schaltungen allgemein bekannter Art annehmen.
fe Die Elemente 2 werden genauso abgefragt, wie es Im Zusammenhang mit Fig. 1 beschrieben wurde. Die Torschaltung 9f kann in einem Zeitabschnitt z.B. durch direkte Erregung des zu der zu wählenden Torschaltung 9* gehörigen Registers 5f ausgewählt werden.
Bisher wurden die Verbindungsanordnungen allgemein beschrieben um zu zeigen, daß die Konzepte der Schaltungsanordnungen der Ftgn. 1-3 grundsätzlich überall dort anwendbar sind, wo Elemente mlndestens zwei.Elngänge erfordern. Flg. 4 zeigt einen Teil der Anordnung der Fig. 1. Steuerbare Elemente 2 in Fig. 4 sind Spelcher-
zellen, die in einer Ebene auf der Oberfläche eines Substrates 1 angeordnet sind, welches im allgemeinen aus einem Halbleitermaterial, wie Silizium oder Germanium, besteht· Die Herstellung der Speicherzellen der Fig. 4 wird hler nicht näher beschrieben, da sie allgemein bekannt ist. Die In Fig. 4 gezeigten Speicherzellen bestehen aus mehreren Feldeffekt-Transistoren oder FET's, deren spezielle Anordnung auch allgemein bekannt ist und daher nicht näher beschrieben wird. J.D. Schmidt hat eine ähnliche Anordnung In seinem Artikel "Integrated MOS Transistor Random Access Memory" in Solid-State Design vom Januar 1965 beschrieben.
Docket YO 968 006 909886/132 A
1935380
In Flg. 4 hat die Impulsquelle 8 mehrere Ausgänge auf die Leitungen 3, die als Bitleitungen für die TreIber~FETfs 18 dienen. In allen vorhergehenden Figuren bestand nur eine Leitung 3 zu einem Element 2. In Flg. 4 sind jedoch zwei derartige Leitungen 3'mit einem Element 2 verbunden, um komplexe Schaltungsanordnungen und Techniken zu vermeiden. Die in Flg. 4 gezeigte Anordnung kann als doppelte Bitleitung bezeichnet werden im Gegensatz zu einer Spalte von Speicherzellen, die nur eine BitIeItungsverbIndung erfordert und ais einfache Bi tie Itung bezeichnet wird. Dieses Prinzip kann ohne Rücksicht auf die Art der verwendeten Speicherzelle oder des verwendeten steuerbaren Elementes angewandt werden und resultiert in einer Reduzierung der auf einem Substrat erforderlichen Verbindungsleitungen.
In Fig. 4 sind die beiden oberen Speicherzellen durch eine gestrichelte Linie als Register 5 gekennzeichnet, das während eines ersten Zeitabschnittes betätigt wird.
In die in Fig. .4 gezeigten Speicherzellen wird geschrieben, indem entsprechende Spannungen an die Steuerelektroden der über Kreuz gekoppelten FET's 19 angelegt werden. Die Spannungen werden über die Leitungen 3 und die TreIber-FET's 18 angelegt, welche über eine Wortleltung 6 Im Beispiel des Registers 5 und über Wortoder Verbindungsleitungen 4 im Beispiel anderer Speicherzellen der Ebene betätigt werden. Die Wortleltung 6 wird separat von einer nicht dargestellten Impulsquelle 7 erregt, während die Wortleitungen 4 über eine während des ersten Zeitabschnitts ge-
Docket YO 968 006 909886/132 4
wählte und eingeschaltete Torschaltung 9 von der Impulsquelle erregt werden. '
Während des ersten Zeltabschnittes werden Ausgangssignale von der Impulsquelle 8 an die Leitungen 3 gelegt, die als Bitleitungen mit den Treiber-FET's 18 vebunden sind. Gleichzeitig wird über die Leitung 6 von der Impulsquelle 7 nine Spannung an die Steuerelektroden der FET1S 18 gelegt, wodurch diese eingeschaltet werden. Abhängig von der Polarität der über die Leitungen 3 angelegten Spannungen wird der eine der über Kreuz gekoppelten FET1S 19 in jeder Zelle ein- und der andere ausgeschaltet, über das. linke Element 2 des Register 5 werden Spannungen an die Steuei— elektroden der FET's 19 und 17 gelegt, die den rechten FET 19 einschalten und den linken ausschalten. Wenn es sich bei den FET's um NPN-Transistören handelt, ist an Ihrer Steuerelektrode eine positive Spannung erforderlich, um die Transistoren einzuschalten, vorausgesetzt, daß alle anderen Spannungen die richtige Größe haben und an der Steuerelektrode eines solchen Transistors Spannung Null liegen muß, um ihn auszuschalten. Weiterhin wird vorausgesetzt, daß der rechte FET 19 der SpeicherzelIe in eingeschalteter Stellung eine binäre Eins darstellt. Wenn eine positive Spannung auf die Steuerelektrode des rechten FET 19über den FET 18 gegeben wird und die Steuerelektrode des linken FET 19 »uf Erdpotential gehalten wird, wird der rechte FET 19 eingeschaltet. Wenn die Potentiale von den Leitungen 3 und 6 abgeschaltet werden, behält die Speicherzelle Ihren Zustand bei und in ihrem Ruhezustand wird eine positive Spannung an der Steuer-
Docket YO 968 006 909886/1324
93b3SÜ
elektrode des rechten FET. 19 der linken Speicherzelle des Teiles 5 aufrechterhalten. Dieses Potential steht über die Leitung 12 mit einer Torschaltung 9 In Verbindung, die tn Flg. 5 durch einen FET gebildet wird, an dessen Steuerelektrode das Potential angelegt ist. Die Torschaltung 9 Ist über die gemeinsame Leitung 11 mit der nicht dargestellten impulsquelle 10 und mit der Verbindungsleltung 4 verbunden, die für ihre angeschlossenen Speicherzellen 2 als Wortleitung fungiert.
Während eines zweiten Zeitabschnittes wird die Impulsquelle 8 erregt und zu speichernde Informationen werden auf die allen Speicherzellen In einer Spalte gemeinsamen Leitungen 3 gegeben. Gleichzeitig wird eine Spannung von der nicht dargestellten Impulsquelle 10 an die gemeinsame Leitung 11 jeder Torschaltung 9 gelegt, die Ihrerseits wieder mit anderen nicht dargestellten Leitungen 4 verbunden ist. Da nur die linke Speicherzelle des Registers 5 gerade eine binäre Eins speichert, wird nur die damit verbundene Torschaltung 9 eingeschaltet und Informationen nur in den Speicherzellen gespeichert, die mit der an die Torschaltung 9 angeschlossenen Leitung 4 verbunden sind. Somit werden alle Speicherzellen in der Zeile unter dem Register 5 während eineszweiten Zeitabschnittes betätigt und Informationen in Form binärer Einsen und Nullen darin gespeichert. Durch die Wahl einer anderen Torschaltung 9 wird die Zeile von Speicherzellen ausgewählt, die Ober die Leitung 4 mit dieser Torschaltung verbunden ist.
Docket YO 968 006 909886/1324
Die Speicherzellen der FIg. 4 werden während eines ersten Zeltabschnittes der Leseoperation, ausgelesen, indem die Torschaltung 9 genauso ausgewählt wird wie in dem ersten Zeltabschnitt bei der Schreiboperation. Während eines zweiten Zeltabschnittes del" Leseoperation wird eine Spannung von der Impulsquelle 12 Über die Leitung 11 und die Torschaltung 9 an die. "Wortleitung 4 gelegt. Das Anlegen des Impulses macht die FET's 18 leitend und stellt dadurch einen Leitungsweg von Erdpotential Über den eingeschalteten FET 19 (rechter FET der SpeIcherzeUe), die Bitleitung 3 und den Schalter 16 zum Abfrageverstärker 17 her.
Docket YO 968 006 9 0 9 8 8 6/1324

Claims (4)

  1. PATENTANSPRÜCHE
    t. Einrichtung zur zeitverzahnten Anschaltung integrierter steuerbarer Elemente auf einem Halbleitersubstrat mit mindestens J· zwei für die Betätigung erforderlichen Eingängen, dadurch gekennzeichnet, daß die Auswahl eines Elements (2) In zwei Zeitabschnitten erfolgt, in deren erstem ein Teil (5) der Elemente (2) als Register eine Adresse speichert und mindestens eines der restlichen Elemente durch Schalten tn den binären Zustand 11I" auswählt, wobei ein Element des Registers Über eine Torschaltung (9) mit dem im Zustand "1" befindlichen Element verbunden wird und in deren zweitem Zeitabschnitt die Information geschrieben oder gelesen wird,
  2. 2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Auswahl eines Elementes (2) In mehr als einem zusätzlichen Zeitabschnitt erfolgt und daß für jeden zusätzlichen Zeitabschnitt ein zusätzlicher Teil (5) der Elemente (2) als Register verwendet wird.
  3. 3. Einrichtung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die in das Register (5) im ersten Zeitabschnitt einer Schreib- oder Leseoperation übertragene codierte Adressinformation in einem Decoder (16) auf dem Substrat decodiert wird.
  4. 4. Einrichtung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die steuerbaren Elemente (2) Speicherzellen aus Feldeffekt-Transistoren sind (Fig. 4).
    »et YO >«e 006 909886/1324
DE19691935390 1968-07-15 1969-07-11 Integrierter Halbleiterspeicher Expired DE1935390C3 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US74502668A 1968-07-15 1968-07-15
US74502668 1968-07-15

Publications (3)

Publication Number Publication Date
DE1935390A1 true DE1935390A1 (de) 1970-02-05
DE1935390B2 DE1935390B2 (de) 1977-01-20
DE1935390C3 DE1935390C3 (de) 1977-09-08

Family

ID=

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2350883A1 (de) * 1972-10-10 1974-04-18 Digital Equipment Corp Speichereinheit zum anschliessen an eine zentrale recheneinheit und eine verbindungsuebertragungsleitung
DE2658655A1 (de) * 1975-12-29 1977-07-14 Mostek Corp Mosfet-speicher-chip mit wahlfreiem zugriff
FR2337917A1 (fr) * 1976-01-08 1977-08-05 Mostek Corp Memoire a acces direct en circuit integre
DE2828698A1 (de) * 1977-07-01 1979-01-18 Ncr Co Monolithischer baustein
DE2948159A1 (de) * 1979-11-29 1981-06-04 Siemens AG, 1000 Berlin und 8000 München Integrierter speicherbaustein mit waehlbaren betriebsfunktionen
DE2559801C2 (de) * 1974-10-08 1987-02-26 Mostek Corp. (N.D.Ges.D.Staates Delaware), Carrollton, Tex., Us

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2350883A1 (de) * 1972-10-10 1974-04-18 Digital Equipment Corp Speichereinheit zum anschliessen an eine zentrale recheneinheit und eine verbindungsuebertragungsleitung
DE2559801C2 (de) * 1974-10-08 1987-02-26 Mostek Corp. (N.D.Ges.D.Staates Delaware), Carrollton, Tex., Us
DE2658655A1 (de) * 1975-12-29 1977-07-14 Mostek Corp Mosfet-speicher-chip mit wahlfreiem zugriff
FR2337917A1 (fr) * 1976-01-08 1977-08-05 Mostek Corp Memoire a acces direct en circuit integre
DE2828698A1 (de) * 1977-07-01 1979-01-18 Ncr Co Monolithischer baustein
US4159541A (en) * 1977-07-01 1979-06-26 Ncr Corporation Minimum pin memory device
DE2948159A1 (de) * 1979-11-29 1981-06-04 Siemens AG, 1000 Berlin und 8000 München Integrierter speicherbaustein mit waehlbaren betriebsfunktionen

Also Published As

Publication number Publication date
GB1250109A (de) 1971-10-20
FR2014596A1 (de) 1970-04-17
US3560940A (en) 1971-02-02
JPS5528140B1 (de) 1980-07-25
DE1935390B2 (de) 1977-01-20

Similar Documents

Publication Publication Date Title
DE2905675C2 (de)
DE3916784C2 (de) Speicherzellenfeld und Verfahren zum Schreiben von Daten in das Speicherzellenfeld
DE1817510A1 (de) Monolythischer Halbleiterspeicher
DE2552644C2 (de) Integrierter Halbleiter-Festspeicher und Verfahren zu seiner Herstellung
DE2723821A1 (de) Programmierbare logische anordnung
DE2038483A1 (de) Halbleiterzelle fuer Speicher mit gleichzeitigem Zugriff durch mehrere Adressiersystee
DE2713648A1 (de) Stromzufuhr-steuervorrichtung fuer speichervorrichtungen
DE3779705T2 (de) Integrierte speicherschaltung mit blockadressierung.
DE2718454B2 (de) Als Halbleiterschaltung ausgeführte Speichervorrichtung
DE4330778A1 (de) Speicherzellenschaltung
DE2613543A1 (de) Speicher aus feldeffekt-transistoren
DE2261786C3 (de)
DE2655999C2 (de) Speicheranordnung
DE3789726T2 (de) Register mit Einrichtungen zum gleichzeitigen Auslesen und Einschreiben über vielfache Anschlüsse.
DE2311994A1 (de) Latenzbildspeicher
DE2514582C2 (de) Schaltung zur erzeugung von leseimpulsen
DE2001471A1 (de) Bitorientierte Speicheranordnung
DE3514252A1 (de) Halbleiterspeichervorrichtung
DE2041959A1 (de) Randomspeicher
DE2162712A1 (de) Adressendecodierlogik für einen Halbleiterspeicher
DE1499650A1 (de) Einrichtung zur Speicherung und Verarbeitung von Daten
DE2424858A1 (de) Integrierte treiberschaltung
DE2022256C2 (de) Festwertspeicher- und Decoderanordnung
DE2128792A1 (de) Schaltungsanordnung mit mindestens einem Feldeffekttransistor
DE3430734C2 (de)

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)
E77 Valid patent as to the heymanns-index 1977
8339 Ceased/non-payment of the annual fee