DE10104201A1

DE10104201A1 - Mehr-Tor-Registerstruktur, die ein Impulsschreibverfahren verwendet

Info

Publication number: DE10104201A1
Application number: DE10104201A
Authority: DE
Inventors: Reid James Riedlinger; Donald R Weiss
Original assignee: Hewlett Packard Co
Current assignee: Hewlett Packard Development Co LP
Priority date: 2000-02-18
Filing date: 2001-01-31
Publication date: 2001-08-30
Also published as: US6208565B1

Abstract

Ein System und ein Verfahren sind offenbart, die einen Impulsschreibmechanismus aufweisen, um zu ermöglichen, daß ein Tor einen Schreibvorgang auf eine Registerstruktur durchführen kann, ohne einen großen Betrag eines Schaltungsaufbaus zu benötigen. Ein oder mehrere Tore können mit einer Registerstruktur auf eine Art und Weise gekoppelt sein, die ermöglicht, daß die Tore ein Schreiben von Daten auf die Registerstruktur durchführen können, ohne daß ein großer Betrag eines Schaltungsaufbaus benötigt wird. Die Tore können mit der Registerstruktur auf eine Art und Weise gekoppelt sein, die ermöglicht, daß dieselben die Fähigkeit aufweisen, ein Lesen von Daten aus der Registerstruktur durchzuführen, ohne daß ein zusätzlicher Schaltungsaufbau über denjenigen hinaus, der für eine Schreiboperation benötigt wird, benötigt wird. Bei einem bevorzugten Ausführungsbeispiel ist eine Einfach-Ende-Schreibstruktur implementiert, bei der ein Datenübertrager (z. B. eine BIT-Leitung) verwendet wird, um einen Datenwert für ein Tor zu übertragen, der für ein erstes Tor geschrieben werden soll. Ein bevorzugtes Ausführungsbeispiel weist einen Schreibimpulsmechanismus auf, wie beispielsweise einen N-Feldeffekttransistor, der in der Lage ist, die Speicherzelle auf einen Anfangswert einzustellen, bevor ein Schreibvorgang auf dieselbe durchgeführt wird. Bevor eine Schreiboperation auf eine Speicherzelle durchgeführt wird, wird das Schreibimpulssignal aktiviert, wodurch bewirkt wird, daß der ...

Description

Diese Erfindung bezieht sich im allgemeinen auf eine Registerstruktur, die mindestens ein Tor aufweist, um einen Speicherzugriff auf eine Speicherzelle durchzuführen, und insbesondere auf eine Registerstruktur, die einen Impuls schreibmechanismus verwendet, um zu ermöglichen, daß ein oder mehrere Tore mit einer Speicherzelle gekoppelt sind, um Schreiboperationen auf dieselbe durch eine Implementierung eines kleinen Betrags eines Schaltungsaufbaus durchzuführen, um das eine oder mehrere Tore mit der Speicherzelle zu koppeln.

Computersysteme können eine Mehrebenenhierarchie eines Speichers verwenden, mit einem relativ schnellen, teuren, jedoch bezüglich der Kapazität begrenzten Speicher auf der höchsten Ebene der Hierarchie und fortfahrend zu einem relativ langsamen, kostengünstigen, jedoch mit einer höheren Kapazität ausgestatteten Speicher auf der untersten Ebene der Hierarchie. Bei Computern sind auf der höchsten Ebene der Speicherhierarchie im allgemeinen Registerstrukturen implementiert, die typischerweise bezüglich der Kapazität begrenzt sind, wobei diese jedoch einen sehr schnellen Zugriff auf dieselbe liefern. Derartige Registerstrukturen können als "Registerdatendateien" bezeichnet werden, wobei bei einem System verschiedene solcher Registerstrukturen, wie beispielsweise eine Ganzzahl-Registerstruktur (integer register structure) und eine Fließkomma-Registerstruktur, implementiert sein können. Eine Registerstruktur ermöglicht einen Speicherzugriff mit einer hohen Schnelligkeit und ist typischerweise in der Lage, eine Speicherzugriffsanforderung (z. B. eine Lese- oder Schreib-Anforderung) in einem Takt zyklus (d. h. einem Prozessortaktzyklus) zu erfüllen. Ver schiedene untere Ebenen eines Speichers können implementiert sein, die einen kleinen, schnellen Speicher, der als ein Cache-Speicher bezeichnet wird, wobei derselbe entweder physisch in einem Prozessor integriert ist oder für eine Schnelligkeit physisch nahe zu dem Prozessor angebracht ist, ebenso wie den Hauptspeicher (z. B. das Plattenlaufwerk) eines Computersystems umfaßt.

Bei Registerstrukturen eines Computersystems ist typischer weise ein statischer Speicher mit wahlfreiem Zugriff (SRAM- Speicher; SRAM = static random access memory) zum Speichern von Daten in demselben implementiert. Im allgemeinen stellt ein SRAM-Speicher einen Speichertyp dar, der sehr verläßlich und sehr schnell ist. Im Gegensatz zu einem dynamischen Speicher mit wahlfreiem Zugriff (DRAM-Speicher; DRAM = dynamic random access memory) braucht ein SRAM-Speicher seine elektrischen Ladungen nicht dauernd zu erneuern. Folg lich ist ein SRAM-Speicher typischerweise schneller und verläßlicher als ein DRAM-Speicher. Ungünstigerweise ist das Herstellen eines SRAM-Speichers im allgemeinen wesentlich teuerer als eines DRAM-Speichers. Aufgrund seiner hohen Kosten ist ein SRAM-Speicher typischerweise lediglich für die Teile eines Computers, die bezüglich einer Schnelligkeit am meisten kritisch sind, wie beispielsweise für Register strukturen, implementiert. Ein SRAM-Speicher kann jedoch ebenso bei anderen Speicherkomponenten eines Computersystems implementiert sein. Ferner können bei einem Computersystem andere Speichertypen als ein SRAM-Speicher (z. B. andere Typen eines RAM-Speichers) für eine Registerstruktur imple mentiert sein.

Um eine größere Wirksamkeit bezüglich Verarbeitungsbefehlen zu ermöglichen, sind bei einem Computersystem mehrere Tore gebräuchlich implementiert. Beispielsweise können mehrere Tore derart implementiert sein, daß jedes Tor in der Lage ist, eine Speicherzugriffsanforderung (z. B. einen Lese- oder Schreib-Befehl) parallel zu den anderen Toren zu erfüllen, die eine derartige Speicherzugriffsanforderung erfüllen. Folglich wurden verschiedene Registerstrukturen entwickelt, um einen Zugriff auf dieselben durch mehrere Tore zu ermög lichen. Das heißt, daß Mehr-Tor-Registerstrukturen im Stand der Technik gebräuchlich implementiert sind, um zu ermög lichen, daß mehrere Tore auf die Registerstruktur zugreifen können, um eine Speicherzugriffsanforderung zu erfüllen.

Bekannte Registerstrukturen sind typischerweise mit Doppel- Ende-Schreibvorgängen durch einen N-Kanal-Feldeffekttran sistor (N-Feldeffekttransistor) in einem Latch implemen tiert. Fig. 1A stellt eine typische bekannte Doppel-Ende- SRAM-Speicherzelle 100 dar. Die Mehr-Tor-SRAM-Speicher struktur von Fig. 1A weist eine typische SRAM-Speicherzelle auf, die kreuzgekoppelte Invertierer 126 und 128 zum Speichern von Daten (d. h. zum Speichern eines Datenbits) aufweist. Zusätzlich sind N-Feldeffekttransistoren 102 und 112 vorgesehen, die Schreibvorgänge von einem ersten Tor (d. h. einem Tor 0) ermöglichen. Das heißt, daß ein Schreib vorgang auf die SRAM-Speicherzelle erreicht wird, indem ein Spannungspegel über die N-Feldeffekttransistoren 102 und 112 an die kreuzgekoppelten Invertierer 126 und 128 durchgegeben wird. Ferner ist ein zweites Tor (d. h. ein Tor 1) durch eine Implementierung von N-Feldeffekttransistoren 122 und 124 mit der SRAM-Speicherzelle 100 gekoppelt, wodurch Schreibvor gänge von dem zweiten Tor auf die SRAM-Speicherzelle 100 ermöglicht werden. Die Mehr-Tor-SRAM-Speicherstruktur 100 von Fig. 1A ist gut bekannt und bei bekannten integrierten Schaltungen gebräuchlich implementiert. Die SRAM-Speicher zelle 100 von Fig. 1A stellt eine Speicherzelle dar, die in der Lage ist, ein Datenbit (d. h. einen logischen Wert 1 oder einen logischen Wert 0) zu speichern. Bei einem System sind daher viele derartige SRAM-Speicherzellen 100 typischerweise implementiert, um den gewünschten Betrag eines SRAM-Spei chers zu liefern.

Jedes der zwei Tore (d. h. das Tor 0 und Tor 1), die mit der SRAM-Speicherzelle 100 gekoppelt sind, kann ein Schreiben von Daten in die Zelle durchführen, um eine Speicherzu griffsanforderung (z. B. eine Speicher-Schreib-Anforderung) zu erfüllen. Wie es gezeigt ist, sind Leitungen BIT_P0, NBIT_P0 und WORT_0 implementiert, um zu ermöglichen, daß das Tor 0 einen Schreibvorgang auf die SRAM-Speicherzelle 100 durchführt, während Leitungen BIT_P1, NBIT_P1 und WORT_1 implementiert sind, um zu ermöglichen, daß das Tor 1 einen Schreibvorgang auf die SRAM-Speicherzelle 100 durchführt. Die Leitungen BIT_P0 und BIT_P1 können hierin als Datenüber trager für das Tor 0 bzw. Tor 1 bezeichnet werden, während die Leitungen NBIT_P0 und NBIT_P1 hierin als Komplementär- Datenübertrager für das Tor 0 bzw. das Tor 1 bezeichnet werden können. Der Betrieb dieser bekannten Implementierung ist gut bekannt und wird daher hierin lediglich kurz be schrieben. Typischerweise werden die Leitungen BIT_P0 und BIT_P1 auf einem hohen Spannungspegel (d. h. einem logischen Wert 1) gehalten, bis eine derselben aktiv auf einen nied rigen Spannungspegel (d. h. einen logischen Wert 0) gezogen wird. Wenn beispielsweise Daten von dem Tor 0 auf die SRAM- Speicherzelle 100 geschrieben werden, wird die BIT_P0-Lei tung durch eine Außenquelle (z. B. einen Befehl, der durch den Prozessor ausgeführt wird) aktiv auf einen niedrigen Wert gezogen, wenn die Außenquelle ein Schreiben eines logischen Werts 0 auf die SRAM-Speicherzelle 100 verlangt, wobei die NBIT_P0-Leitung auf einem hohen Spannungspegel (dem Gegenteil der BIT P0-Leitung) gehalten wird. Andern falls, wenn eine Außenquelle ein Schreiben eines logischen Werts 1 auf die SRAM-Speicherzelle 100 verlangt, bleibt die BIT P0-Leitung auf einem hohen Wert, während die NBIT_P0- Leitung auf einen niedrigen Wert gezogen wird. Danach wird die WORT_0-Leitung ausgelöst bzw. aktiviert (z. B. zum Übergehen auf einen hohen Spannungspegel veranlaßt), wobei zu diesem Zeitpunkt der Wert der BIT_P0-Leitung auf die SRAM-Speicherzelle 100 geschrieben wird. Spezifischer wird der Spannungspegel der BIT_P0-Leitung über den N-Feldeffekt transistor 102 übertragen und der Spannungspegel von NBIT_P0 über den N-Feldeffekttransistor 112 übertragen, um ein Schreiben des Werts von BIT_P0 auf die DATEN-Leitung der kreuzgekoppelten Invertierer 126 und 128 zu erreichen.

Eine gleichartige Operation wird durchgeführt, wenn Daten von dem Tor 1 auf die SRAM-Speicherzelle 100 geschrieben werden. Wenn beispielsweise Daten von dem Tor 1 auf die SRAM-Speicherzelle 100 geschrieben werden, wird die BIT_P1- Leitung durch eine Außenquelle (z. B. einen Befehl, der durch den Prozessor ausgeführt wird) aktiv auf einen niedrigen Wert getrieben, wenn die Außenquelle das Schreiben eines logischen Werts 0 auf die SRAM-Speicherzelle 100 verlangt, während die NBIT_P1-Leitung auf einem hohen Spannungspegel (dem Gegenteil der BIT P1-Leitung) gehalten wird. Andern falls, wenn eine Außenquelle das Schreiben eines logischen werts 1 auf die SRAM-Speicherzelle 100 verlangt, bleibt die BIT_P1-Leitung auf einem hohen Wert, während die NBIT_P1- Leitung auf einen niedrigen Wert gezogen wird. Danach wird die WORT 1-Leitung aktiviert, wobei zu diesem Zeitpunkt der Wert der BIT_P1-Leitung in die SRAM-Speicherzelle 100 geschrieben wird. Spezifischer wird der Spannungspegel der BIT_P1-Leitung über den N-Feldeffekttransistor 122 und der Spannungspegel der NBIT_P1-Leitung über den N-Feldeffekt transistor 124 übertragen, um ein Schreiben des Werts der BIT_P1-Leitung auf die DATEN-Leitung der kreuzgekoppelten Invertierer 126 und 128 zu erreichen. Der Datenwert, der in die SRAM-Speicherzelle 100 (z. B. ein logischer Wert 0 oder ein logischer Wert 1) geschrieben wird, ist als DATEN in Fig. 1A gezeigt, während das Komplement eines derartigen Werts als NDATEN gezeigt ist. Die in Fig. 1A dargestellte SRAM-Speicherregisterstruktur wird als eine Doppel-Ende- Schreibstruktur bezeichnet, da dieselbe sowohl einen Datenübertrager (z. B. eine BIT-Leitung) als auch einen Komplementär-Datenübertrager (z. B. eine NBIT-Leitung) verwendet, um ein Schreiben eines Datenwerts in die SRAM- Speicherzelle 100 durchzuführen. Beispielsweise sind die Leitungen BIT_P0 und NBIT_P0 erforderlich, um einen Wert von dem Tor 0 in die SRAM-Speicherzelle 100 zu schreiben, während BIT_P1 und NBIT_P1 erforderlich sind, um einen Wert von dem Tor 1 in die SRAM-Speicherzelle 100 zu schreiben.

Typischerweise sind mehrere SRAM-Speicherzellen, wie bei spielsweise die SRAM-Speicherzelle 100, mit einem einzelnen Datenübertrager (z. B. der BIT-Leitung) und einem einzelnen Komplementär-Datenübertrager (z. B. der NBIT-Leitung) für ein Tor verbunden. Folglich kann für ein Tor eine einzige BIT- Leitung verwendet werden, um Daten zu/von mehreren SRAM- Speicherzellen 100 zu übertragen. Obwohl lediglich die SRAM-Speicherzelle 100 gezeigt ist, ist es verständlich, daß viele derartige SRAM-Speicherzellen mit den Leitungen BIT_P0 und NBIT_P0 für das Tor 0, ebenso wie mit den Leitungen BIT_P1 und NBIT_P1 für das Tor 1, verbunden sein können, um eine Gruppe von SRAM-Speicherzellen zu bilden. Zusätzlich ist zu erkennen, daß zusätzliche Tore mit der SRAM-Spei cherzelle 100 gekoppelt sein können. Obwohl lediglich zwei Tore (Tor 0 und Tor 1) als mit der SRAM-Speicherzelle 100 gekoppelt gezeigt sind, kann die SRAM-Speicherzelle 100 jede Anzahl von Toren, die mit derselben gekoppelt sind, auf weisen. Im allgemeinen ist es wünschenswert eine große An zahl von Toren mit jeder SRAM-Speicherzelle 100 zu koppeln, um die Anzahl von Befehlen zu erhöhen, die parallel verar beitet werden können, wodurch die Wirksamkeit eines Systems erhöht ist.

Die Doppel-Ende-Registerstruktur, die in Fig. 1A dargestellt ist, ist dahingehend problematisch, daß dieselbe einen uner wünscht großen Betrag eines Oberflächenraums für ihre Imple mentierung benötigt. Das bedeutet, daß zur Implementierung für jedes Tor, das mit der SRAM-Speicherzelle gekoppelt ist, eine unerwünscht große Anzahl von Komponenten und Metall spuren einer hohen Ebene (high level metall tracks) erfor derlich ist, um Schreiboperationen durchzuführen. Bei spielsweise sind die Metallspuren zur Implementierung der Leitungen BIT_P0, NBIT_P0, WORT_0, BIT_P1, NBIT_P1 und WORT 1 typischerweise Metallspuren einer hohen Ebene, die mehrere Registerstrukturen überspannen. Derartige Metall spuren einer hohen Ebene werden allgemein als "Metall-Zwei- Spuren" oder "Metall-Drei-Spuren" bezeichnet, wohingegen Metallspuren einer niedrigen Ebene, die in einer einzelnen Registerstruktur implementiert sind, beispielsweise allge mein als "Metall-Eins-Spuren" bezeichnet werden. Aufgrund der Anforderungen bezüglich der Größe und Beabstandungen von Spuren einer hohen Ebene benötigen derartige Spuren einer hohen Ebene oft einen relativ großen Betrag eines Ober flächenraums. Typischerweise verbrauchen Spuren einer hohen Ebene mehr Oberflächenraum als es für die Komponententeile (z. B. Feldeffekttransistoren) einer Registerstruktur erfor derlich ist. Das heißt, daß bei den Komponententeilen einer Registerstruktur, wie beispielsweise Feldeffekttransistoren, ein Klein-Bauelement-Geometrie-Prozess verwendet werden kann, bei dem die Komponententeile einen wesentlich geringe ren Oberflächenraum als der Betrag eines Oberflächenraums, der zum Implementieren der Metallspuren einer hohen Ebene einer Registerstruktur benötigt wird, benötigen können. Beispielsweise können bei einem Klein-Bauelement-Geometrie- Prozess, der heutzutage gebräuchlich verwendet wird, Kompo nententeile einer Registerstruktur eine Prozeßgröße (d. h. die tatsächlich gezeichnete Größe der Komponententeile) von annähernd 0,18 Mikrometer aufweisen. Zusätzlich können die Komponententeile (z. B. Feldeffekttransistoren) einer Re gisterstruktur typischerweise unterhalb der Metallspuren einer hohen Ebene implementiert sein. Folglich diktieren die Spuren einer hohen Ebene, die bei einer Registerstruktur 100 implementiert sind, typischerweise den Betrag eines Ober flächenraums, der für eine derartige Registerstruktur benö tigt wird. Folglich ist es wünschenswert, die Anzahl von Metallspuren einer hohen Ebene, die implementiert werden muß, zu begrenzen, um den Gesamtoberflächenraum, der für die Registerstruktur erforderlich ist, zu reduzieren. Spezifi scher ist es wünschenswert, eine optimale Anzahl von Metall spuren einer hohen Ebene vorzusehen, die den Minimumbetrag eines Oberflächenraums erfordern, unter dem die tatsäch lichen Komponenten einer Registerstruktur implementiert werden können. Idealerweise würde die Anzahl von Metallspu ren einer hohen Ebene, die für einen Registerstrukturentwurf erforderlich ist, nicht mehr Oberflächenraum erfordern, als derjenige, der erforderlich ist, um die tatsächlichen Kompo nenten (z. B. Feldeffekttransistoren) der Registerstruktur zu implementieren.

Bei dieser bekannten Implementierung müssen für jedes Tor, das mit der SRAM-Speicherzelle 100 gekoppelt ist, zwei Feldeffekttransistoren und drei Leitungen einer hohen Ebene implementiert werden. Wie es in Fig. 1A gezeigt ist, müssen zwei Feldeffekttransistoren (d. h. die N-Feldeffekttransisto ren 122 und 124) implementiert werden, um zu ermöglichen, daß das Tor 1 für Schreiboperationen mit der SRAM-Speicher zelle 100 gekoppelt ist. Zusätzlich müssen für das Tor 1 Leitungen oder Metallspuren einer hohen Ebene für drei Lei tungen (d. h. die Leitungen BIT_P1, NBIT_P1 und WORT_1) implementiert werden. Wenn bei der SRAM-Speicherzelle 100 ein drittes Tor implementiert würde, müßten daher zwei zusätzliche Feldeffekttransistoren und drei zusätzliche Leitungen einer hohen Ebene (d. h. die Leitungen BIT_P2, NBIT_P2 und WORT_2) zu dem Entwurf von Fig. 1A hinzugefügt werden. Folglich ist die bekannte Mehr-Tor-Struktur von Fig. 1A nicht wünschenswert, da dieselbe eine unerwünscht große Anzahl von Komponenten und Leitungen einer hohen Ebene erfordert, die für jedes mit der SRAM-Speicherzelle 100 gekoppelte Tor implementiert werden muß. Die bekannte Imple mentierung von Fig. 1A ergibt daher unerwünscht hohe Kosten und einen unerwünscht großen Verbrauch eines Oberflächen raums für jedes Tor, das bei derselben implementiert ist. In Fig. 1B ist eine zweite Implementierung einer bekannten Registerstruktur dargestellt. Die Implementierung von Fig. 1B stellt eine Doppel-Ende-Schreibstruktur dar, die sehr ähnlich zu der Registerstruktur ist, die in Fig. 1A oben beschrieben wurde, mit der Ausnahme, daß die Register struktur von Fig. 2B bei den jeweiligen SRAM-Speicherzellen 150 einen Invertierer, wie beispielsweise einen Invertierer 130, umfaßt, um lokal ein NBIT-Signal für ein Tor zu erzeu gen, wodurch die Anzahl von Metallspuren einer hohen Ebene reduziert ist, die für jedes Tor erforderlich ist. Die Mehr-Tor-SRAM-Speicherstruktur von Fig. 1B umfaßt eine typische SRAM-Speicherzelle 150, die kreuzgekoppelte Inver tierer 126 und 128 zum Speichern von Daten (d. h. eines Datenbits) in der SRAM-Speicherzelle 150 aufweist. Wie bei der Implementierung von Fig. 1A weist die Struktur von Fig. 1B ferner N-Feldeffekttransistoren 102 und 112 auf, die Schreibvorgänge auf die Speicherzelle von einem ersten Tor (d. h. einem Tor 0) ermöglichen. Ferner ist ein zweites Tor (d. h. ein Tor 1) mit der SRAM-Speicherzelle 150 durch eine Implementierung der N-Feldeffekttransistoren 122 und 124 gekoppelt. Die Mehr-Tor-SRAM-Speicherstruktur 150 von Fig. 1B ist ferner gut bekannt und bei bekannten integrierten Schaltungen gebräuchlich implementiert.

Jedes der zwei Tore (d. h. das Tor 0 und das Tor 1), die mit der SRAM-Speicherzelle 150 gekoppelt sind, kann ein Schrei ben von Daten in die Zelle durchführen, um eine Speicherzu griffsanforderung (z. B. eine Speicher-Schreib-Anforderung) zu erfüllen. Wie es gezeigt ist, sind Leitungen einer hohen Ebene BIT_P0 und WORT_0 und eine NBIT_P0-Leitung einer nied rigen Ebene implementiert, um für das Tor 0 einen Schreib vorgang auf die SRAM-Speicherzelle 150 zu ermöglichen, wäh rend Leitungen einer hohen Ebene BIT_P1 und WORT_1 und eine NBIT_P1-Leitung einer niedrigen Ebene implementiert sind, um für das Tor 1 einen Schreibvorgang auf die SRAM-Speicherzel le 150 zu ermöglichen. Der Betrieb dieser bekannten Imple mentierung ist gut bekannt und wird daher hierin lediglich kurz beschrieben. Typischerweise werden die Leitungen BIT_P0 und BIT_P1 auf. einem hohen Spannungspegel (d. h. einem logi schen Wert 1) gehalten, bis eine derselben aktiv auf einen niedrigen Spannungspegel (d. h. einen logischen Wert 0) gezogen wird. Wenn beispielsweise Daten von dem Tor 0 auf die SRAM-Speicherzelle 150 geschrieben werden, wird die BIT_P0-Leitung durch eine Außenquelle (z. B. einen Befehl, der durch den Prozessor ausgeführt wird) aktiv auf einen niedrigen Wert gezogen, wenn die Außenquelle das Schreiben eines logischen Werts 0 auf die SRAM-Speicherzelle 150 verlangt, während die NBIT_P0-Leitung auf einem hohen Spannungspegel (dem Gegenteil der BITPO-Leitung) gehalten wird. Andernfalls, wenn eine Außenquelle das Schreiben eines logischen Werts 1 auf die SRAM-Speicherzelle 150 verlangt, bleibt die BIT_P0-Leitung hoch, während die NBIT_P0-Leitung auf einen niedrigen Wert gezogen wird. Danach wird die WORT_0-Leitung aktiviert (zum Übergehen auf einen hohen Spannungspegel veranlaßt), wobei zu diesem Zeitpunkt der Wert der BIT_P0-Leitung auf die SRAM-Speicherzelle 150 geschrieben wird. Spezifischer wird der Spannungspegel der BIT_P0-Leitung über den N-Feldeffekttransistor 102 und der Spannungspegel der NBIT_P0-Leitung über den N-Feldeffekt transistor 112 übertragen, um ein Schreiben des Werts von BIT_P0 auf die DATEN-Leitung der kreuzgekoppelten Inver tierer 126 und 128 zu erreichen.

Eine gleichartige Operation wird durchgeführt, wenn Daten von dem Tor 1 auf die SRAM-Speicherzelle 150 geschrieben werden. Wenn beispielsweise Daten von dem Tor 1 in die SRAM-Speicherzelle 150 geschrieben werden, wird die BIT_P1- Leitung durch eine Außenquelle (z. B. einen Befehl, der durch den Prozessor ausgeführt wird) aktiv auf einen niedrigen Wert getrieben, wenn die Außenquelle das Schreiben eines logischen Werts 0 auf die SRAM-Speicherzelle 150 verlangt, während die NBIT_P1-Leitung auf einem hohen Spannungspegel (dem Gegenteil der BIT_P1-Leitung) gehalten wird. Andern falls, wenn eine Außenquelle das Schreiben eines logischen Werts 1 auf die SRAM-Speicherzelle 150 verlangt, bleibt die BIT_P1-Leitung auf einem hohen Wert, während die NBIT_P1- Leitung auf einen niedrigen Wert gezogen wird. Danach wird die WORT_1-Leitung aktiviert, wobei zu diesem Zeitpunkt der Wert der BIT_P1-Leitung in die SRAM-Speicherzelle 100 ge schrieben wird. Der Datenwert (z. B. ein logischer Wert 0 oder ein logischer Wert 1), der in die SRAM-Speicherzelle 150 geschrieben wird, ist als DATEN in Fig. 1B gezeigt, während das Komplement eines derartigen Werts als NDATEN gezeigt ist. Wie bei der Registerstruktur von Fig. 1A, wird die in Fig. 1B dargestellte SRAM-Speicherregisterstruktur als eine Doppel-Ende-Schreibstruktur bezeichnet, da dieselbe sowohl einen Datenübertrager (z. B. eine BIT-Leitung) als auch einen Komplementär = Datenübertrager (z. B. eine NBIT- Leitung) verwendet, um einen Datenwert in die SRAM-Spei cherzelle 150 zu schreiben. Beispielsweise ist ein Daten übertrager (z. B. die BIT P0-Leitung) und ein Komplementär- Datenübertrager (z. B. die NBIT_P0-Leitung) erforderlich, um einen Wert von dem Tor 1 auf die SRAM-Speicherzelle 150 zu schreiben, während ein Datenübertrager (z. B. BIT_P1) und ein Komplementär-Datenübertrager (z. B. NBIT_P1) erforderlich ist, um einen Wert von dem Tor 1 auf die SRAM-Speicherzelle 150 zu schreiben. Bei dieser Implementierung ist bei der SRAM-Speicherzelle 150 ein Invertierer eingebaut, um ein jeweiliges Signal NBIT zu erzeugen. Beispielsweise ist ein Invertierer 130 implementiert, um das Signal BIT_P0 zu invertieren, wodurch lokal das Signal NBIT_P0 erzeugt wird, während ein Invertierer 140 implementiert ist, um das Signal BIT_P1 zu invertieren, wodurch das Signal NBIT_P1 lokal erzeugt wird.

Typischerweise sind mehrere SRAM-Speicherzellen, wie bei spielsweise die SRAM-Speicherzelle 150, mit einem einzigen Datenübertrager für ein Tor (z. B. die BIT-Leitung) verbun den. Folglich kann eine einzige BIT-Leitung verwendet wer den, um für ein Tor Daten zu/aus mehreren SRAM-Speicherzel len 150 zu übertragen. Obwohl lediglich die SRAM-Speicher zelle 150 gezeigt ist, ist es daher verständlich, daß viele derartige SRAM-Speicherzellen für das Tor 0 mit der BIT_P0- Leitung ebenso wie für das Tor 1 mit der BIT_P1-Leitung, verbunden sein können, um eine Gruppe von SRAM-Speicher zellen zu bilden. Zusätzlich ist zu erkennen, daß zusätz liche Tore mit der SRAM-Speicherzelle 150 gekoppelt sein können. Obwohl lediglich zwei Tore (Tor 0 und Tor 1) als mit der SRAM-Speicherzelle 150 gekoppelt gezeigt sind, kann die SRAM-Speicherzelle 150 jede Anzahl von Toren, die mit der selben gekoppelt sind, aufweisen. Im allgemeinen ist es wiederum wünschenswert, eine große Anzahl von Toren aufzu weisen, die mit jeder SRAM-Speicherzelle 150 gekoppelt sind, um die Anzahl der Befehle zu erhöhen, die parallel verar beitet werden können, wodurch die Wirksamkeit eines Systems erhöht ist.

Die Doppel-Ende-Registerstruktur, die in Fig. 1B dargestellt ist, ist insofern problematisch, daß bei derselben für jedes Tor, das mit der SRAM-Speicherzelle gekoppelt ist, eine unerwünscht große Anzahl von Komponenten implementiert wer den muß, um Schreiboperationen durchzuführen. Bei dieser bekannten Implementierung müssen für jedes Tor, das mit der SRAM-Speicherzelle 150 gekoppelt ist, zwei Feldeffekt transistoren, ein Invertierer und zwei Leitungen einer hohen Ebene implementiert werden. Gemäß Fig. 1B müssen zwei Feld effekttransistoren (d. h. die N-Feldeffekttransistoren 122 und 124) implementiert werden, um zu ermöglichen, daß das Tor 1 für Schreiboperationen mit der SRAM-Speicherzelle 150 gekoppelt ist. Zusätzlich ist ein Invertierer (d. h. der Invertierer 140) erforderlich, um das NBIT_P1-Signal zum Durchführen einer Schreiboperation für das Tor 1 zu erzeu gen. Ferner müssen für das Tor 1 Leitungen oder Metallspuren einer hohen Ebene für zwei Leitungen (d. h. die Leitungen BIT_P1 und WORT_1) implementiert werden. Wenn ein drittes Tor für die SRAM-Speicherzelle 150 implementiert würde, müssten zwei zusätzliche Feldeffekttransistoren, ein zusätzlicher Invertierer und zwei zusätzliche Leitungen einer hohen Ebene (d. h. die Leitungen BIT_P2 und WORT_2) zu dem Entwurf von Fig. 1B hinzugefügt werden. Die bekannte Mehr-Tor-Struktur von Fig. 1B ist folglich nicht wünschens wert, da bei derselben für jedes Tor, das mit der SRAM- Speicherzelle 150 gekoppelt ist, eine unerwünscht große Anzahl von Komponenten und Leitungen einer hohen Ebene implementiert werden muß. Tatsächlich benötigt die bekannte Implementierung von Fig. 1B mehr Komponenten als es für die Implementierung von Fig. 1A Erforderlich ist, da in Fig. 1B für jedes Tor, das mit der SIIAM-Speicherzelle 150 gekoppelt ist, ein Invertierer eingebaut sein muß, um lokal die geeigneten NBIT-Signale zu erzeugen, die für das Schreiben von Daten von einem Tor erforderlich sind. Die bekannte Implementierung von Fig. 1B ergibt daher unerwünscht hohe Kosten und einen unerwünscht großen Verbrauch eines Ober flächenraums für jedes Tor, das bei derselben implementiert ist. Zusätzlich ermöglichen die in Fig. 1B dargestellten Komponenten lediglich einen Schreibvorgang von einem je weiligen Tor auf die Registerstruktur, wobei dieselben für ein jeweiliges Tor keinen Lesevorgang von der Register struktur ermöglichen. Das heißt, daß ein zusätzlicher Schaltungsaufbau (z. B. zusätzliche Feldeffekttransistoren) implementiert werden muß, um zu ermöglichen, daß für jedes Tor ein Lesevorgang aus der Registerstruktur erreicht wird, was ferner den Oberflächenraum, die Kosten und die Komple xität des Entwurfs erhöhen würde.

Fig. 2 liefert eine weitere exemplarische Implementierung für eine bekannte Registerstruktur. Die Implementierung in Fig. 2 schafft eine Einfach-Ende-Schreibstruktur. Wie es gezeigt ist, ist ein volles Übertragungs-Gatter bzw. Über tragungs-Gate implementiert, das ermöglicht, daß ein voller Spannungspegel von der BIT-Leitung eines Tors geschrieben werden kann. Daher ist es nicht erforderlich, daß ein Komplementär-Datenübertrager (z. B. eine NBIT-Leitung) einen Schreibvorgang für ein Tor durchführt. Dies bedeutet, daß bei der Einfach-Ende-Schreibstruktur der volle Spannungs pegel von der BIT-Leitung in die Speicherzelle geschrieben wird, und nicht, wie bei Doppel-Ende-Schreibstrukturen, daß ein Abschnitt des Spannungspegels durch die BIT-Leitung und ein Abschnitt durch die NBIT-Leitung geliefert wird.

Spezifischer weist die Implementierung von Fig. 2 kreuz gekoppelte Invertierer 126 und 128 zum Speichern von Daten (d. h. eines Datenbits) in der SRAM-Speicherzelle 200 auf. Die Struktur umfaßt ferner ein Übertragungs-Gatter, das einen N-Kanal-Feldeffekttransistor (N-Feldeffekttransistor) 224 und einen P-Kanal-Feldeffekttransistor (P-Feldeffekttran sistor) 226 zum Schreiben von Daten von dem Tor 0 in die Speicherzelle 200 aufweist. Wie es gezeigt ist, steuert das WORT_0-Signal den N-Feldeffekttransistor 224, wobei das WORT_0-Signal durch den Invertierer 222 invertiert wird, dessen Ausgangssignal den P-Feldeffekttransistor 226 steuert. Im Betrieb, wenn Daten von dem Tor 0 in die SRAM-Speicherzelle 200 geschrieben werden, wird die BIT_P0-Leitung durch eine Außenquelle (z. B. einen Befehl, der durch den Prozessor ausgeführt wird) aktiv auf einen niedrigen Wert getrieben, wenn die Außenquelle das Schreiben eines logischen Werts 0 in die SRAM-Speicherzelle 200 verlangt. Andernfalls, wenn eine Außenquelle das Schreiben eines logischen Werts 1 auf die SRAM-Speicherzelle 200 verlangt, bleibt die BIT_P0-Leitung hoch. Danach wird die WORT 0-Leitung aktiviert, wobei zu diesem Zeitpunkt der Wert der BIT_P0-Leitung über den N-Feldeffekttransistor 224 und den P-Feldeffekttransistor 226 in die SRAM-Speicherzelle 200 geschrieben wird. Der in die SRAM-Speicherzelle 200 ge schriebene Datenwert (z. B. ein logischer Wert 0 oder ein logischer Wert 1) ist als DATEN in Fig. 2 gezeigt, während das Komplement eines derartigen Werts als NDATEN gezeigt ist.

Es ist zu erkennen, daß für das Tor 1 ein Übertragungs-Gat ter, das einen N-Feldeffekttransistor 234 und einen P-Feld effekttransistor 236 aufweist, implementiert ist, um zu ermöglichen, daß das Tor 1 Daten in die Speicherzelle 200 schreibt. Wie es gezeigt ist, sind für das Tor 1 die Lei tungen BIT_P1 und WORT_1 implementiert. Die WORT 1-Leitung steuert den N-Feldeffekttransistor 234, wobei das WORT_1- Signal durch den Invertierer 232 invertiert wird, wobei das Ausgangssignal desselben den P-Feldeffekttransistor 236 steuert. Im Betrieb, wenn Daten von dem Tor 1 in die SRAM- Speicherzelle 200 geschrieben werden, wird die BIT_P1-Lei tung durch eine Außenquelle (z. B. ein Befehl, der durch den Prozessor ausgeführt wird) aktiv auf einen niedrigen Wert getrieben, wenn die Außenquelle das Schreiben eines logi schen Werts 0 auf die SRAM-Speicherzelle 200 verlangt. Andernfalls, wenn eine Außenquelle das Schreiben eines logischen Werts 1 auf die SRAM-Speicherzelle 200 verlangt, bleibt die BIT_P1-Leitung hoch. Daraufhin wird die WORT_1- Leitung aktiviert, wobei zu diesem Zeitpunkt der Wert der BIT_P1-Leitung über das Übertragungs-Gatter, das den N-Feldeffekttransistor 234 und den P-Feldeffekttransistor 236 aufweist, in die SRAM-Speicherzelle 200 geschrieben wird.

Eine Einfach-Ende-Registerstruktur, wie sie in Fig. 2 imple mentiert ist, ist allgemein wünschenswerter als eine Dop pel-Ende-Registerstruktur, da eine Leitung weniger erforder lich ist, um einen Schreibvorgang für jedes Tor durchzu führen. Das bedeutet, daß, gegenüber den beiden Leitungen BIT und NBIT, lediglich eine BIT-Leitung erforderlich ist, um einen Schreibvorgang von einem Tor in eine Speicherzelle 200 durchzuführen. Die Einfach-Ende-Registerstruktur, die in Fig. 2 dargestellt ist, ist jedoch insofern problematisch, daß bei derselben für jedes Tor, das mit der SRAM-Spei cherzelle gekoppelt ist, eine unerwünscht große Anzahl von Komponenten imglementiert werden muß, um Schreiboperationen durchzuführen. Bei dieser bekannten Implementierung müssen für jedes Tor, das mit der SRAM-Speicherzelle 200 gekoppelt ist, zwei Feldeffekttransistoren, ein Invertierer und zwei Leitungen einer hohen Ebene implementiert werden. Gemäß Fig. 2 müssen zwei Feldeffekttransistoren (d. h. der N-Feldeffekt transistor 234 und der P-Feldeffekttransistor 236) imple mentiert werden, um zu ermöglichen, daß das Tor 1 mit der SRAM-Speicherzelle 200 für Schreiboperationen gekoppelt ist. Zusätzlich muß ein Invertierer (d. h. der Invertierer 232) implementiert werden, um das Signal WORT 1 zum Steuern des P-Feldeffekttransistor 236 zu invertieren, um eine Schreib ogeration für das Tor 1 zu ermöglichen. Ferner müssen für das Tor 1 Leitungen einer hohen Ebene oder- Metallspuren für zwei Leitungen (d. h. die Leitungen BIT_P1 und WORT_1) imple mentiert werden. Wenn ein drittes Tor bei der SRAM-Speicher zelle 200 implementiert würde, müssten daher zwei zusätz liche Feldeffekttransistoren, ein zusätzlicher Invertierer und zwei zusätzliche Leitungen einer hohen Ebene (d. h. die Leitungen BIT_P2 und WORT_2) zu dem Entwurf von Fig. 2 hinzugefügt werden. Folglich ist die bekannte Mehr-Tor- Struktur von Fig. 2 nicht wünschenswert, da bei derselben für jedes Tor, das mit der SRAM-Speicherzelle 200 gekoppelt ist, eine unerwünscht große Anzahl von Komponenten und Leitungen implementiert werden muß. Die bekannte Implemen tierung von Fig. 2 ergibt daher unerwünscht hohe Kosten und einen unerwünscht großen Verbrauch eines Oberflächenraums für jedes darin implementierte Tor. Zusätzlich ermöglichen die in Fig. 2 dargestellten Komponenten lediglich einen Schreibvorgang von einem jeweiligen Tor auf die Register struktur, während dieselben einen Lesevorgang von einem jeweiligen Tor aus der Registerstruktur nicht ermöglichen. Das bedeutet, daß ein zusätzlicher Schaltungsaufbau (z. B. zusätzliche Feldeffekttransistoren) implementiert werden muß, um zu ermöglichen, daß für ein jeweiliges Tor ein Lesevorgang aus der Registerstruktur erreicht wird, was ferner den Oberflächenraum, die Kosten und die Komplexität des Entwurfs erhöhen würde.

In Fig. 3 ist eine weitere bekannte Implementierung einer Mehr-Tor-Registerstruktur gezeigt. Die Implementierung von Fig. 3 liefert eine Einfach-Ende-Schreibstruktur, die ermög licht, daß ein Wert von der BIT-Leitung geschrieben werden kann, ohne daß eine NBIT-Leitung einen Schreibvorgang durch führen muß. Bei dieser Implementierung wird ein herkömm licher N-Feldeffekttransistor-Klemm-Latch (N-FFET-Jam-Latch) verwendet, wobei Daten von dem Tor 0 durch den N-Feldeffekt transistor 318 und von dem Tor 1 durch den N-Feldeffekttran sistor 324 in die Registerstruktur geschrieben werden. Spe zifischer weist die Implementierung vvn Fig. 3 kreuzgekop pelte Invertierer 126 und 128 zum Speichern von Daten (d. h. zum Speichern eines Datenbits) in der SRAM-Speicherzelle 300 auf. Die Struktur umfaßt ferner einen N-Feldeffekttransistor 318 zum Schreiben von Daten von dem Tor 0 (d. h. von der BIT_P0-Leitung) in die Speicherzelle 200. Wie es gezeigt ist, steuert die WORT_0-Leitung den N-Feldeffekttransistor 318, um ein Schreiben von Daten von der BIT_P0-Leitung in die Speicherzelle 300 durchzuführen.

Im Betrieb, wenn Daten von dem Tor 0 in die SRAM-Speicher zelle 300 geschrieben werden, wird die BIT_P0-Leitung durch eine Außenquelle (z. B. einen Befehl, der durch den Prozessor ausgeführt wird) aktiv auf einen niedrigen Wert getrieben, wenn die Außenquelle das Schreiben eines logischen Werts 0 auf die SRAM-Speicherzelle 300 verlangt. Andernfalls, wenn eine Außenquelle das Schreiben eines logischen Werts 1 auf die SRAM-Speicherzelle 300 verlangt, bleibt die BIT_P0-Lei tung auf einem hohen Wert. Danach wird die WORT_0-Leitung aktiviert, wobei zu diesem Zeitpunkt der Wert der BIT_P0- Leitung über den N-Feldeffekttransistor 318 in die SRAM- Speicherzelle 300 geschrieben wird. Der in die SRAM-Spei cherzelle 300 geschriebene Datenwert (z. B. ein logischer Wert 0 oder ein logischer Wert 1) ist als DATEN in Fig. 3 gezeigt, während das Komplement eines derartigen Werts als NDATEN gezeigt ist. Das Mehr-Tor-Register von Fig. 3 umfaßt ferner den N-Feldeffekttransistor 320, der für das Tor 1 implementiert ist, um zu ermöglichen, daß das Tor 1 Daten in die Speicherzelle 300 schreibt. Wie es gezeigt ist, sind die Leitungen BIT_P1 und WORT_1 bezüglich Tor 1 implementiert. Die WORT 1-Leitung steuert den N-Feldeffekttransistor 320, um ein Schreiben von Daten von der BIT_P1-Leitung in die Speicherzelle 300 durchzuführen. Im Betrieb, wenn Daten von dem Tor 1 in die SRAM-Speicherzelle 300 geschrieben werden, wird die BIT_P1-Leitung durch eine Außenquelle (z. B. einen Befehl, der durch den Prozessor ausgeführt wird) aktiv auf einen niedrigen Wert getrieben, wenn die Außenquelle das Schreiben eines logischen Werts 0 auf die SRAM-Speicherzelle 300 verlangt. Andernfalls, wenn eine Außenquelle das Schrei ben eines logischen Werts 1 auf die SRAM-Speicherzelle 300 verlangt, bleibt die BIT P1-Leitung auf einem hohen Wert. Daraufhin wird die WORT_1-Leitung aktiviert, wobei zu diesem Zeitpunkt der Wert der BIT_P1-Leitung über den N-Feldeffekt transistor 320 in die SRAM-Speicherzelle 300 geschrieben wird. Es ist zu erkennen, daß, wenn ein Tor einen logischen Wert 1 in die Registerstruktur 300 schreibt, es erforderlich ist, daß der N-Feldeffekttransistor 318 einen schwachen Wert 1 in die kreuzgekoppelten Invertierer 126 und 128 schreibt.

Eine Einfach-Ende-Registerstruktur, wie sie in Fig. 3 implementiert ist, ist allgemein wünschenswerter als eine Doppel-Ende-Registerstruktur, da eine Leitung weniger erforderlich ist, um einen Schreibvorgang für jedes Tor durchzuführen. Das heißt, daß lediglich ein Datenübertrager (z. B. eine BIT-Leitung), im Gegensatz zu sowohl einem Datenübertrager als auch einem Komplementär-Datenübertrager (z. B. eine NBIT-Leitung), erforderlich ist, um einen Schreibvorgang von einem Tor in eine Speicherzelle 300 durchzuführen. Ferner ist die bekannte Mehr-Tor-Register struktur von Fig. 3 aufgrund des relativ kleinen Betrags eines Schaltungsaufbaus, der implementiert werden muß, um ein zusätzliches Tor zum Schreiben in die Speicherzelle 300 zu koppeln, eine der am meisten wünschenswertesten bekannten Lösungen. Spezifischer muß bei der bekannten Lösung von Fig. 3 für jedes Tor, das mit der SRAM-Speicherzelle 300 gekop pelt ist, lediglich ein Feldeffekttransistor und zwei Lei tungen einer hohen Ebene implementiert werden, um Schreib operationen durchzuführen. Beispielsweise muß lediglich ein Feldeffekttransistor (d. h. der N-Feldeffekttransistor 320) implementiert werden, um zu ermöglichen, daß das Tor 1 mit der SRAM-Speicherzelle 300 für Schreiboperationen gekoppelt ist. Zusätzlich müssen für das Tor 1 Leitungen oder Metall spuren einer hohen Ebene lediglich für zwei Leitungen (d. h. die Leitungen BIT_P1 und WORT_1) implementiert werden. Wenn bei der SRAM-Speicherzelle 300 ein drittes Tor implementiert wäre, müssten daher lediglich ein zusätzlicher Feldeffekt transistor und lediglich zwei zusätzliche Leitungen einer hohen Ebene (d. h. die Leitungen BIT_P2 und WORT_2) zu dem Entwurf von Fig. 3 hinzugefügt werden. Folglich ist die bekannte Mehr-Tor-Struktur von Fig. 3 eine wünschenswertere Implementierung als andere bekannte Lösungen, da für jedes Tor, das mit der SRAM-Speicherzelle 300 gekoppelt ist, eine geringer Anzahl von Komponenten und Leitungen einer hohen Ebene implementiert werden muß. Daher können mehrere Tore mit der Struktur von Fig. 3 auf eine Art und Weise gekoppelt sein, die weniger kostenaufwendig ist und weniger Oberflä chenraum als andere bekannte Lösungen verbraucht.

Die in Fig. 3 dargestellte Mehr-Tor-Registerstruktur ist jedoch in der Hinsicht problematisch, daß dieselbe versagt, für ein Tor ein Schreiben von Daten verläßlich durchzufüh ren, wenn die Struktur unter Verwendung von Klein-Bauele ment-Geometrien implementiert ist, die heutzutage gebräuch lich implementiert sind. Das heißt, daß, wenn die Mehr-Tor- Registerstruktur von Fig. 3 in Klein-Bauelement-Geometrien implementiert ist, die Schreibspanne auf einen nichtan nehmbaren Pegel abnimmt, wenn dieselbe in einem heutzutage gebräuchlichen Klein-Bauelement-Geometrie-Prozeß implemen tiert ist. Beispielsweise ist, wenn eine Implementierung in einer Klein-Bauelement-Geometrie vorgesehen ist, die Ver sorgungsspannung zu dem Gatter des N-Feldeffekttransistors (z. B. des N-Feldeffekttransistors 320), der zum Schreiben von Daten in die Speicherzelle verwendet wird, reduziert, wodurch die Schwellspannung über einen solchen N-Feld effekttransistor ein größerer Prozentsatz der Versorgungs spannung für den N-Feldeffekttransistor wird. Daher ist die Implementierung von Fig. 3 in der Hinsicht nicht wünschens wert, daß die Schreibspanne auf einen unannehmbaren Pegel abnimmt, wenn eine Implementierung bei einem heutzutage gebräuchlichen Klein-Bauelement-Geometrie-Prozess vorgesehen ist.

Angesichts der vorhergehenden Beschreibung sind bekannte Entwürfe problematisch, da, wenn bei dem Entwurf die Anzahl von Toren zunimmt, typischerweise die Anzahl von Feldeffekt transistoren zunimmt, wodurch zur Erhöhung der Anzahl von Toren bei einem Entwurf merklich mehr Oberflächenraum und mehr Leistung verbraucht wird, wodurch sich zusätzliche Kosten ergeben. Das heißt, daß bekannte Entwürfe typischer weise eine relativ große Anzahl von zusätzlichen Feldeffekt transistoren benötigen, um dem Entwurf ein zusätzliches Tor hinzuzufügen. Zusätzlich benötigen Doppel-Ende-Schreib strukturen typischerweise mehr Leitungen einer hohen Ebene (z. B. sowohl eine BIT-Leitung als auch eine NBIT-Leitung) für jedes implementierte Tor, was ferner die Zellgröße und Belastung des Entwurfs erhöht. Zusätzlich benötigen viele bekannte Registerstrukturen einen zusätzlichen Schaltungs aufbau über denjenigen hinaus, der für eine Schreiboperation benötigt wird, um eine Leseoperation für ein Tor, das mit der Registerstruktur gekoppelt ist, zu ermöglichen. Um zu ermöglichen, daß ein Tor in der Lage ist, einen Lesevorgang von einer Registerstruktur und einen Schreibvorgang in eine Registerstruktur durchzuführen, erhöhen sich daher der Ober flächenraum, die Kosten und die Komplexität von vielen be kannten Entwürfen. Eine erhöhte Zellgröße ist direkt mit einer reduzierten Schnelligkeit und erhöhten Kosten des Registers gleichzusetzen. Wenn Geometrien und Spannungen für eine Registerstruktur abnehmen, sind manche bekannte Ent würfe bezüglich Schreiboperationen nicht mehr zuverlässig. Wenn die Geometrien und Spannungen für eine Registerstruktur abnehmen, erhöht sich bei bekannten Entwürfen ferner das auftretende Potential bezüglich einer Rate eines weichen Fehlers (SER; SER = Soft Error Rate) und bezüglich einer leisen Datenverletzung (SDC; SDC = Silent Data Corruption). Diese Fehler werden im allgemeinen durch Alpha-Partikel verursacht, die auf den Diffusionsbereich auf dem Speicher element aufschlagen. Bei der relativ großen Anzahl von Feldeffekttransistoren, die mit dem Diffusionsbereich gekoppelt sind, wie sie typischerweise bei herkömmlichen Doppel-Ende-Schreib- und Voll-Übertrag-Gatter-Entwürfen implementiert sind, nehmen die SER- und SDC-Probleme zu.

Angesichts der vorhergehenden Beschreibung besteht ein Wunsch nach einer Registerstruktur, die ermöglicht, daß mehrere Tore mit der Registerstruktur gekoppelt werden können, um einen Speicherzugriff auf dieselbe (z. B. eine Speicher-Schreib-Operation und/oder eine Speicher-Lese- Operation) durchzuführen. Ein weiterer Wunsch besteht nach einer Registerstruktur, bei der zum Koppeln eines Tors mit einer Speicherzelle zum Durchführen von Schreiboperationen eine relativ kleine Anzahl von Komponenten implementiert werden muß. Ein weiterer Wunsch besteht nach einer Re gisterstruktur, bei der zum Ermöglichen, daß ein Tor in der Lage ist, Schreiboperationen auf eine Speicherzelle durch zuführen, eine relativ kleine Anzahl von Leitungen einer hohen Ebene (z. B. Leitungen oder Metallspuren) implementiert werden muß. Folglich besteht ein Bedarf nach einer Register struktur, die einen relativ geringen Betrag eines Ober flächenraums verbraucht, um ein Tor mit einer Speicherzelle zum Durchführen von Schreiboperationen zu koppeln. Ferner besteht ein Bedarf nach einer Registerstruktur, bei der das Implementieren eines Tors zum Durchführen von Schreibope rationen auf eine Speicherzelle kosteneffizient ist. Ein noch weiterer Bedarf besteht nach einer Registerstruktur, die ermöglicht, daß verläßliche Schreibvorgänge in einem Niedrig-Spannung-Klein-Bauelementegeometrie-Prozeß durchge führt werden können. Ein noch weiterer Bedarf besteht nach einer Registerstruktur, die ermöglicht, daß verläßliche Lesevorgänge durch ein Tor durchgeführt werden können, das mit einer Registerstruktur gekoppelt ist, ohne daß ein großer Betrag eines zusätzlichen zu implementierenden Schaltungsaufbaus über denjenigen hinaus erforderlich ist, der benötigt wird, um zu ermöglichen, daß das Tor in der Lage ist, einen Schreibvorgang auf die Registerstruktur durchzuführen.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Vorrichtung und ein Verfahren zu schaffen, die es ermög lichen, daß bei einer Registerstruktur ein Schreib-Vorgang eines oder mehrerer Tore auf eine Registerstruktur durchge führt werden kann, ohne daß ein großer Betrag eines Schal tungsaufbaus implementiert werden muß.

Diese Aufgabe wird durch Vorrichtungen gemäß Anspruch 7 oder 18 und ein Verfahren gemäß Anspruch 1 gelöst.

Diese und andere Aufgaben, Merkmale und technische Vorteile werden durch ein System und ein Verfahren erreicht, die einen Impulsschreibmechanismus vorsehen, um zu ermöglichen, daß ein Tor einen Schreibvorgang auf eine Registerstruktur durchführen kann, ohne daß für ein solches Tor ein großer Betrag eines Schaltungsaufbaus für ein derartiges Tor imple mentiert werden muß, um einen Schreibvorgang auf dieselbe zu erreichen. Bei einem bevorzugten Ausführungsbeispiel können folglich ein oder mehrere Tore mit einer Registerstruktur auf eine Art und Weise gekoppelt sein, die ermöglicht, daß die Tore die Fähigkeit eines Schreibens von Daten in die Registerstruktur aufweisen, ohne daß ein großer Betrag eines Schaltungsaufbaus implementiert werden muß, um für jedes Tor eine derartige Fähigkeit zu ermöglichen. Zusätzlich kann oder können bei einem bevorzugten Ausführungsbeispiel ein oder mehrere Tore mit einer Registerstruktur auf eine Art und Weise gekoppelt sein, die ermöglicht, daß die Tore die Fähigkeit aufweisen, ein Lesen von Daten von der Register struktur durchzuführen, ohne einen zusätzlichen Schaltungs aufbau über denjenigen hinaus zu benötigen, der erforderlich ist, um zu ermöglichen, daß die Tore einen Schreibvorgang auf die Registerstruktur durchführen.

Bei einem bevorzugten Ausführungsbeispiel ist eine Register struktur geschaffen, die eine Speicherzelle aufweist, die am meisten bevorzugt eine SRAM-Speicherzelle ist. Beispiels weise weist die Speicherzelle bei einem am meisten bevor zugten Ausführungsbeispiel kreuzgekoppelte Invertierer auf, die angeordnet sind, um ein Datenbit zu speichern. Zusätz lich weist ein bevorzugtes Ausführungsbeispiel zumindest ein Tor auf, das mit der Registerstruktur auf eine solche Art und Weise gekoppelt, daß das zumindest eine Tor in der Lage ist, einen Speicherzugriff auf die Speicherzelle (z. B. einen Speicher-Schreib-Vorgang und/oder einen Speicher-Lese-Vor gang) durchzuführen. Bei einem bevorzugten Ausführungsbei spiel ist eine Einfach-Ende-Schreibstruktur implementiert, bei der ein Datenübertrager (z. B. eine BIT-Leitung) verwen det wird, um einen Datenwert für ein Tor zu übertragen. Spezifischer ist bei einem bevorzugten Ausführungsbeispiel eine BIT-Leitung für jedes Tor implementiert. Beispielsweise kann bei einem ersten Tor dafür eine BIT_P0-Leitung imple mentiert sein, während bei einem zweiten Tor dafür eine BIT_P1-Leitung implementiert sein kann, usw. Bei einem bevorzugten Ausführungsbeispiel ist ein Speicherzugriffs mechanismus mit jeder BIT-Leitung gekoppelt, um zu ermög lichen, daß Daten von der BIT-Leitung eines Tors in die Speicherzelle der Registerstruktur geschrieben werden kann. Am meisten bevorzugt ist ein solcher Speicherzugriffs mechanismus ein Übertragungs-Gatter (z. B. ein N-Feldeffekt transistor), das mit einer BIT-Leitung eines Tors gekoppelt ist. Zusätzlich ist bei einem bevorzugten Ausführungsbei spiel das Übertragungs-Gatter (z. B. ein N-Feldeffekttran sistor) angeordnet, um zu ermöglichen, daß die BIT-Leitung auf den Spannungspegel der Daten, die in der Speicherzelle gespeichert sind, eingestellt werden kann, wodurch ermög licht wird, daß ein Tor, das einer derartigen BIT-Leitung zugeordnet ist, ein Lesen der Daten aus der Speicherzelle durchführen kann.

Zusätzlich weist ein bevorzugtes Ausführungsbeispiel einen Schreibimpulsmechanismus (oder einen Rücksetz-Mechanismus) auf, der in der Lage ist, den Wert der Speicherzelle auf einen Anfangswert bzw. Initialwert einzustellen, bevor von einem Tor ein Schreiben auf eine derartige Speicherzelle durchgeführt wird. Am meisten bevorzugt ist der Schreib impulsmechanismus ein N-Feldeffekttransistor, der durch ein Schreibimpulssignal gesteuert wird. Folglich wird bei einem bevorzugten Ausführungsbeispiel, bevor eine Schreiboperation auf eine Speicherzelle durchgeführt wird, das Schreibim pulssignal aktiviert (führt beispielsweise einen Übergang von einem niedrigen Spannungspegel zu einem hohen Span nungspegel durch), wodurch bewirkt wird, daß der N-Feldef fekttransistor, den Speicherzellenwert auf einen hohen Spannungspegel einstellt. Ferner wird eine WORT-Leitung, die dem Tor zugeordnet ist, das das Schreiben von Daten auf die Speicherzelle verlangt, aktiviert, wodurch ein Speicherzu griffsmechanismus für ein solches Tor eingeschaltet wird. Spezifischer wird die WORT-Leitung, die einem solchen Tor zugeordnet ist, aktiviert, wodurch bewirkt wird, daß ein N-Feldeffekttransistor, der mit der BIT-Leitung eines sol chen Tors gekoppelt ist, eingeschaltet wird. Die BIT-Lei tung, die einem solchen Tor zugeordnet ist, wird auf den gewünschten Wert eingestellt, der auf die Speicherzelle geschrieben werden soll. Wenn bei einem bevorzugten Ausfüh rungsbeispiel der Wert der BIT-Leitung der gleiche wie der Anfangswert ist, auf den die Speicherzelle initialisiert wurde, ermöglicht der Speicherzugriffsmechanismus, daß die Speicherzelle auf einem derartigen Anfangswert bleibt, wo durch der verlangte Schreibvorgang erreicht wird. Wenn sich jedoch der Wert der BIT-Leitung von dem Anfangswert unter scheidet, auf den die Speicherzelle initialisiert wurde, führt der Speicherzugriffsmechanismus einen Übergang der Speicherzelle von dem Anfangswert auf den Wert der BIT- Leitung durch.

Spezifischer wird bei einem bevorzugten Ausführungsbeispiel ein Schreibimpuls aktiviert, bevor eine Schreiboperation auf eine Speicherzelle durchgeführt wird, wodurch bewirkt wird, daß ein N-Feldeffekttransistor die Speicherzelle auf einen hohen Spannungspegel initialisiert. Ferner wird die WORT- Leitung für ein Tor aktiviert, wodurch bewirkt wird, daß ein N-Feldeffekttransistor, der mit der BIT-Leitung eines der artigen Tors gekoppelt ist, eingeschaltet wird. Wenn eine Schreiboperation von einem Tor durchgeführt wird, wird die BIT-Leitung eines solchen Tors auf den gewünschten Wert (d. h. einen logischen Wert 1 oder einen logischen Wert 0) gesetzt, der auf die Speicherzelle geschrieben werden soll. Wenn sich die BIT-Leitung auf einem niedrigen Spannungspegel (d. h. einem logischen Wert 0) befindet, entlädt der N-Feld effekttransistor, der mit der BIT-Leitung gekoppelt ist, die Speicherzelle auf einen niedrigen Spannungswert, wodurch ein Schreibvorgang eines logischen Werts 0 auf die Speicherzelle erreicht wird. Wenn die BIT-Leitung einen hohen Spannungs pegel aufweist, entlädt jedoch der N-Feldeffekttransistor, der mit der BIT-Leitung gekoppelt ist, die Speicherzelle nicht, wodurch ein Schreibvorgang eines logischen Werts 1 auf die Speicherzelle erreicht ist (da die Speicherzelle auf einem hohen Spannungspegel bleibt).

Bei einem bevorzugten Ausführungsbeispiel ermöglicht der Speicherzugriffsmechanismus eines Tors (z. B. ein N-Feld effekttransistor, der mit dem Tor der BIT-Leitung gekoppelt ist) zusätzlich, daß das Tor ein Lesen von Daten von der Speicherzelle durchführen kann. Beispielsweise ist bei einem bevorzugten Ausführungsbeispiel die BIT-Leitung eines Tors auf einen hohen Spannungspegel (d. h. einen logischen Wert 1) vorgeladen, wobei, wenn das Durchführen einer Leseoperation für ein Tor verlangt wird, die WORT-Leitung für ein derarti ges Tor aktiviert wird, wodurch der Speicherzugriffsmecha nismus des Tors eingeschaltet wird. Wenn der Datenwert der Speicherzelle kein logischer Wert 1 ist, führt der Speicher zugriffsmechanismus für das Tor einen Übergang der BIT- Leitung auf einen niedrigen Spannungspegel durch, wodurch ein Lesevorgang eines logischen Werts 0 von der Speicher zelle auf das Tor durchgeführt ist. Andererseits, wenn der Datenwert einer Speicherzelle ein logischer Wert 1 ist, führt der Speicherzugriffsmechanismus für das Tor keinen Übergang der BIT-Leitung auf einen niedrigen Spannungspegel durch, wodurch ein Lesevorgang eines logischen Werts 1 von der Speicherzelle des Tors erreicht ist. Wenn der Schreibim puls nicht aktiviert wird, wenn die WORT-Leitung für ein Tor aktiviert wird, führt bei einem bevorzugten Ausführungsbei spiel das Tor einen Lesevorgang von der Speicherzelle durch.

Bei einem bevorzugten Ausführungsbeispiel ist eine Mehr- Tor-Registerstruktur geschaffen, die ermöglicht, daß zuver lässige Schreibvorgänge bei einem Niedrig-Spannung-Klein- Bauelement-Geometrie-Prozeß durchgeführt werden können. Spezifischer ermöglicht ein bevorzugtes Ausführungsbeispiel, daß bei einem Niedrig-Spannung-Klein-Bauelement-Geometrie- Prozeß durch einen einzelnen Speicherzugriffsmechanismus (z. B. ein einzelnes N-Feldeffekttransistor-Gatter) ver läßliche Schreibvorgänge für jedes Tor durchgeführt werden können. Zusätzlich werden bei einem bevorzugten Ausführungs beispiel Schreib-Spanne-Probleme vermieden, die bei bekann ten Entwürfen zu finden sind, die einen N-Feldeffekttran sistor benötigen, um einen schwachen Wert 1 auf die Spei cherzelle zu schreiben.

Bei einem bevorzugten Ausführungsbeispiel ist bei einer Registerstruktur daher ein Schreibimpulsmechanismus (z. B. ein Rücksetz-N-Feldeffekttransistor) implementiert. Zusätz lich muß lediglich ein N-Feldeffekttransistor für jedes Tor implementiert werden, um zu ermöglichen, daß ein solches Tor einen Schreibvorgang auf die Registerstruktur durchführen kann. Bei einem bevorzugten Ausführungsbeispiel ermöglicht ferner der für jedes Tor implementierte N-Feldeffekttran sistor nicht nur, daß jedes Tor die Fähigkeit aufweist, ein Schreiben auf die Registerstruktur durchzuführen, sondern auch, daß jedes Tor die Fähigkeit aufweist, ein Lesen aus der Registerstruktur durchzuführen. Folglich muß bei der Registerstruktur eines bevorzugten Ausführungsbeispiels für jedes Tor ein geringerer Schaltungsaufbau als bei bekannten Implementierungen implementiert werden, um zu ermöglichen, daß das Tor eine verläßliche Schreiboperation auf eine Speicherzelle durchführen kann. Ferner muß für jedes Tor ein geringerer Schaltungsaufbau als bei bekannten Implementie rungen implementiert werden, um zu ermöglichen, daß das Tor eine verläßliche Leseoperation aus der Speicherzelle durch führt. Da für jedes zusätzliche Tor, das mit einer Register struktur gekoppelt ist, ein kleinerer Betrag eines Schal tungsaufbaus implementiert werden muß, werden die Vorteile eines bevorzugten Ausführungsbeispiels gesteigert, wenn die Anzahl von Schreib-Toren, die bei einer Registerstruktur implementiert sind, zunimmt.

Es ist zu verstehen, daß ein technischer Vorteil eines Aspekts der vorliegenden Erfindung darin besteht, daß eine Registerstruktur geschaffen ist, die ermöglicht, daß mehrere Tore mit der Registerstruktur gekoppelt sein können, um einen Speicherzugriff darauf durchzuführen (z. B. eine Spei cher-Schreib-Operation und/oder eine Speicher-Lese-Ope ration). Ein weiterer technischer Vorteil eines Aspekts der vorliegenden Erfindung besteht darin, daß eine Register struktur geschaffen ist, bei der eine relativ kleine Anzahl von Komponenten implementiert werden muß, um ein Tor mit einer Speicherzelle zu koppeln, um Schreiboperationen durchzuführen. Folglich sind der Oberflächenraum, die Kosten und die Komplexität der Registerstruktur unterhalb dieje nigen reduziert, die typischerweise bei bekannten Register strukturen erforderlich sind. Ein weiterer technischer Vorteil eines Aspekts der vorliegenden Erfindung besteht darin, daß eine Registerstruktur geschaffen ist, bei der eine relativ kleine Anzahl von Komponenten zur Kopplung eines Tors mit einer Speicherzelle zum Durchführen von Leseoperationen implementiert werden muß. Tatsächlich werden bei einem bevorzugten Ausführungsbeispiel keine zusätzlichen Komponenten über diejenigen hinaus benötigt, die imple mentiert sind, um zu ermöglichen, daß ein Tor eine Schreib operation auf die Speicherzelle durchführt, um zu ermögli chen, daß ein solches Tor eine Leseoperation von der Spei cherzelle durchführt. Ein weiterer technischer Vorteil eines Aspekts der vorliegenden Erfindung besteht darin, daß eine Registerstruktur geschaffen ist, die ermöglicht, daß bei einem Niedrig-Spannung-Klein-Bauelement-Geometrie-Prozeß verläßliche Schreibvorgänge (und verläßliche Lesevorgänge) durchgeführt werden können. Ein noch weiterer technischer Vorteil eines Aspekts der vorliegenden Erfindung besteht darin, daß eine Registerstruktur geschaffen ist, bei der eine relativ kleine Anzahl von Leitungen einer hohen Ebene (z. B. Verdrahtungsleitungen oder Metallspuren) implementiert werden muß, um zu ermöglichen, daß ein Tor in der Lage ist, Schreibvorgänge auf eine Speicherzelle durchzuführen. Beispielsweise müssen bei einem bevorzugten Ausführungs beispiel lediglich zwei Leitungen einer hohen Ebene (d. h. eine BIT-Leitung und eine WORT-Leitung) für jedes Tor imple mentiert werden, das mit der Registerstruktur gekoppelt ist.

Die vorhergehende Beschreibung hat die Merkmale und tech nischen Vorteile der vorliegenden Erfindung eher grob dargestellt, damit die nachfolgende detaillierte Beschrei bung der Erfindung besser verstanden werden kann. Zusätz liche Merkmale und Vorteile der Erfindung, die den Gegen stand der Ansprüche der Erfindung bilden werden hierin nachfolgend beschrieben.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1A eine bekannte Mehr-Tor-Registerstruktur, die einen Doppel-Ende-Schreibvorgang durchführt;

Fig. 1B eine weitere bekannte Mehr-Tor-Registerstruktur, die einen Doppel-Ende-Schreibvorgang durchführt;

Fig. 2 eine weitere bekannte Mehr-Tor-Registerstruktur, bei der ein Übertragungs-Gatter implementiert ist, um einen Einfach-Ende-Schreibvorgang durchzuführen;

Fig. 3 noch eine weitere Mehr-Tor-Registerstruktur, die einen Einfach-Ende-Schreibvorgang durchführt;

Fig. 4 eine exemplarische Implementierung eines bevor zugten Ausführungsbeispiels für eine Register struktur;

Fig. 5 exemplarische Signalverläufe für einen Schreib vorgang auf eine Registerstruktur bei einem bevor zugten Ausführungsbeispiel;

Fig. 6 eine exemplarische Implementierung eines bevor zugten Ausführungsbeispiels für eine Register struktur, die für ein Tor, das mit einer derartigen Registerstruktur gekoppelt ist, sowohl Lese- als auch Schreib-Operationen ermöglicht; und

Fig. 7 exemplarische Signalverläufe für eine Leseoperation aus einer Registerstruktur eines bevorzugten Aus führungsbeispiels.

In Fig. 4 ist eine exemplarische Implementierung eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung dargestellt. Ein bevorzugtes Ausführungsbeispiel schafft eine Registerstruktur 400, die als eine SRAM-Speicherzelle oder jeder andere Speichertyp (z. B. jeder andere RAM-Spei cher) implementiert sein kann. Wie es gezeigt ist, ist bei einem bevorzugten Ausführungsbeispiel eine Einfach-Ende- Schreibstruktur implementiert, die ermöglicht, daß ein voller Spannungspegel von dem Datenübertrager (z. B. einer BIT-Leitung) eines Tors geschrieben werden kann, ohne daß ein Komplementär-Datenübertrager (z. B. eine NBIT-Leitung) einen solchen Schreibvorgang durchführen muß. Daher braucht eine relativ geringe Anzahl von Leitungen für jedes Tor, das mit einer Registerstruktur gekoppelt ist, implementiert zu werden. Am meisten bevorzugt umfaßt die Mehr-Tor-Register struktur von Fig. 4 eine SRAM-Speicherzelle 400, die kreuz gekoppelte Invertierer 426 und 428 zum Speichern von Daten (d. h. eines Datenbits) in der SRAM-Speicherzelle 400 auf weist. Die SRAM-Speicherzelle 400 von Fig. 4 ist eine Spei cherzelle, die in der Lage ist, ein Datenbit (d. h. einen logischen Wert 1 oder einen logischen Wert 0) zu speichern. Bei einem System sind typischerweise viele derartige SRAM- Speicherzellen 400 implementiert, um die gewünschte Menge eines SRAM-Speichers zu liefern.

Bei der exemplarischen Implementierung von Fig. 4 sind zwei Tore (d. h. ein Tor 0 und ein Tor 1) mit einer SRAM-Spei cherzelle 400 gekoppelt. Bei der exemplarischen Implemen tierung von Fig. 4 kann jedes der zwei Tore, die mit der SRAM-Speicherzelle 400 gekoppelt sind, ein Schreiben von Daten in die Zelle, durchführen, um eine Speicherzugriffs anforderung (z. B. eine Speicher-Schreib-Anforderung) zu erfüllen. Spezifischer können bei der exemplarischen Imple mentierung von Fig. 4 durch den N-Feldeffekttransistor 418 Daten von einem ersten Tor (d. h. dem Tor 0) und durch den N-Feldeffekttransistor 422 Daten von einem zweiten Tor (d. h. dem Tor 1) in die Registerstruktur 400 geschrieben werden. Wie es gezeigt ist, sind die Leitungen BIT_P0 und WORT_0 implementiert, um für das Tor 0 einen Schreibvorgang in die SRAM-Speicherzelle 400 zu ermöglichen, während die Leitungen BIT_P1 und WORT_1 implementiert sind, um für das Tor 1 einen Schreibvorgang in die SRAM-Speicherzelle 400 zu ermöglichen. Das heißt, daß für ein erstes Tor (d. h. das Tor 0) eine WORT_0-Leitung implementiert ist, die den N-Feldeffekttran sistor 418 steuert, um ein Schreiben von Daten von der BIT_P0-Leitung in die Speicherzelle 400 durchzuführen, wäh rend für ein zweites Tor (d. h. das Tor 1) eine WORT_1-Lei tung implementiert ist, die den N-Feldeffekttransistor 422 steuert, um ein Schreiben von Daten von der BIT P1-Leitung in die Speicherzelle 400 durchzuführen.

Vorzugsweise sind die Leitungen BIT_P0 und BIT_P1 auf einem hohen Spannungspegel gehalten (d. h. einem logischen Wert 1), bis eine derselben aktiv auf einen niedrigen Spannungspegel (d. h. einen logischen Wert 0) gezogen wird. Wenn im Betrieb Daten von dem Tor 0 in die SRAM-Speicherzelle 400 geschrie ben werden, wird die HIT_P0-Leitung durch eine Außenquelle (z. B. ein Befehl, der durch den Prozessor ausgeführt wird) aktiv auf einen niedrigen Wert getrieben, wenn die Außen quelle das Schreiben eines logischen Werts 0 auf die SRAM- Speicherzelle 400 verlangt. Andernfalls, wenn eine Außen quelle das Schreiben eines logischen Werts 1 auf die SRAM- Speicherzelle 400 verlangt, bleibt die BIT_P0-Leitung auf einem hohen Wert. Danach wird die WORT_0-Leitung aktiviert, wobei zu diesem Zeitpunkt der Wert der BIT_P0-Leitung über den N-Feldeffekttransistor 418 in die SRAM-Speicherzelle 400 geschrieben wird. Spezifischer wird der Spannungspegel von BIT_P0 über den N-Feldeffekttransistor 418 übertragen, um einen Schreibvorgang des Werts von BIT_P0 auf die DATEN-Lei tung der kreuzgekoppelten Invertierer 426 und 428 zu er reichen. Folglich wird der in die SRAM-Speicherzelle 400 geschriebene Datenwert (z. B. ein logischer Wert 0 oder ein logischer Wert 1) in Fig. 4 als DATEN gezeigt, während das Komplement eines derartigen Werts als NDATEN gezeigt ist.

Das Mehr-Tor-Register von Fig. 4 umfaßt ferner einen N-Feld effekttransistor 422, der für ein Tor 1 implementiert ist, um zu ermöglichen, daß das Tor 1 ein Schreiben von Daten in die Speicherzelle 400 durchführen kann. Wie es gezeigt ist, sind die Leitungen BIT_P1 und WORT_1 für das Tor 1 implemen tiert. Die WORT_1-Leitung steuert den N-Feldeffekttransistor 422, um ein Schreiben von Daten von der BIT_P1-Leitung in die Speicherzelle 400 durchzuführen. Wenn im Betrieb Daten von dem Tor 1 in die SRAM-Speicherzelle 400 geschrieben werden, wird die BIT_P1-Leitung durch eine Außenquelle (z. B. einen Befehl, der durch den Prozessor ausgeführt wird) aktiv auf einen niedrigen Wert getrieben, wenn die Außenquelle das Schreiben eines logischen Werts 0 auf die SRAM-Speicherzelle 400 verlangt. Andernfalls, wenn eine Außenquelle das Schrei ben eines logischen Werts 1 auf die SRAM-Speicherzelle 400 verlangt, bleibt die BIT_P1-Leitung auf einem hohen Wert. Danach wird die WORT 1-Leitung aktiviert, wobei zu diesem Zeitpunkt der Wert der BIT_P1-Leitung über den N-Feldeffekt transistor 422 in die SRAM-Speicherzelle 400 geschrieben wird. Spezifischer wird der Spannungspegel der BIT_P1-Lei tung über den N-Feldeffekttransistor 422 übertragen, um einen Schreibvorgang des Werts der BIT_P1-Leitung in die DATEN-Leitung der kreuzgekoppelten Invertierer 426 und 428 zu erreichen.

Wie es ferner in Fig. 4 dargestellt ist, umfaßt ein bevor zugtes Ausführungsbeispiel einen Rücksetz-Feldeffekttran sistor (d. h. einen N-Feldeffekttransistor 420), der durch eine Schreibimpulsleitung SCHREIBE_P gesteuert wird. Bei einem bevorzugten Ausführungsbeispiel steuert die SCHREI- BE_P-Leitung den N-Feldeffekttransistor 420, um einen Rücksetzmechanismus zu liefern, der die NDATEN-Leitung bei dem Anfang einer Schreiboperation auf einen Wert 0 rück setzt. Das heißt, daß die SCHREIBE_P-Leitung gerade bevor ein Schreibvorgang stattfindet aktiviert wird, um die NDATEN-Leitung der kreuzgekoppelten Invertierer 426 und 428 auf einen logischen Wert 0 rückzusetzen. Bei einem bevorzug ten Ausführungsbeispiel werden die Feldeffekttransistoren der WORT-Leitung für ein Tor (z. B. der N-Feldeffekttran sistor 418 für das Tor 0 und der N-Feldeffekttransistor 422 für das Tor 1) nicht verwendet, um zu versuchen, die Spei cherzelle (d. h. DATEN) auf einen hohen Spannungswert einzu stellen, sondern lediglich, um die Speicherzelle (d. h. DATEN) während einer Schreiboperation auf einen niedrigen Spannungswert rückzusetzen. Folglich muß der N-Feldeffekt transistor der WORT-Leitung für ein Tor keinen schwachen Wert 1 (einen schwachen hohen Spannungspegel) auf die DATEN-Leitung der kreuzgekoppelten Invertierer 426 und 428 schreiben, sondern der N-Feldeffekttransistor der WORT-Lei tung für ein Tor wird lediglich verwendet, um einen logi schen Wert 0 auf die DATEN-Leitung der kreuzgekoppelten Invertierer 426 und 428 zu schreiben.

Es sei beispielsweise angenommen, daß eine Schreiboperation für das Tor 0 verlangt ist. Unmittelbar bevor die Schreib operation durchgeführt wird, wird die SCHREIBE_P-Leitung aktiviert (beispielsweise ein Übergang auf einen hohen Spannungspegel durchgeführt), wodurch bewirkt wird, daß der Rücksetz-N-Feldeffekttransistor 420 die NDATEN-Leitung der kreuzgekoppelten Invertierer 426 und 428 auf einen niedrigen Spannungspegel (d. h. einen logischen Wert 0) rücksetzt, wo durch bewirkt wird, daß die DATEN-Leitung der kreuzgekop pelten Invertierer 426 und 428 auf einen hohen Spannungs pegel (d. h. einen logischen Wert 1) eingestellt wird. Der Datenwert auf der BIT_P0-Leitung sollte stabil bezüglich des Werts sein, der auf die SRAM-Speicherzelle 400 geschrieben werden soll (d. h. stabil bezüglich entweder einem logischen Wert 0 oder einem logischen Wert 1), wobei daraufhin die WORT_0-Leitung aktiviert wird. Wenn der Datenwert der BIT_P0-Leitung ein logischer Wert 1 ist, ist die DATEN-Seite aufgrund des Rücksetzmechanismusses der Struktur bereits ein logischer Wert 1. Folglich muß der N-Feldeffekttransistor 418 der WORT_0-Leitung keinen schwachen logischen Wert 1 auf die DATEN-Leitung der kreuzgekoppelten Invertierer 426 und 428 treiben. Wenn der Datenwert der BIT_P0-Leitung ein logi scher Wert 0 ist, wird die DATEN-Seite durch den N-Feld effekttransistor 418 der WORT_0-Leitung auf einen logischen Wert 0 rückgesetzt. Wenn ein später Schreibvorgang stattfinden soll, muß die BIT_P0-Leitung auf einen hohen Wert vorgeladen und auf einen niedrigen Wert gezogen werden. Das N-Feldeffekttransistor-Übertragungs-Gatter 418 kann lediglich ein Schreiben eines logischen Werts 0 verläßlich durchführen, so daß die Natur der BIT_P0-Leitung bezüglich "hoher Wert, gehe auf einen niedrigen Wert" bei einem bevor zugten Ausführungsbeispiel wichtig ist. Andernfalls würde der N-Feldeffekttransistor 418 versuchen, einen schwachen logischen Wert 1 in den Latch zu treiben, wobei derselbe bei einem Klein-Bauelement-Geometrie-Prozeß wahrscheinlich scheitern würde.

Um weiter den Betrieb eines bevorzugten Ausführungsbeispiels darzustellen, sind in Fig. 5 exemplarische Signalverläufe für eine Schreiboperation von dem Tor 0 in eine Speicher zelle 400 geliefert. Die Signalverläufe von Fig. 5 stellen die Leitungen WORT_0, SCHREIBE_P, NDATEN, DATEN und BIT_P0 dar. Es sei beispielsweise angenommen, daß der Prozessor einen Befehl ausführt, der das Schreiben eines logischen Werts 1 in die Speicherzelle 400 verlangt, und ferner angenommen, daß ein solcher logischer Wert 1 über das Tor 0 in die Speicherzelle 400 geschrieben werden soll. Zu einem Zeitpunkt T₀ befindet sich die Speicherzelle in einem Gleichgewichtszustand (steady state), bei dem sich die Leitungen WORT_0 und SCHREIBE_P auf einem niedrigen Span nungspegel befinden, während die BIT_P0-Leitung auf einen hohen Spannungspegel vorgeladen ist. Bei dem Beispiel von Fig. 5 befindet sich die DATEN-Leitung zu dem Zeipunkt T₀ auf einem niedrigen Spannungspegel und die NDATEN-Leitung anfänglich auf einem hohen Spannungspegel. Wenn der Zeit punkt T₁ eintritt, geht die WORT_0-Leitung auf einen hohen Wert, wodurch der N-Feldeffekttransistor 418 offengeschaltet (eingeschaltet) wird, wobei der Schreibimpuls SCHREIBE_P für eine kurze Zeitdauer auf einen hohen Wert übergeht (z. B. einen Impulsübergang auf einen hohen Wert durchführt), wo durch der Rücksetz-N-Feldeffekttransistor 420 eingeschaltet wird. Bei einem am meisten bevorzugten Ausführungsbeispiel führt die SCHREIBE_P-Leitung für etwa 100 bis 150 Piko sekunden einen Übergang auf einen hohen Wert durch. Da die SCHREIBE_P-Leitung einen Impulsübergang auf einen hohen Wert durchführt, wodurch der Rücksetz-N-Feldeffekttransistor 420 eingeschaltet wird, wird die NDATEN-Leitung auf einen logi schen Wert 0 (einen niedrigen Spannungspegel) rückgesetzt, was bewirkt, daß die DATEN-Leitung in der Zeitdauer T1 einen Übergang auf einen logischen Wert 1 (einen hohen Spannungs pegel) durchführt. Da das Schreiben eines logischen Werts 1 auf die Registerstruktur verlangt wird, bleibt die BIT_P0- Leitung in der Zeitdauer T1 auf einem hohen Spannungspegel (d. h. einem logischen Wert 1). Nachdem der Schreibimpuls SCHREIBE_P einen Übergang auf einen niedrigen Wert durch führt (d. h. seinen Impuls abschließt), bleibt die WORT_0- Leitung auf einem hohen Pegel, wodurch der N-Feldeffekt transistor 418 von Fig. 4 offengeschaltet gehalten wird. Da sich die BIT_P0-Leitung auf einem hohen Wert befindet, entlädt der N-Feldeffekttransistor 418 nicht die DATEN- Leitung (d. h. es wird keine Ladung über den N-Feldeffekt transistor 418 übertragen), wodurch die Schreiboperation abgeschlossen ist. Während der Zeitdauer T1 wird daher die NDATEN-Leitung auf einen logischen Wert_0 rückgesetzt, wodurch bewirkt wird, daß sich die DATEN-Leitung auf einem logischen Wert 1 befindet, der den Wert darstellt, der zum Schreiben auf die Registerstruktur beabsichtigt ist.

Als ein weiteres Beispiel sei nun angenommen, daß zu einem Zeitpunkt T2 der Prozessor einen Befehl ausführt, der das Schreiben eines logischen Werts 0 in die Speicherzelle 400 verlangt, wobei ferner angenommen sei, daß ein solcher logischer Wert 0 über das Tor 0 in die Speicherzelle 400 geschrieben werden soll. Da das Schreiben eines logischen Werts 0 in die Registerstruktur verlangt wird, ist die BIT_P0-Leitung zu einem Zeitpunkt T2 folglich auf einen niedrigen Spannungspegel (d. h. einen logischen Wert 0) entladen. Die WORT_0-Leitung geht daraufhin auf einen hohen Wert, wodurch der N-Feldeffekttransistor 418 offengeschaltet ist (eingeschaltet ist), wobei der Schreibimpuls SCHREIBE_P einen Impulsübergang auf einen hohen Wert durchführt, wo durch der Rücksetz-N-Feldeffekttransistor 420 eingeschaltet wird. Wenn der Impuls SCHREIBE P zu einem Zeitpunkt T2 einen Pulsübergang auf einen hohen Wert durchführt, wodurch der Rücksetz-N-Feldeffekttransistor 420 eingeschaltet wird, befindet sich die NDATEN-Leitung bereits auf einem niedrigen Spannungspegel. Der Impuls SCHREIBE_P hat daher keine Wir kung auf die NDATEN-Leitung. Nachdem der Schreibimpuls SCHREIBE_P einen Übergang auf einen niedrigen Wert durch führt (d. h. seinen Impuls abschließt), bleibt die WORT_0- Leitung auf einem hohen Wert, wodurch der N-Feldeffekt transistor 418 von Fig. 4 offengeschaltet gehalten wird. Da sich die BIT_P0-Leitung auf einem niedrigen Wert befindet, entlädt der N-Feldeffekttransistor 418 die DATEN-Leitung auf einen niedrigen Spannungspegel (d. h. eine Ladung wird über den N-Feldeffekttransistor 418 übertragen), was wiederum bewirkt, daß die NDATEN-Leitung einen Übergang auf einen hohen Spannungspegel durchführt. Sobald die NDATEN-Leitung einen Übergang auf einen hohen Spannungspegel durchführt, ist die Schreiboperation abgeschlossen. Während der Zeit dauer T₂ wird die DATEN-Leitung auf einen logischen Wert 0 rückgesetzt, wodurch bewirkt wird, daß sich die NDATEN- Leitung auf einem logischen Wert 1 befindet, wodurch der zum Schreiben auf die Registerstruktur beabsichtigte Wert (d. h. ein logischer Wert 0) auf die DATEN-Leitung der kreuzge koppelten Invertierer 426 und 428 geschrieben wird.

Mehrere Registerstrukturen, wie beispielsweise die SRAM- Speicherzelle 400, können mit einer einzigen BIT-Leitung (z. B. einer BIT_P0-Leitung) verbunden sein. Folglich kann eine einzige BIT-Leitung verwendet werden, um Daten zu/von mehreren der SRAM-Speicherzellen 400 für ein Tor zu über tragen. Obwohl lediglich die SRAM-Speicherzelle 400 gezeigt ist, ist es daher verständlich, daß viele derartige SRAM- Speicherzellen mit der BIT_P0-Leitung für das Tor 0, genauso wie mit der BIT_P1-Leitung für das Tor 1, verbunden sein können, um eine Gruppe von SRAM-Speicherzellen zu bilden. Zusätzlich ist zu erkennen, daß zusätzliche Tore mit der SRAM-Speicherzelle 400 gekoppelt sein können. Obwohl ledig lich zwei Tore (das Tor 0 und das Tor 1) als mit der SRAM- Speicherzelle 400 gekoppelt gezeigt sind, kann daher die SRAM-Speicherzelle 400 jede Anzahl von Toren, die mit derselben gekoppelt sind, aufweisen, wobei beabsichtigt ist, daß jede derartige Implementierung in den Schutzbereich der vorliegenden Erfindung fällt. Im allgemeinen ist es wün schenswert, eine große Anzahl von Toren aufzuweisen, die mit jeder SRAM-Speicherzelle 400 gekoppelt sind, um die Anzahl von Befehlen zu erhöhen, die parallel verarbeitet werden können, wodurch die Wirksamkeit eines Systems zunimmt.

Eine Einfach-Ende-Registerstruktur, wie sie in Fig. 4 imple mentiert ist, ist im allgemeinen wünschenswerter als eine Doppel-Ende-Registerstruktur, da eine Leitung weniger be nötigt wird, um einen Schreibvorgang für jedes Tor durchzu führen. Das heißt, daß lediglich eine BIT-Leitung, im Gegen satz zu sowohl einer BIT-Leitung als auch einer NBIT-Lei tung, benötigt wird, um einen Schreibvorgang von einem Tor auf eine Speicherzelle 400 durchzuführen. Ferner muß bei der bekannten Mehr-Tor-Registerstruktur von Fig. 4 ein relativ kleiner Betrag eines Schaltungsaufbaus implementiert werden, um jedes Tor für das Schreiben auf die Speicherzelle 400 zu koppeln. Spezifischer muß bei der bekannten Lösung von Fig. 4 für jedes Tor, das mit der SRAM-Speicherzelle 400 gekop pelt ist, lediglich ein Feldeffekttransistor und zwei Lei tungen implementiert werden, um Schreiboperationen durchzu führen. Beispielsweise muß lediglich ein Feldeffekttran sistor (d. h. der N-Feldeffekttransistor 422) implementiert werden, um zu ermöglichen, daß das Tor 1 mit der SRAM-Spei cherzelle 400 für Schreiboperationen gekoppelt ist. Zusätz lich müssen für das Tor 1 Leitungen oder Metallspuren ledig lich für zwei Leitungen (d. h. die Leitungen BIT_P1 und WORT_1) implementiert werden. Wenn ein drittes Tor für die SRAM-Speicherzelle 400 implementiert würde, müßten daher lediglich ein zusätzlicher Feldeffekttransistor und ledig lich zwei zusätzliche Leitungen (d. h. die Leitungen BIT_P2 und WORT_2) zu dem Entwurf von Fig. 4 hinzugefügt werden. Folglich ist die Mehr-Tor-Struktur eines bevorzugten Ausführungsbeispiels eine wünschenswertere Implementierung als bekannte Lösungen, da bei derselben eine geringere Anzahl von Komponenten und Leitungen für jedes mit der SRAM-Speicherzelle 400 gekoppelte Tor implementiert werden muß. Daher können mehrere Tore mit der Struktur von Fig. 4 auf eine Art und Weise gekoppelt werden, die weniger kosten aufwendig ist und einen geringeren Oberflächenraum als bekannte Lösungen verbraucht.

Zurückgehend auf die in Fig. 1A gezeigte bekannte Implemen tierung, müssen, um zusätzliche Tore zu dem Entwurf hinzu zufügen, für jedes zusätzliche Tor zwei zusätzliche Feldef fekttransistoren und drei zusätzliche Leitungen einer hohen Ebene implementiert werden, um zu ermöglichen, daß jedes Tor die Fähigkeit aufweist, ein Schreiben von Daten in die Registerstruktur 100 durchzuführen. Wenn daher bei dem Entwurf von Fig. 1A vier Tore implementiert sind, ist beispielsweise eine Gesamtzahl von zwölf Leitungen einer hohen Ebene und acht Feldeffekttransistoren erforderlich, um zu ermöglichen, daß die vier Tore ein Schreiben von Daten auf die kreuzgekoppelten Invertierer 126 und 128 durchführen können. Bei der bekannten Implementierung, die in Fig. 1B gezeigt ist, müssen für jedes Tor zwei Feldeffekttransisto ren, ein Invertierer und zwei Leitungen einer hohen Ebene implementiert werden, um zu ermöglichen, daß jedes Tor die Fähigkeit zum Schreiben auf die Registerstruktur 150 auf weist. Wenn bei dem Entwurf von Fig. 1B vier Tore implemen tiert sind, ist daher beispielsweise eine Gesamtzahl von acht Leitungen einer hohen Ebene, acht Feldeffekttran sistoren und vier Invertierer erforderlich, um zu ermög lichen, daß die vier Tore ein Schreiben von Daten auf die kreuzgekoppelten Invertierer 126 und 128 durchführen können. Bei der bekannten Implementierung von Fig. 2 müssen für jedes Tor zwei Leitungen einer hohen Ebene, zwei Feldeffekt transistoren und ein Invertierer implementiert werden, um zu ermöglichen, daß ein jeweiliges Tor die Fähigkeit eines Schreibens auf die Registerstruktur 200 aufweisen kann. Wenn beispielsweise bei dem Entwurf von Fig. 2 vier Tore imple mentiert sind, ist eine Gesamtzahl von acht Leitungen einer hohen Ebene, acht Feldeffekttransistoren und vier Invertie rer erforderlich, um zu ermöglichen, daß die vier Tore ein Schreiben von Daten auf die kreuzgekoppelten Invertierer 126 und 128 durchführen können.

Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung müssen jedoch für jedes Tor, das der Register struktur 400 hinzugefügt wird, lediglich zwei Leitungen einer hohen Ebene und ein Feldeffekttransistor implementiert werden, um zu ermöglichen, daß jedes Tor die Fähigkeit eines Schreibens von Daten auf die Registerstruktur 400 aufweist. Wenn bei einem bevorzugten Ausführungsbeispiel beispiels weise vier Tore implementiert sind, sind lediglich acht Leitungen einer hohen Ebene und vier Feldeffekttransistoren erforderlich, um zu ermöglichen, daß die vier Tore ein Schreiben von Daten auf die kreuzgekoppelten Invertierer 426 und 428 durchführen können. Gemäß Fig. 4 ist bei der Registerstruktur ferner ein Rücksetz-Feldeffekttransistor 420 erforderlich, wobei es bei der Registerstruktur 400 nicht erforderlich ist, den Rücksetz-Feldeffekttransistor 420 für jedes implementierte Tor zu verdoppeln. In Anbe tracht der vorhergehenden Beschreibung müssen bei einem bevorzugten Ausführungsbeispiel wesentlich weniger Kompo nenten für jedes mit einer Registerstruktur 400 gekoppelte Tor implementiert werden, um zu ermöglichen, daß die Tore die Fähigkeit eines Schreibens von Daten auf die Register struktur 400 aufweisen. Folglich benötigt ein bevorzugtes Ausführungsbeispiel einen geringeren Oberflächenraum und geringere Kosten, um zusätzliche Tore bei dem Entwurf zu implementieren, als es bei bekannten Mehr-Tor-Registerstruk turen benötigt wird. Bei einem bevorzugten Ausführungsbei spiel können daher bei einem Mehr-Tor-Registerstrukturent wurf zusätzliche Tore mit einer geringeren zusätzlichen Fläche, geringerer Komplexität und geringeren Kosten, die für eine derartige Implementierung erforderlich sind, imple mentiert werden.

Zusätzlich ist ein bevorzugtes Ausführungsbeispiel vorteil hafter als der bekannte Entwurf von Fig. 3, da ein bevorzug tes Ausführungsbeispiel ermöglicht, daß verläßliche Schreib vorgänge in Klein-Bauelement-Geometrie-Prozessen erreicht werden. Das heißt, daß bei einem bevorzugten Ausführungs beispiel nicht versucht wird, durch einen N-Feldeffekttran sistor ein Schreiben eines schwachen logischen Werts 1 auf die Speicherzelle einer Registerstruktur durchzuführen. Folglich ist ein bevorzugtes Ausführungsbeispiel wünschens werter als bekannte Entwürfe, die einen einzigen N-Feld effekttransistor zum Durchführen einer Schreiboperation, beispielsweise gemäß Fig. 3, verwenden, da ein bevorzugtes Ausführungsbeispiel bei Klein-Bauelement-Geometrie-Prozessen verläßliche Schreibvorgänge ermöglicht.

Ferner muß bei den bekannten Mehr-Tor-Registerentwürfen der Fig. 1B, 2 und 3 ein zusätzlicher Schaltungsaufbau implemen tiert werden, um zu ermöglichen, daß durch ein Tor, das mit der Registerstruktur gekoppelt ist, eine Leseoperation durchgeführt werden kann. Daher müssen zusätzliche Kompo nenten (z. B. zusätzliche Feldeffekttransistoren) für jedes Tor implementiert werden, um zu ermöglichen, daß Tore einer bekannten Mehr-Tor-Registerstruktur die Fähigkeit eines Durchführens von Leseoperationen aufweisen, wodurch ferner der Betrag eines Oberflächenraums, Kosten und eine Komple xität, die einer derartigen bekannten Registerstruktur zugeordnet sind, erhöht werden. Die Mehr-Tor-Registerstruk tur eines bevorzugten Ausführungsbeispiels ermöglicht jedoch, daß sowohl Lese- als auch Schreib-Operationen für ein Tor unter Verwendung des gleichen Feldeffekttransistor (z. B. des N-Feldeffekttransistor 418 von Fig. 4) durchge führt werden können. Folglich muß kein zusätzlicher Schal tungsaufbau hinzugefügt werden, um bei einem bevorzugten Ausführungsbeispiel zu ermöglichen, daß jedes Tor eine Lese operation durchführen kann.

In Fig. 6 ist der Lesemechanismus eines bevorzugten Ausfüh rungsbeispiels dargestellt. Spezifischer stellt Fig. 6 den Schaltungsaufbau eines bevorzugten Ausführungsbeispiels dar, das verwendet wird, um einen Lesevorgang für ein erstes Tor (d. h. das Tor 0), das mit der Registerstruktur 400 gekoppelt ist, zu ermöglichen. Es ist zu verstehen, daß mehrere andere Tore auf eine gleichartige Art und Weise implementiert wer den können. Wie in Fig. 4 umfaßt die Registerstruktur 400 die kreuzgekoppelten Invertierer 426 und 428 zum Speichern von Daten (d. h. zum Speichern eines Datenbits). Die Re gisterstruktur 400 umfaßt ferner die WORT_0-Leitung, die BIT_P0-Leitung, die SCHREIBE_P-Leitung, den N-Feldeffekt transistor 418 und den Rücksetz-N-Feldeffekttransistor 420, die gemäß Fig. 4 angeordnet sind. Fig. 6 veranschaulicht ferner, daß die BIT_P0-Leitung über den Vorlade-P-Feld effekttransistor 602 auf einen hohen Wert vorgeladen ist. Wenn der Schreibimpuls SCHREIBE P auf einem niedrigen Wert bleibt, wenn die WORT_0-Leitung aktiviert wird, findet bei einem bevorzugten Ausführungsbeispiel eine Leseoperation für das Tor 0 statt. Spezifischer, wenn die WORT_0-Leitung einen Übergang auf einen hohen Wert durchführt, wird der N-Feld effekttransistor 418 offengeschaltet (d. h. wird einge schaltet). Wenn sich die DATEN-Leitung auf einem niedrigen Wert befindet, wird die BIT_P0-Leitung durch den N-Feld effekttransistor 418 von ihrem vorgeladenen hohen Spannungs pegel auf einen niedrigen Spannungswert entladen. Anderer seits, wenn sich die DATEN-Leitung auf einem hohen Wert befindet, bleibt die BIT_P0-Leitung auf einem hohen Wert. Spezifischer wird die WORT_0-Leitung aktiviert, wodurch bewirkt wird, daß der N-Feldeffekttransistor 418 einge schaltet wird, wobei jedoch, da sich der Wert der DATEN-Lei tung auf einem hohen Spannungspegel befindet, keine Ladung über den N-Feldeffekttransistor < 07743 00070 552 001000280000000200012000285910763200040 0002010104201 00004 07624BOL<418 übertragen wird, wodurch ermöglicht wird, daß die BIT_P0-Leitung auf einem hohen Spannungspegel bleibt. Wenn die WORT_0-Leitung aktiviert wird und auf der SCHREIBE_P-Leitung kein Impulsvorgang durchgeführt wird, wird die BIT P0-Leitung auf den DATEN- Wert der Registerstruktur 400 eingestellt, wodurch ermög licht wird, daß der DATEN-Wert über die BIT_P0-Leitung aus der Registerstruktur 400 ausgelesen werden kann. Die BIT_P0-Leitung, die den Wert anzeigt, der aus der Register struktur gelesen wird, kann daraufhin durch einen Invertie rer oder eine andere Art eines Empfängermechanismusses empfangen werden. Wenn die VORLADE-Leitung einen Übergang auf einen hohen Wert durchführt, wodurch der Vorlade-P-Feld effekttransistor 602 eingeschaltet wird, wird die BIT_P0- Leitung auf einen hohen Wert vorgeladen, wobei dieselbe daraufhin bereitsteht, eine weitere Lese- oder Schreib- Operation durchzuführen.

Um den Betrieb eines bevorzugten Ausführungsbeispiels weiter darzustellen, sind in Fig. 7 exemplarische Signalverläufe für eine Leseoperation für das Tor 0 von einer Speicherzelle 400 dargestellt. Die Signalverläufe von Fig. 7 stellen die Leitungen WORT_0, NDATEN, DATEN, BIT_P0, VORLADE und SCHREI- BE_P von Fig. 6 dar. Es sei beispielsweise angenommen, daß der Prozessor einen Befehl durchführt, der das Lesen des Werts der Speicherzelle 400 (d. h. der DATEN-Leitung) ver langt, wobei ferner angenommen sei, daß ein solcher DATEN- Wert über das Tor 0 aus der Speicherzelle 400 gelesen werden soll. Zu einem Zeitpunkt T0 befindet sich die Speicherzelle in einem Gleichgewichtszustand, bei dem sich die Leitungen WORT_0 und SCHREIBE_P auf einem niedrigen Spannungspegel befinden und die BIT_P0-Leitung auf einen hohen Spannungs pegel vorgeladen ist. Das heißt, daß sich die VORLADE-Lei tung zu einem Zeitpunkt T0 auf einem niedrigen Wert befin det, wodurch bewirkt wird, daß der P-Feldeffekttransistor 602 eingeschaltet wird, um die BIT_P0-Leitung auf einem hohen Spannungspegel zu halten. Bei dem Beispiel von Fig. 7 ist der DATEN-Wert der Registerstruktur 400 ein logischer Wert 0 (d. h. ein niedriger Spannungspegel), wodurch der Wert NDATEN ein logischer Wert 1 ist (d. h. ein hoher Spannungs pegel).

Zu einem Zeitpunkt T1 verlangt ein Befehl ein Lesen aus der Registerstruktur 400, wobei ein solcher Lesevorgang über das Tor 0 durchgeführt wird. Die WORT_0-Leitung führt daher einen Übergang auf einen hohen Spannungspegel durch (wird aktiviert), wodurch der N-Feldeffekttransistor 418 einge schaltet wird, während die VORLADE-Leitung einen Übergang auf einen hohen Spannungspegel durchführt, wodurch der Vor lade-P-Feldeffekttransistor 602 ausgeschaltet wird. Zusätz lich bleibt die SCHREIBE_P-Leitung auf einem niedrigen Spannungspegel, wodurch bewirkt wird, daß der N-Feldeffekt transistor 420 ausgeschaltet bleibt. Da der DATEN-Wert, der in der Registerstruktur 400 gespeichert ist, ein logischer Wert 0 ist (d. h. ein niedriger Spannungspegel), entlädt sich die BIT P0-Leitung, die nicht länger durch den Vorlade-P- Feldeffekttransistor 602 auf einem hohen Wert gehalten wird, durch den N-Feldeffekttransistor 418 auf einen niedrigen Spannungspegel. Das heißt, da sich die DATEN-Leitung auf einem niedrigen Spannungspegel befindet, daß sich die BIT P0-Leitung auf einen niedrigen Spannungspegel entlädt. Die Leitungen DATEN und NDATEN der Registerstruktur 400 bleiben während der Leseoperation auf ihren Zuständen (oder Werten). Sobald die BIT P0-Leitung einen Übergang auf einen niedrigen Spannungswert durchführt, ist die Leseoperation abgeschlossen, wobei eine solche BIT P0-Leitung durch einen Empfängerschaltungsaufbau empfangen werden kann, um darauf hin die Leseanforderung des Befehls zu erfüllen. Sobald die Leseoperation abgeschlossen ist, führt die WORT_0-Leitung einen Übergang auf einen niedrigen Spannungspegel durch, wodurch die VORLADE-Leitung einen Übergang auf einen niedrigen Wert durchführt, wodurch der P-Feldeffekttran sistor 602 eingeschaltet wird und die BIT_P0-Leitung auf einen hohen Spannungspegel geladen wird.

Zu einem Zeitpunkt T2 verlangt ein anderer Befehl einen Lesevorgang auf die Registerstruktur 400, wobei der Lese vorgang über das Tor 0 durchgeführt werden soll. Daher führt die WORT_0-Leitung einen Übergang auf einen hohen Spannungs pegel durch (wird aktiviert), wodurch der N-Feldeffekt transistor 418 eingeschaltet wird, während die VORLADE-Lei tung einen Übergang auf einen hohen Spannungspegel durch führt, wodurch der Vorlade-P-Feldeffekttransistor 602 ausgeschaltet wird. Zusätzlich bleibt die SCHREIBE P-Leitung auf einem niedrigen Spannungspegel, wodurch bewirkt wird, daß der N-Feldeffekttransistor 420 ausgeschaltet bleibt. Da der DATEN-Wert, der in der Registerstruktur 400 gespeichert ist, ein logischer Wert 0 ist (d. h. ein niedriger Spannungs pegel), entlädt sich die BIT_P0-Leitung, die nicht mehr länger durch den Vorlade-P-Feldeffekttransistor 602 auf einem hohen Wert gehalten wird, durch den N-Feldeffekttran sistor 418 auf einen niedrigen Spannungspegel. Das heißt, da sich die DATEN-Leitung auf einem niedrigen Spannungspegel befindet, daß sich die BIT_P0-Leitung auf einen niedrigen Spannungspegel entlädt. Die Leitungen DATEN und NDATEN der Registerstruktur 400 behalten ihre Zustände (oder Werte) während der Leseoperation. Sobald die BIT_P0-Leitung einen Übergang auf einen niedrigen Spannungswert durchführt, ist die Leseoperation abgeschlossen, wobei die BIT_P0-Leitung durch einen Empfängerschaltungsaufbau empfangen werden kann, um daraufhin die Leseanforderung des Befehls zu erfüllen. Sobald die Leseoperation abgeschlossen ist, führt die WORT_0-Leitung einen Übergang auf einen niedrigen Span nungspegel durch, wodurch die VORLADE-Leitung einen Übergang auf einen niedrigen Wert durchführt, wodurch der P-Feld effekttransistor 602 eingeschaltet wird und die BIT_P0- Leitung auf einen hohen Spannungspegel lädt.

Bei einem am meisten bevorzugten Ausführungsbeispiel sind vier Tore mit einer einzelnen Registerstruktur gekoppelt. Es ist jedoch verständlich, daß jede Anzahl von Toren mit einer einzelnen Registerstruktur gemäß einem bevorzugten Ausfüh rungsbeispiel der vorliegenden Erfindung gekoppelt werden kann, wobei es beabsichtigt ist, daß eine derartige Imple mentierung in den Schutzbereich der vorliegenden Erfindung fällt. Ferner ist es verständlich, daß eine Mehr-Tor- Registerstruktur eines bevorzugten Ausführungsbeispiels bei jedem Computersystem-Typ implementiert werden kann, ein schließlich, jedoch nicht darauf limitiert, einem Personal computer (PC), einem Laptop-Computer und einem persönlichen Datenassistenten (z. B. einem Palmtop-PC). Ferner ist es verständlich, daß eine Registerstruktur eines bevorzugten Ausführungsbeispiels bei jedem Typ einer Vorrichtung, die eine Registerstruktur umfaßt (z. B. die eine CMOS-SRAM-Spei cherstruktur umfaßt), implementiert werden kann, einschließlich, jedoch nicht darauf begrenzt, Telefonen, Fernsehgeräten, Videokassettenrekordern (VCRs), digitalen vielseitigen Platten (DVDs; DVD = digital versatile disc), Automobilsystemen und Videospielen.

Claims

1. Verfahren zum Durchführen eines Speicherzugriffs von einem Tor auf eine Registerstruktur (400), wobei das Verfahren folgende Schritte aufweist:
Empfangen einer ersten Speicherzugriffsanforderung, wobei die Speicherzugriffsanforderung ein Speicher- Schreib-Vorgang von einem Tor ist, das mit einer Registerstruktur (400) gekoppelt ist;
Einstellen eines Datenübertragers für das Tor auf einen gewünschten Wert, der in die Speicherzelle (426, 428) der Registerstruktur (400) geschrieben werden soll;
Auslösen eines Rücksetzmechanismusses (420), um die Speicherzelle (426, 428) der Registerstruktur (400) auf einen ersten Wert einzustellen; und
Auslösen eines Speicherzugriffsmechanismusses (418) für das Tor, um einen Übergang der Speicherzelle (426, 428) von dem ersten Wert auf den gewünschten Wert durchzuführen, wenn der erste Wert und der gewünschte Wert nicht gleich sind.

2. Verfahren gemäß Anspruch 1, bei dem der Rücksetzme chanismus ein Feldeffekttransistor (420) ist, der in der Lage ist, die Speicherzelle (426, 428) auf einen hohen Spannungswert einzustellen.

3. Verfahren gemäß Anspruch 2, bei dem der Schritt des Auslösens ein Aktivieren eines Schreibimpulses zum Steuern des Feldeffekttransistors (420) umfaßt, um die Speicherzelle (426, 428) auf einen hohen Spannungswert einzustellen.

4. Verfahren gemäß einem der Ansprüche 1 bis 3, bei dem die Speicherzelle eine SRAM-Speicherzelle ist.

5. Verfahren gemäß einem der Ansprüche 1 bis 3, bei dem die Speicherzelle (426, 428) kreuzgekoppelte Invertierer zum Speichern eines Datenbits aufweist.

6. Verfahren gemäß einem der Ansprüche 1 bis 5, das ferner folgende Schritte umfaßt:
Empfangen einer weiteren Speicherzugriffsanforderung, wobei die weitere Speicherzugriffsanforderung ein Speicher-Lese-Vorgang für das Tor ist, das mit der Registerstruktur (400) gekoppelt ist;
Einstellen des Datenübertragers für das Tor auf einen Anfangswert; und
Auslösen des Speicherzugriffsmechanismusses (418) für das Tor, um einen Übergang des Datenübertragers für das Tor auf den Wert der Speicherzelle (426, 428) durchzuführen, wenn der Anfangswert und der Wert der Speicherzelle (426, 428) nicht gleich sind.

7. Registerstruktur (400) mit folgenden Merkmalen:
einer Speicherzelle (426, 428), die in der Lage ist, ein Datenbit zu speichern;
einer Einrichtung (420), um, ansprechend darauf, daß ein erstes Tor das Durchführen einer Speicher- Schreib-Operation in die Speicherzelle (426, 428) verlangt, die Speicherzelle (426, 428) auf einen ersten Wert einzustellen, bevor die Speicher- Schreib-Operation in die Speicherzelle (426, 428) durchgeführt wird;
einer ersten Einrichtung (418) zum Durchführen eines Übergangs der Speicherzelle (426, 428) auf einen zweiten gewünschten Wert, der durch das erste Tor in die Speicherzelle (426, 428) geschrieben werden soll, wenn der zweite Wert nicht gleich dem ersten Wert ist.

8. Registerstruktur (400) gemäß Anspruch 7, bei der die Einstelleinrichtung einen Rücksetz-N-Feldeffekttran sistor (420) umfaßt, der die Speicherzelle (426, 428) auf einen hohen Wert einstellt, bevor die Schreib operation in die Speicherzelle (426, 428) durchgeführt wird.

9. Registerstruktur (400) gemäß Anspruch 8, bei der die erste Einrichtung zum Durchführen eines Übergangs ei nen N-Feldeffekttransistor (418) umfaßt, der ange ordnet ist, um die Speicherzelle (426, 428) auf einen niedrigen Spannungswert zu entladen, wenn der zweite gewünschte Wert, der durch das erste Tor in die Spei cherzelle (426, 428) geschrieben werden soll, ein niedriger Spannungswert ist.

10. Registerstruktur (400) gemäß einem der Ansprüche 7 bis 9, die ferner folgende Merkmale aufweist:
eine zweite Einrichtung (420), um, ansprechend darauf, daß ein zweites Tor das Durchführen einer Speicher- Schreib-Operation in die Speicherzelle (426, 428) verlangt, die Speicherzelle (426, 428) auf einen ersten Wert einzustellen, bevor die Speicher-Schreib- Operation in die Speicherzelle (426, 428) durchgeführt wird; und
eine zweite Einrichtung (422) zum Durchführen eines Übergangs der Speicherzelle (426, 428) auf einen zweiten gewünschten Wert, der durch das zweite Tor in die Speicherzelle (426, 428) geschrieben werden soll, wenn der zweite Wert nicht gleich dem ersten Wert ist.

11. Registerstruktur (400) gemäß Anspruch 10, bei der die Einstelleinrichtung und die zweite Einstelleinrichtung gleich sind.

12. Registerstuktur gemäß Anspruch 11, bei der die Ein stelleinrichtung und die zweite Einstelleinrichtung einen Rücksetz-N-Feldeffekttransistor (420) umfaßt, der die Speicherzelle (426, 428) auf einen hohen Spannungswert einstellt, bevor eine Schreiboperation von dem ersten und dem zweiten Tor in die Speicher zelle (426, 428) durchgeführt wird.

13. Registerstruktur (400) gemäß einem der Ansprüche 10 bis 12, bei der die zweite Einrichtung zum Durchführen eines Übergangs einen N-Feldeffekttransistor (422) umfaßt, der angeordnet ist, um die Speicherzelle (426, 428) auf einen niedrigen Spannungswert zu entladen, wenn der zweite gewünschte Wert, der durch das zweite Tor in die Speicherzelle (426, 428) geschrieben werden soll, ein niedriger Spannungswert ist.

14. Registerstruktur (400) gemäß einem der Ansprüche 7 bis 13, bei der die Speicherzelle (426, 428) implementiert ist, um eine Einfach-Ende-Schreiboperation auf die selbe zu ermöglichen.

15. Registerstruktur (400) gemäß einem der Ansprüche 7 bis 14, bei der die Speicherzelle eine SRAM-Speicherzelle ist.

16. Registerstruktur (400) gemäß einem der Ansprüche 7 bis 15, die ferner folgende Merkmale umfaßt:
einen Rücksetz-Feldeffekttransistor (420), der mit der Speicherzelle (426, 428) gekoppelt ist, um die Spei cherzelle (426, 428) auf einen hohen Spannungswert einzustellen, bevor eine Schreiboperation in die Spei cherzelle (426, 428) durchgeführt wird; und
eine Anzahl von N Feldeffekttransistoren, die mit der Speicherzelle (426, 428) gekoppelt sind, um zu ermög lichen, daß eine Anzahl von N Toren die Fähigkeit ei nes Schreibens in die Speicherzelle (426, 428) auf weist, wobei einer aus der Anzahl von N Feldeffekt transistoren in der Lage ist, die Speicherzelle (426, 428) zu entladen, um von einem der N Tore, das dem einen Feldeffekttransistor zugeordnet ist, einen niedrigen Spannungswert in die Speicherzelle (426, 428) zu schreiben.

17. Registerstruktur (400) gemäß einem der Ansprüche 7 bis 16, bei der die erste Einrichtung zum Durchführen eines Übergangs angeordnet ist, um einen Übergang eines Datenübertragers für das erste Tor auf den Wert der ersten Speicherzelle (426, 428) durchzuführen, wenn der Datenübertrager nicht den gleichen Wert wie der Wert der Speicherzelle (426, 428) aufweist, wodurch ermöglicht wird, daß das erste Tor ein Lesen des Werts der Speicherzelle (426, 428) durchführen kann.

18. System mit folgenden Merkmalen:
zumindest einem Prozessor zum Ausführen von Befehlen;
zumindest einem Tor, das in der Lage ist, einen Be fehl, der durch den Prozessor ausgeführt wird, zu bedienen; und
einer Registerstruktur (400), wobei die Register struktur (400) eine Speicherzelle (426, 428), die in der Lage ist, ein Datenbit zu speichern, einen Rück setzmechanismus (420), der in der Lage ist, die Spei cherzelle (426, 428) auf einen hohen Spannungswert einzustellen, bevor eine Schreiboperation in die Speicherzelle (426, 428) durchgeführt wird, und ein erstes Übertragungs-Gatter (418) aufweist, das in der Lage ist, die Speicherzelle (426, 428) auf einen nied rigen Spannungswert zu entladen, wenn ein logischer Wert 0 von einem ersten Tor in die Speicherzelle (426, 428) geschrieben wird.

19. System gemäß Anspruch 18, bei dem die Registerstruktur (400) ferner ein zweites Übertragungs-Gatter (422) umfaßt, das in der Lage ist, die Speicherzelle (426, 428) auf einen niedrigen Spannungswert zu entladen, wenn ein logischer Wert 0 von einem zweiten Tor in die Speicherzelle (426, 428) geschrieben wird.

20. System gemäß Anspruch 18 oder 19, bei dem das erste Übertragungs-Gatter (418) in der Lage ist, einen Datenübertrager für das erste Tor auf einen niedrigen Spannungswert zu entladen, wenn der Wert der Speicher zelle (426, 428) ein niedriger Spannungswert ist, wobei andernfalls ermöglicht ist, daß der Datenübertrager für das erste Tor auf einem hohen Spannungswert bleibt, wenn der Wert der Speicherzelle (426, 428) ein hoher Spannungswert ist, wodurch ermöglicht wird, daß das erste Tor ein Lesen des Werts der Speicherzelle (426, 428) über das erste Übertragungs-Gatter (418) durchführen kann.