DE10135065A1 - Halbleiterspeichervorrichtung und Verfahren für den Zugriff auf eine Speicherzelle - Google Patents

Abstract

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung (10) mit einer peripheren Erdeleitung (GND), die eine Ladung empfängt, wenn eine Entladung einer Unterwortleitung (SWL) vorgesehen ist. Die Halbleiterspeichervorrichtung (10) kann einen Reihendecodierer (XDEC1), einen RA-Treiber (RAD11) und Unterdecodiererblöcke (SB) aufweisen. Der Reihendecodierer (XDEC1) kann eine Hauptwortleitung (MWL) auf der Basis eines empfangenen Adresswertes aktivieren. Ein RA-Treiber (RAD11) kann einen Unterdecodiererblock (SB) aus einer Gruppe von Unterdecodiererblöcken aktivieren, die mit der aktivierten Hauptwortleitung (MWL) gekoppelt sind. Der RA-Treiber (RAD11) kann einen Stromweg (4) zu peripherer Erde (GND) bereitstellen, wenn die Unterwortleitung (SWL) von dem aktivierten Zustand in den inaktivierten Zustand übergeht. Die unausgewählten Unterwortleitungen können einen Stromweg (1, 2 oder 3) zu einer Wortleitungserde (GNDXDEC) für das Halten der anderen Wortleitungen auf einem ruhigen "Erdepotential" haben. Rauschen, das durch das Laden einer Unterwortleitung erzeugt wird, kann die unausgewählten Wortleitungen nicht beeinträchtigen.

Description

Technisches Gebiet

Die vorliegende Erfindung betrifft allgemein eine Halbleiter­ speicherspeichervorrichtung und insbesondere eine Schaltung zum Auswählen einer Wortleitung in einem Speicherzellenfeld.

Hintergrund der Erfindung

In Halbleitervorrichtungen haben eine erhöhte Integration und verbesserte Prozesstechniken die Betriebsgeschwindigkeiten er­ höht. Wenn die Betriebsgeschwindigkeiten einer zentralen Verar­ beitungseinheit (CPU) ansteigen, ist es erwünscht, die Zeit zu reduzieren, die für das Lesen und Schreiben von Daten von einer bzw. in eine Speicherzelle einer Halbleiterspeicherspeichervor­ richtung erforderlich ist.

Ein erhöhtes (boosted) Potential kann an die Wortleitung ange­ legt werden, um Daten in die Speicherzelle einzuschreiben, von dieser zu lesen oder zu aktualisieren bzw. aufzufrischen. Dies kann die Betriebsgeschwindigkeit durch Erhöhen des Datensignals verbessern, das in einer Speicherzelle gespeichert ist, indem der Ladungsbetrag erhöht wird, der in einem Speicherkondensator gespeichert wird. Das erhöhte Potential kann die Geschwindigkeit auch durch Vermindern des Widerstands eines Speicherzel­ lentransistors erhöhen.

Wenn das Lesen oder Schreiben beendet ist, wird das Potential an der Wortleitung abgesenkt (typischerweise auf Erdepotential). Um die Geschwindigkeit zu erhöhen, ist es deshalb erwünscht, die Wortleitung so schnell wie möglich derart zu entladen, dass ein Vorladebetrieb schneller ausgeführt werden kann. Das kann die Speicherzellenzugriffszykluszeit absenken.

In Fig. 1 ist ein schematisches Blockdiagramm eines herkömmli­ chen DRAM gezeigt, dem das allgemeine Bezugszeichen 10 verliehen ist.

Der herkömmliche DRAM 10 umfasst vier Speicherbänke B1 bis B4, Hauptwortdecodierer XDEC1 bis XDEC4, RA-Treiber RAD1 bis RAD5 und Unterworttreiber SWD1 bis SWD20.

Die Hauptwortdecodierer XDEC1 bis XDEC4 empfangen Reihenadressen X2 bis Xj und stellen Hauptwortleitungen MWL bereit. Z. B. stellt der Hauptwortdecodierer XDEC1 Hauptwortleitungen MWL00 bis MWL0i bereit. Der Hauptwortdecodierer XDEC2 stellt Hauptwortleitungen MWL10 bis MWL1i bereit. Der Hauptwortdecodierer XDEC3 stellt Hauptwortleitungen MWL20 bis MWL2i bereit. Der Hauptwortdeco­ dierer XDEC4 stellt Hauptwortleitungen MWL30 bis MWL3i bereit.

Eine Hauptwortleitung MWL von einem der Hauptwortdecodierer XDEC1 bis XDEC4 wird auf der Basis des Wertes der Reihenadressen X2 bis Xj ausgewählt. Wenn sie ausgewählt wird, geht die Haupt­ wortleitung MWL auf ein hohes Niveau über.

Die RA-Treiber RAD1 bis RAD5 empfangen Reihenadressen X0 und X1 und Steuersignale RAE und erzeugen Unterwortauswahlsignale RA00 bis RA42. Die Unterwortauswahlsignale werden durch Unterwort­ treiber SWD1 bis SWD20 empfangen. Die Unterworttreiber SWD1 bis SWD20 wählen dann eine Unterwortleitung (nicht gezeigt in Fig. 1) in jeder Bank B1 bis B4 auf der Basis der ausgewählten Haupt­ wortleitung MWL und der ausgewählten Unterwortauswahlsignale RA00 bis RA42 aus.

Jede Speicherbank B1 bis B4 enthält vier Zellenfelder CELL0 bis CELL15 und fünf Leseverstärkerreihen SA0 bis SA19. Die Bank B1 enthält die Zellfelder CELL0 bis CELL3 und die Leseverstärker­ reihen SA00 bis SA4. Die Bank B2 enthält zwei Felder CELL4 bis CELL7 und Leseverstärkerreihen SA5 bis SA9. Die Bank B3 enthält die Zellenfelder CELL4 bis CELL7 und Leseverstärkerreihen SA5 bis SA9. Die Bank B3 enthält die Zellenfelder CELL8 bis CELL11 und Leseverstärkerreihen SA10 bis SA14. Die Bank B4 enthält Zel­ lenfelder CELL12 bis CELL15 und Leseverstärkerreihen SA15 bis SA19.

Wenn ein hohes Unterwortauswahlsignal RA0 bis RA42 und eine hochpeglige Hauptwortleitung MWL empfangen werden, wählt ein Un­ terworttreiber SWD1 bis SWD20 eine Unterwortleitung (nicht ge­ zeigt) in einem benachbarten Zellenfeld derart aus, dass ein Zellenfeld in jeder Bank eine aktive Unterwortleitung während eines Aktivierungszyklus hat.

Die Unterworttreiber SWD5 bis SWD16 wählen eine Unterwortleitung in zwei benachbarten Zellenfeldern aus. Z. B. wählt der Unter­ worttreiber SWD5 eine Unterwortleitung in beiden Zellenfeldern CELL0 und CELL4 aus, wenn eine der Hauptwortleitungen MWL00 bis MWL0i auf hoch (aktiviert) ist und wenn eines der RA-Signale RA11 und RA13 hoch (aktiviert) ist.

Die Unterworttreiber SWD1 bis SWD20 enthalten Ende-Unterwort­ treiber SWD1 bis SWD4 und SWD17 bis SWD20, die eine Unter­ wortleitung in einem benachbarten Endzellenfeld auswählen. Z. B. wählt der Unterworttreiber SWD1 eine Unterwortleitung in dem Zellenfeld CELL0 aus, wenn eine der Hauptwortleitung MWL00 bis MWL0i hoch (aktiviert) ist und wenn eines der RA-Signale RA00 und RA02 hoch (aktiviert) ist.

Wenn die Reihenadressen (X1, X0) den Wert {niedrig, niedrig} ha­ ben, nehmen die RA-Signale RA00, RA20 und RA40 ein hohes Niveau an, während die anderen RA-Signale auf einem niedrigen Niveau verbleiben. Unter der Annahme, dass der Hauptwortdecodierer XDEC1 eine Reihenadresse X2 bis Xj empfangen hat, die eine der Hauptwortleitungen MWL00 bis MWL0i aktiviert, wird eine Unter­ wortleitung im Zellenfeld CELL0 durch den Unterwortdecodierer SWD1 aktiviert, wird eine Unterwortleitung in den Zellenfeldern CELL4 und CELL8 durch den Unterwortdecodierer SWD9 aktiviert und wird eine Unterwortleitung im Zellenfeld CELL12 durch den Unter­ wortdecodierer SWD17 aktiviert.

Wenn die Reihenadressen (X1, X0) den Wert {niedrig, hoch} haben, werden die RA-Signale RA11 und RA31 hoch, während die anderen RA-Signale auf niedrigem Niveau verbleiben. Unter der Annahme, dass der Hauptwortdecodierer XDEC1 eine Reihenadresse X2 bis Xj empfängt, die eine der Hauptwortleitungen MWL00 bis MWL0i akti­ viert, wird die Hauptwortleitung in den Zellenfeldern CELL0 und CELL4 durch den Unterwortdecodierer SWD5 aktiviert und wird die Unterwortleitung in den Zellenfeldern CELL8 und CELL12 durch den Unterwortdecodierer SWD13 aktiviert.

Wenn die Reihenadressen (X1, X0) den Wert {hoch, niedrig} haben, werden die FA-Signale RA02, RA22 und RA42 hoch, während die an­ deren RA-Signale niedrig bleiben. Unter der Annahme, dass der Hauptwortdecodierer XDEC1 eine Reihenadresse X2 bis Xj empfangen hat, die eine der Hauptwortleitungen MWL00 bis MWL0i aktiviert, wird eine Unterwortleitung in dem Zellenfeld CELL0 durch den Un­ terwortdecodierer SWD1 aktiviert, wird eine Unterwortleitung in den Zellenfeldern CELL4 und CELL8 durch den Unterwortdecodierer SWD9 aktiviert und wird eine Unterwortleitung in dem Zellenfeld CELL12 durch den Unterwortdecodierer SWD17 aktiviert.

Wenn die Reihenadressen (X1, X0) den Wert {hoch, hoch} haben, werden die RA-Signale RA13 und RA33 hoch, während die anderen RA-Signale auf niedrig bleiben. Unter der Annahme, dass der Hauptwortdecodierer XDEC1 eine Reihenadresse X2 bis Xj empfangen hat, die eine der Hauptwortleitungen MWL00 bis MWL0i aktiviert, wird eine Unterwortleitung in den Zellenfeldern CELL0 und CELL4 durch den Unterwortdecodierer SWD5 aktiviert und wird eine Un­ terwortleitung in den Zellenfeldern CELL8 und CELL12 durch den Unterwortdecodierer SWD13 aktiviert.

Auf diese Art und Weise wird ein Zellenfeld CELL0 bis CELL15 in jeder Bank B1 bis B4 ausgewählt. Die Leseverstärkerreihen SA0 bis SA19, die zu den ausgewählten Bänken benachbart sind, detek­ tieren Datenwerte, die in Speicherzellen gespeichert sind, die mit ausgewählten Unterwortleitungen verbunden sind. Z. B., wenn die Zellenfelder CELL0, CELL4, CELL8 und CELL12 ausgewählt wer­ den, werden entsprechende, benachbarte Leseverstärkerreihen die Datenwerte in den ausgewählten Speicherzellen erfassen bzw. le­ sen. Die Leseverstärkerreihen SA0 und SA1 lesen Daten aus dem Zellenfeld CELL0. Die Leseverstärkerreihen SA5 und SA6 lesen Da­ ten aus dem Zellenfeld CELL4. Die Leseverstärkerreihen SA0 und SA11 lesen Daten aus dem Zellenfeld CELL8. Die Leseverstärker­ reihen SA15 und SA16 lesen Daten aus dem Zellenfeld CELL12.

Obwohl in Fig. 1 nur die RA-Treiber RAD1 bis RAD5 für die Ausga­ be von RA-Signalen RA00 bis RA42 gezeigt sind, werden auch kom­ plementäre RA-Signale RAB00 bis RAB42 erzeugt, die jedoch nicht gezeigt werden, um eine ungute Verkomplizierung der Figuren zu vermeiden.

In Fig. 2 wird ein schematisches Blockdiagramm eines Abschnitts des herkömmlichen DRAM 10 erläutert.

Der Abschnitt des herkömmlichen DRAM 10 enthält einen Abschnitt eines Zellenfeldes CELL0, Unterwortdecodierer SWD1 bis SWD5 und Leseverstärkerreihen SA0 und SA1.

Jeder Unterwortdecodierer SWD1 und SWD5 enthält eine Vielzahl von Unterdecodierblöcken SB. Z. B. enthält der Unterwortdeco­ dierer SWD1 die Unterdecodiererblöcke SB0000 bis SB0i02. Die RA- Treiber RAD1 und RAD2 erzeugen RA-Signale RA00 bis RA03, die vorgegebene Unterdecodiererblöcke SB auswählen.

Däs Zellenfeld CELL0 enthält eine Vielzahl von Speicherzellen, die in Reihen und Spalten angeordnet sind. Jede Speicherzelle ist für den Empfang einer Unterwortleitung SWL verbunden. Jede Speicherzelle ist mit einer Bitleitung BT verbunden. Zwei Bei­ spiele der Speicherzellen sind als Speicherzellen M1 und M2 dar­ gestellt, die mit der Unterwortleitung SWL0000 verbunden sind. Die Speicherzellen M1 und M2 enthalten einen Speicherzel­ lentransistor und einen Speicherzellenkondensator. Der Speicher­ zellentransistor ist ein n-Typ Feldeffekttransistor mit einem isolierten Gate (= IGFET). Jeder Speicherzellenkondensator hat einen Anschluss, der mit einem vorgegebenen Potential bzw. einer vorgegebenen Spannung, z. B. Erde oder 1/2 Vcc, um nur zwei Bei­ spiele anzugeben, verbunden ist, und einen weiteren Anschluss, der mit einer Source des Speicherzellentransistors verbunden ist. Jeder Speicherzellentransistor hat ein Gate, das mit einer Unterwortleitung SWL verbunden ist, und ein Drain, das mit einer Bitleitung BT verbunden ist.

Die Ladungsmenge, die in dem Speicherzellenkondensator gespei­ chert ist, bestimmt das logische Niveau der gespeicherten Daten. Die Daten werden in eine Speicherzelle eingeschrieben oder aus dieser ausgelesen, indem der Speicherzellentransistor einge­ schaltet wird und eine Bitleitung BT mit einem Speicherzellen­ kondensator elektrisch verbunden wird, um Ladung auf den Spei­ cherzellenkondensator oder von dem Speicherzellenkondensator zu übertragen.

Bitleitungspaare sind mit einem Leseverstärker verbunden. Z. B. sind die Bitleitungen BT1 und BT2 von einem Bitleitungspaar mit dem Leseverstärker SA1 verbunden.

Jede Hauptwortleitung MWL00 bis MWL0i ist mit zwei Unterdeco­ dierblöcken SB in jeder Reihe aus Unterwortdecodierern SWD1, SWD5, . . . verbunden. Jeder Unterdecodiererblock SB ist für das Antreiben bzw. Ansteuern einer Unterwortleitung SWL in jedem be­ nachbarten Zellenfeld CELL verbunden. Z. B. ist der Unterdeco­ dierer SB0000 für das Treiben der Unterwortleitung SWL0000 in­ nerhalb des Zellenfeldes CELL0 verbunden. Der Unterdeco­ diererblock SB0001 ist jedoch für das Treiben der Unterwortlei­ tung SWL0001 innerhalb des Zellenfeldes CELL0 und auch für das Treiben einer Unterwortleitung im Zellenfeld CELL4 verbunden.

Die Unterdecodiererblöcke SB0000 bis SB0003 sind alle für den Empfang einer Hauptwortleitung MWL00 verbunden. Die RA-Treiber RAD1 und RAD2 wählen zusammen nur einen der Unterdecodierblöcke SB0000 bis SB0003 aus. Wenn die Hauptwortleitung MWL00 aktiviert wird bzw. ist, wird deshalb eine der Unterwortleitungen SWL0000 bis SWL0003 in Abhängigkeit davon ausgewählt, welches der RA- Signale RA00 bis RA03 aktiviert ist. Auf diese Art und Weise wird jede Hauptwortleitung MWL selektiv für das Treiben einer der vier Unterwortleitungen SWL in jedem Zellenfeld CELL verbun­ den. Es gibt deshalb viermal so viele Unterwortleitungen SWL in­ nerhalb eines Zellenfeldes CELL als es Hauptwortleitungen MWL gibt, die mit den Unterworttreibern SWD benachbart zu einem Zel­ lenfeld CELL verbunden sind.

Es ist ersichtlich, dass nur einige Hauptwortleitungen MWL, Un­ terwortleitungen SWL, Speicherzellen M1 und M2, Bitleitungen BT, Unterdecodiererblöcke SB und Leseverstärker SA in Fig. 2 darge­ stellt sind, um eine Verkomplizierung der Figur zu vermeiden.

Weitere Zellenfelder CELL und Unterwortdecodierer SWD, die in Fig. 1 dargestellt sind, sind im allgemeinen in der gleichen Art und Weise, wie in Fig. 2 gezeigt ist, aufgebaut.

Eine y-Auswählerschaltung (nicht gezeigt) kann verwendet werden, um einen Leseverstärker SA auszuwählen, um einen Datenweg zwi­ schen einem Zellenfeld CELL und einem externen Datenanschluss (nicht gezeigt) bereitstellen zu können. Ein y-Auswähler emp­ fängt eine Spaltenadresse und wählt einen Leseverstärker SA auf der Basis des Spaltenadresswertes aus.

In Fig. 3 wird ein schematisches Schaltungsdiagramm eines Unter­ decodiererblocks erläutert, dem das allgemeine Bezugszeichen SB verliehen ist.

Der Unterdecodiererblock SB enthält Transistoren T1 bis T4. Die Transistoren T1 bis T4 sind n-Typ-IGFETs. Der Unterdeco­ diererblock SB kann als Unterdecodiererblock SB0000 in Fig. 2 verwendet werden.

Der Transistor T1 hat eine Source, die für den Empfang einer Hauptwortleitung MWL00 verbunden ist, ein Drain, das mit einem Gate des Transistors T2 an einem Knoten A verbunden ist, und ein Gate, das mit dem Spannungsversorgungspotential bzw. der Versor­ gungsspannung verbunden ist. Der Transistor T2 hat ein Drain, das mit einem RA-Signal RA00 verbunden ist, und eine Source, die mit der Unterwortleitung SWL0000 am Knoten B verbunden ist. Der Transistor T3 hat eine Source, die für den Empfang einer Haupt­ wortleitung MWL00 verbunden ist, ein Drain, das mit der Unter­ wortleitung SWL0000 verbunden ist, und ein Gate, das für den Empfang eines RA-Signals RA00 verbunden ist. Der Transistor T4 hat ein Drain, das mit einer Unterwortleitung SWL0000 verbunden ist, eine Source, die mit Erde verbunden ist, und ein Gate, das für den Empfang eines komplementären RA-Signals RAB00 verbunden ist.

Wenn sie auf hohem Logikniveau sind, sind die Spannungsniveaus bzw. Potentialniveaus des RA-Signals RA00, des komplementären RA-Signals RAB00 und der Hauptwortleitung MWL00 erhöhte Versor­ gungspotentiale. Ähnlich ist das Spannungsversorgungspotential, das mit dem Gate des Transistors T1 verbunden ist, ein erhöhtes Spannungsversorgungspotential.

Die Unterdecodiererblöcke SB innerhalb der Unterwortdecodierer SWD1 bis SWD5, die in Fig. 5 gezeigt sind, haben im allgemeinen den gleichen Aufbau wie der Unterdecodiererblock SB, der in Fig. 3 gezeigt ist.

In Fig. 4 wird ein Timingdiagramm erläutert, das den Betrieb des Unterdecodiererblocks SB darstellt.

Das Timingdiagramm von Fig. 4 erläutert den Betrieb des Unterde­ codiererblocks SB0000, wenn auf die Speicherzelle M1 von Fig. 2 zugegriffen wird. Das Zeitdiagramm enthält eine Reihenadresse XADD, eine Hauptwortleitung MWL00, ein Steuersignal RAE, ein RA- Signal RA00, ein komplementäres RA-Signal RAB00, die Spannung am Knoten A und die Unterwortleitung SWL0000.

Anfangs sind die Hauptwortleitung MWL00, das Steuersignal RAE und das RA-Signal RA00 auf dem niedrigen Niveau. Das komple­ mentäre RA-Signal RAB00 ist auf hohem Niveau. Bei einem hohem komplementären RA-Signal RAB00 ist der Transistor T4 eingeschal­ tet und die Unterwortleitung SWL0000 wird auf dem niedrigen Po­ tential gehalten.

Zum Zeitpunkt t100 kann die Reihenadresse XADD auf einen Wert übergehen, der verursacht, dass der Reihendecodierer XDCE1 die Hauptwortleitung MWL00 aktiviert. Zum Zeitpunkt t101 aktiviert der Reihendecodierer XDEC1 die Hauptwortleitung MWL00 und die Hauptwortleitung MWL00 geht auf hohes Niveau über.

Da der Transistor T1 eingeschaltet ist, folgt die Spannung am Knoten A der Spannung auf der Hauptwortleitung MWL00.

Zum Zeitpunkt t103 geht das Steuersignal RAE auf ein hohes Ni­ veau über. Dies ermöglicht dem RA-Treiber RAD1, das RA-Signal RA00 auf ein hohes Niveau zu treiben und das komplementäre RA- Signal RAB00 auf ein niedriges Niveau zu treiben. Die Zustände des RA-Signals RA00 und das komplementäre RA-Signal RAB00 werden durch Werte der Reihenadressen X0 und X1 bestimmt.

Der Transistor T1 arbeitet derart, dass es dem Transistor T2 er­ möglicht wird, das er selbst hochfährt. Der Transistor T1 ermög­ licht, dass das Gate des Transistors T2 ein hohes Potential er­ hält, bevor das RA-Signal RA00 auf hoch übergeht. Zum Zeitpunkt t103, wenn das RA-Signal RA00 auf ein hohes Niveau übergeht, koppelt deshalb die Gatekapazität des Transistors T2 das anstei­ gende Potential des RA-Signals RA00 mit dem Knoten A. Das Po­ tential des Knotens A steigt somit zusammen mit dem RA-Signal RA00 an. Wenn das Potential am Knoten A innerhalb eines Bereichs der Schwellenspannung des Gatepotentials des Transistors T1 an­ steigt, wird der Transistor T1 ausgeschaltet und der Knoten A bleibt auf einem hohen Potential angehoben. Dies ermöglicht, dass der Transistor T2 das vollständige Potential des RA-Signals RA00 an die Unterwortleitung SWL0000 weiterleitet.

Da das komplementäre RA-Signal RAB00 zu diesem Zeitpunkt niedrig ist, wird der Transistor T4 ausgeschaltet. Bezüglich der anderen Unterdecodiererblöcke SB innerhalb bzw. aus den Unterwortdeco­ dierern SWD1 bis SWD4, die das RA-Signal RA00 und das komple­ mentäre RA-Signal RAB00 empfangen, ist es erforderlich, einen leitenden Weg von den unausgewählten Unterwortleitungen SWL nach Erde vorzusehen. Der Transistor T3 hat diese Funktion. Wenn das RA-Signal RAB00 auf ein hohes Niveau übergeht, stellt der Tran­ sistor T3 einen Weg nach Erde bereit, wenn die entsprechende Hauptwortleitung MWL auf niedrigem Niveau ist. Dies verhindert, dass die unausgewählten Unterwortleitungen SWL auf einem schwim­ menden Potential bzw. Floating-Potential sind.

Nachdem Daten in die adressierte Speicherzelle M1 eingeschrieben oder aus dieser ausgelesen wurden, kehrt das Steuersignal RAE wieder auf niedriges Niveau zurück. Das Steuersignal RAE oder das Reihenadressefreigabesteuersignal (RAE = Row Address Enable) hat eine vorgegebene Impulsweite in Abhängigkeit von der Zeit, die für das Lesen oder Schreiben von Daten von der ausgewählten Speicherzelle bzw. in die ausgewählte Speicherzelle erforderlich sind. Dies ist durch den Zeitpunkt t104 in Fig. 4 erläutert.

Der RA-Treiber RAD1 empfängt das niedrige Steuersignal RAE, das verursacht, dass das RA-Signal RA00 auf niedriges Niveau zurück­ kehrt und dass das komplementäre RA-Signal RAB00 auf hohes Ni­ veau zurückkehrt. Wenn das RAB00 auf hohem Niveau ist, wird der Transistor T4 eingeschaltet und die Unterwortleitung SWL0000 wird auf Erde entladen. Gleichzeitig fällt das Potential am Kno­ ten A zusammen mit dem Potential des RA-Signals RA00 ab. Dies ist zu dem Zeitpunkt t104 in Fig. 4 erläutert. Es wird darauf hingewiesen, dass der Transistor T2 eingeschaltet ist, wenn das RA-Signal RA00 auf ein niedriges Niveau übergeht. Die Unterwort­ leitung wird somit auch durch den Transistor T2 mittels des RA- Signals RA00 entladen.

Nachfolgend, zum Zeitpunkt t106, kann sich die Reihenadresse XADD ändern und die Hauptwortleitung MWL00 kann auf niedriges Niveau übergehen. Da der Transistor T1 eingeschaltet ist, folgt das Potential am Knoten A der Hauptwortleitung MWL00 auf ein niedriges Niveau, z. B. auf Erde bzw. Masse.

Die Stromwege zum Entladen einer Unterwortleitung SWL, wenn von dem ausgewählten Zustand in den unausgewählten Zustand überge­ gangen wird, werden nachfolgend erläutert.

In Fig. 5 wird ein schematisches Schaltungsdiagramms eines Un­ terdecodiererblocks SB erläutert. Der Unterdecodiererblock SB zeigt drei Stromwege, durch die Ladung von der Unterwortleitung SWL0000 entfernt werden kann.

Der Stromweg 1 verdeutlicht das Fließen von Strom von der Unter­ wortleitung SWL0000 durch den Transistor T4 nach Erde. Der Stromweg 2 verdeutlicht einen Stromfluss von der Unterwortlei­ tung SWL0000 durch den Transistor T2 zu dem RA-Signal RA00. Der Stromweg 3 verdeutlicht einen Stromfluss von der Unterwortlei­ tung SWL0000 durch den Transistor T3 zur Hauptwortleitung MWL00.

In Fig. 6 wird ein Zeitdiagramm zum Erläutern von Signalen für den Unterdecodiererblock SB gezeigt, wenn die Unterwortleitung SWL in einem unausgewählten Zustand ist.

Das Zeitdiagramm von Fig. 6 enthält eine Hauptwortleitung MWL00, ein RA-Signal RA00, ein komplementäres RA-Signal RAB00, ein Po­ tential am Knoten A und eine Unterwortleitung SWL0000.

In den unausgewählten Zustand sind die Hauptwortleitung MWL00 und das RA-Signal RA00 beide auf dem niedrigen Niveau. Das kom­ plementäre RA-Signal RAB00 ist auf dem hohen Niveau.

Wenn die Hauptwortleitung MWL00 auf niedrigem Niveau ist, ist das Potential am Knoten auch niedrig. Wenn das Potential am Kno­ ten A niedrig ist, ist der Transistor T2 ausgeschaltet. Wenn das RA-Signal RA00 niedrig ist, ist der Transistor T3 ausgeschaltet. Die Stromwege 2 und 3 von Fig. 5 sind deshalb gesperrt.

Wenn das komplementäre RA-Signal RAB00 hoch ist, ist jedoch der Transistor T4 eingeschaltet und der leitende Weg nach Erde durch den Transistor T4 ist ausgebildet. Der Stromweg 1 von Fig. 5 ist somit freigeben. Die gesamte Ladung, die von der Unterwortlei­ tung SWL0000 entfernt wird, geht durch den Stromweg 1.

In diesem Fall kann der Transistor T4 nur dazu verwendet werden, die Unterwortleitung SWL0000 auf einem Erdeniveau zu halten. Un­ ter diesen Bedingungen muss der Transistor T4 keinen großen Strombetrag aufnehmen und kann deshalb eine relativ kleine Vor­ richtung sein.

In Fig. 7 ist ein Zeitdiagramm zum Erläutern von Signalen für den Unterdecodiererblock SB angegeben, wenn die Unterwortleitung in einem unausgewählten Zustand ist.

Das Zeitdiagramm von Fig. 7 enthält eine Hauptwortleitung MWL00, ein RA-Signal RA00, ein komplementäres RA-Signal RAB00, ein Po­ tential am Knoten A und eine Unterwortleitung SWL0000.

In dem unausgewählten Zustand ist das RA-Signal RA00 niedrig. Das komplementäre RA-Signal RAB00 ist hoch. Die Hauptwortleitung MWL00 geht jedoch von niedrig nach hoch zum Zeitpunkt t200 über und kehrt zum Zeitpunkt t201 auf niedriges Niveau zurück. Wenn der Transistor T1 eingeschaltet ist, folgt das Potential am Kno­ ten A im allgemeinen der Hauptwortleitung MWL00.

Vor dem Zeitpunkt t200 geht jede Ladung, die von der Unterwort­ leitung SWL0000 entfernt wird, durch den Stromweg 1, wie in Fig. 5 dargestellt ist. Zwischen den Zeitpunkten t200 und t201 wird jedoch der Transistor T2 eingeschaltet. Von der Zeit t200 bis zur Zeit t201 geht somit Ladung, die von der Unterwortleitung SWL0000 entfernt wird, durch die Stromwege 1 und 2, wie in Fig. 5 gezeigt ist.

In Fig. 8 wird ein Zeitdiagramm zum erläutern der Signale für den Unterdecodiererblock SB gezeigt, wenn die Unterwortleitung in einem unausgewählten Zustand ist.

Das Zeitdiagramm in Fig. 8 enthält eine Hauptwortleitung MWL00, ein RA-Signal RA00, ein komplementäres RA-Signal RAB00, ein Po­ tential am Knoten A und eine Unterwortleitung SWL0000.

In dem unausgewählten Zustand ist die Hauptwortleitung MWL00 auf niedrigem Niveau. Da die Hauptwortleitung MWL00 auf niedrigem Niveau ist, bleibt das Potential am Knoten niedrig und der Tran­ sistor T2 bleibt gesperrt bzw. ausgeschaltet. Das RA-Signal RA00 geht jedoch von niedrig nach hoch zum Zeitpunkt t202 und kehrt zum Zeitpunkt t203 auf niedrig zurück. Das komplementäre RA-Sig­ nal RAB00 geht von hoch nach niedrig zum Zeitpunkt t202 und geht auf hoch zum Zeitpunkt t203 zurück.

Vor dem Zeitpunkt t202 geht jede Ladung, die von der Unterwort­ leitung SWL0000 entfernt wird, durch den Stromweg 1, wie in Fig. 5 gezeigt ist.

Wenn das komplementäre RA-Signal RAB00 zwischen den Zeitpunkten t202 und t203 auf niedrig ist, ist jedoch der Transistor T4 aus­ geschaltet, was den Stromweg 1 sperrt, wie in Fig. 5 gezeigt ist. Wenn das RA-Signal RA00 zwischen den Zeitpunkten t202 und t203 hoch ist, ist der Transistor T3 eingeschaltet. Da die Hauptwortleitung MWL00 während dieser Zeit niedrig ist, geht je­ de Ladung, die von der Unterwortleitung SWL0000 entfernt wird, durch den Stromweg 3, wie in Fig. 5 gezeigt ist.

Zum Zeitpunkt t203 kehrt das komplementäre RA-Signal RAB00 auf hoch zurück und das RA-Signal RA00 geht auf niedrig zurück. Nach einer Zeit t203 geht somit jede Ladung, die von der Unterwort­ leitung SWL0000 entfernt wird, durch den Stromweg 1, wie in Fig. 5 gezeigt ist.

In Fig. 9 wird ein schematisches Schaltungsdiagramm gezeigt, das Abschnitte von Schaltungen erläutert, die für die Aktivierung von Unterwortleitungen SWL verwendet werden.

Es ist ersichtlich, dass ein Puffer BF0 für das Ansteuern bzw. Treiben der Hauptwortleitung MWL00 verwendet wird. Der Puffer BF0 besteht aus zwei Invertern, die komplementäre IGFETs (n-Typ und p-Typ) aufweisen. Der Puffer BF0 enthält einen Transistor TB0, um die Hauptwortleitung MWL00 auf niedriges Niveau zu zie­ hen. Der Transistor TB0 ist ein n-Typ-IGFET. Während der Zeit zwischen den Zeiten t202 und t203, die in Fig. 8 gezeigt sind, geht deshalb jede Ladung, die von der Unterwortleitung SWL0000 entfernt wird, durch den Stromweg 3, wie in Fig. 5 gezeigt ist, und auch durch den Transistor TB0 im Puffer BF0.

Es wird in Fig. 9 darauf hingewiesen, dass in der herkömmlichen Schaltungslösung die Puffer BF0, BF1 . . ., die RA-Treiber RAD und die Unterdecodiererblöcke SB das Wortleitungserdepotential GNDXDEC empfangen, um ein niedriges Potential für die unausge­ wählten Unterwortleitungen SWL bereitstellen zu können.

In Fig. 10 wird ein schematisches Schaltungsdiagramm eines RA- Treibers erläutert.

Der RA-Treiber in Fig. 10 ist der RA-Treiber RAD1A, der das RA- Signal RA00 und das komplementäre RA-Signal RAB00 erzeugt. Auch ist der RA-Treiber RAD1B gezeigt, der das RA-Signal RA02 und das komplementäre RA-Signal RAB02 erzeugt. Die Bezugszeichen für den FA-Treiber RAD1B sind in Klammern angegeben. Die RA-Treiber RAD1A und RAD1B bilden zusammen den RA-Treiber RAD1, der in Fig. 1 und Fig. 2 gezeigt ist.

Der RA-Treiber RAD1A umfasst einen Decodierer 100, ein UND-Gat­ ter 101, Inverter 102, 103 und Transistoren 104 und 105. Der De­ codierer 100 empfängt Reihenadressen X0 und X1 als Eingangssig­ nale und erzeugt eine Ausgabe, die an einem Eingang des UND-Gat­ ters 101 empfangen wird. Das UND-Gatter 101 empfängt das Steu­ ersignal RA1 an einem weiteren Eingang und stellt eine Ausgabe für die Eingänge der Inverter 102 und 103 bereit. Der Inverter 103 stellt ein komplementäres RA-Signal RAB00 als eine Ausgabe bereit. Der Inverter 102 erzeugt eine Ausgabe für die Gates der Transistoren 104 und 105. Der Transistor 104 hat eine Source, die mit einem erhöhten Spannungsversorgungspotential verbunden ist, und ein Drain, das mit dem RA-Signal RA00 verbunden ist. Der Transistor 105 hat eine Source, die mit einem Wortlei­ tungserdepotential GNDXDEC verbunden ist, und ein Drain, das mit dem RA-Signal RA00 verbunden ist. Der Transistor 104 ist ein p- Typ-IGFET. Der Transistor 105 ist ein n-Typ-IGFET.

Ein peripheres Erdepotential GND ist als Erde für den Decodierer 100, das UND-Gatter 101 und die Inverter 102 und 103 verbunden.

Wenn das Steuersignal RAE niedrig ist, ist der Ausgang des UND- Gatters 101 niedrig. Wenn der Ausgang des UND-Gatters 101 nie­ drig ist, ist das RA-Signal RA00 niedrig und das komplementäre RA-Signal RAB00 ist hoch.

Wenn das Steuersignal RAE hoch ist und die Reihenadressen (X1, X0) in einem ausgewählten Zustand sind, der für den Decodierer 100 des RA-Treibers RAD1A gleich {niedrig, niedrig} ist, wird der Ausgang des Decodierers 100 hoch. Wenn die Ausgabe des Deco­ dierers 100 hoch ist und das Steuersignal RAE hoch ist, wird der Ausgang des UND-Gatters 101 hoch. Wenn der Ausgang des UND-Gat­ ters 101 hoch ist, ist das RA-Signal RA00 hoch und das komple­ mentäre RA-Signal RAB00 ist niedrig. Wenn der Decodierer 100 des RA-Treibers RAD1A die Reihenadressen (X1, X0) empfängt, die einen anderen Wert als {niedrig, niedrig} haben, ist die Ausgabe des Decodierers 100 niedrig, ist das RA-Signal RA00 niedrig und das komplementäre FA-Signal RAB00 ist hoch.

Um genügend Strom für die Entladung des RA-Signals RA00 aufneh­ men zu können, benötigt der Transistor 105 relativ große Abmes­ sungen, wenn mit den anderen Transistoren verglichen wird.

Der RA-Treiber RAD1B arbeitet auf der gleichen allgemeinen Art und Weise wie der RA-Treiber RAD1A, mit der Ausnahme, dass der Decodierer 100' freigegeben ist und ein hohes Logikniveau aus­ gibt, wenn die Reihenadressen (X1, X0) den gleichen Wert von {niedrig, hoch} haben.

Die anderen Decodierer RAD2, RAD2, RAD4 und RAD5 haben einen ähnlichen Schaltungsaufbau wie der RA-Treiber RAD1.

Die periphere Erde GND und die Wortleitungserde GNDXDEC sind mit dem gleichen Erdeweg durch unterschiedliche Verdrahtungen ver­ bunden. Änderungen des Potentials an den getrennten Erden werden mit Hilfe des Verdrahtungswiderstands R1 und des Verdrahtungswi­ derstands R2 der jeweiligen Verdrahtungen isoliert. Dies kann verhindern, dass Rauschen auf den jeweiligen Verdrahtungen zwi­ schen den getrennten Erden übertragen wird.

Die Stromwege und Erderauschen während des Schaltens der Unter­ wortleitung werden nachfolgend mit Bezug auf Fig. 11 in Verbin­ dung mit Fig. 9 erläutert.

In Fig. 11 ist ein Zeitdiagramm der Erdewege zum Übertragen von Ladung zu einer Unterwortleitung und von einer Unterwortleitung erläutert.

Das Zeitdiagramm von Fig. 11 erläutert Stromwege von Unterwort- Ieitungen SWL, wenn sie ausgewählt oder unausgewählt sind.

Das Zeitdiagramm von Fig. 11 enthält eine Reihenadresse XADD, eine Hauptwortleitung MWL00, ein Steuersignal RAE, ein RA-Signal RA00, ein komplementäres FA-Signal RAB00, eine Unterwortleitung SWL0000, eine Unterwortleitung SWL0002, eine Unterwortleitung SWL0100 und eine Unterwortleitung SWL0102. Es ist auch ein ver­ größerter Abschnitt um den Zeitpunkt t304 herum gezeigt, der eine ausgewählte Unterwortleitung SWL0000 und ein Wortlei­ tungserdepotential GNDXDEC erläutert.

Das Zeitdiagramm von Fig. 11 erläutert ausgewählte Signale in dem schematischen Schaltungsdiagramm von Fig. 9.

In dem Zeitdiagramm von Fig. 11 ändert sich die Unterwortleitung SWL0000 von dem unausgewählten Zustand (niedrig) zu dem ausge­ wählten Zustand (hoch) und wieder zurück zu dem unausgewählten Zustand, während die anderen dargestellten Unterwortleitungen SWL0002, SWL0100 und SWL0102 in dem unausgewählten Zustand verbleiben.

Anfangs sind die Hauptwortleitungen MWL00 und MWL01 auf niedri­ gem Niveau. Die RA-Signale RA00 und RA02 sind auch niedrig. Die komplementären RA-Signale RAB00 und RAB02 sind hoch. Wie in Fig. 11 gezeigt ist, ist vor dem Zeitpunkt t300 jede Unterwortleitung SWL0000, SWL0002, SWL0100 und SWL0102 auf einem niedrigen Niveau mittels jeweiliger Stromwege 1 (Fig. 5) innerhalb der jeweiligen Unterdecodiererblöcke SB gehalten.

Zum Zeitpunkt t300 ändert sich die Reihenadresse XADD auf einen Wert für die Auswahl der Unterwortleitung SWL0000. In Fig. 9 wird ein hohes Potential auf einem erhöhten Spannungsniveau von dem Reihendecodierer XDEG1 zu dem Eingang des Puffers BF0 einge­ geben. Nach einer Leitungsverzögerung geht die Hauptwortleitung MWL00 auf ein hohes Niveau zum Zeitpunkt t301 über. Das hohe Ni­ veau ist ein erhöhtes Spannungsniveau.

Zum Zeitpunkt t301 wird das Potential am Knoten A der Unterdeco­ diererblöcke SB0000 und SB0002 hoch, da die Hauptwortleitung MWL00 hoch wird. Wenn die RA-Signale RA00 und RA02 niedrig sind, werden die Stromwege 2 innerhalb der Subdecodiererblöcke SB0000 und SB0002 dafür freigegeben, die jeweiligen Unterwortleitungen SWL0000 bzw. SWL0002 auf niedrig zu halten. Beide Stromwege 1 und 2 werden deshalb in den Unterdecodiererblöcken SB0000 und SB0002 zum Zeitpunkt t301 freigegeben. Für die Unterdeco­ diererblöcke SB0100 und SB0102 wird jedoch nur der Stromweg 1 freigegeben.

Zum Zeitpunkt t302 versetzt die Steuerschaltung (nicht gezeigt) das Steuersignal RAE in einen Freigabezustand (Übergänge von niedrig nach hoch). Die Zeit t302 kann durch eine vorgegebene Verzögerung von der Änderung der Reihenadresse XADD aus bestimmt werden. Der RA-Treiber RAD1 bringt das RA-Signal RA00 auf ein hohes Niveau und das komplementäre RA-Signal RAB00 auf ein nie­ driges Niveau.

Im Ergebnis wird zum Zeitpunkt t303 die Unterwortleitung SWL0000 durch den Unterdecodiererblock SB0000 aktiviert. Wenn sie akti­ viert wird, steigt die Unterwortleitung SWL0000 auf ein erhöhtes Potential an. Die Unterwortleitung SWL0000 schaltet den Spei­ cherzellentransistor der Speicherzelle M1 ein und Daten, die in dem Speicherzellenkondensator gespeichert sind, werden zu der Bitleitung BT2 übertragen.

Da das RA-Signal RA02 auf niedrig bleibt, bleiben die Stromwege 1 und 2 innerhalb des Unterdecodiererblocks SB0002 freigegeben.

Wenn das RA-Signal RA00 hoch wird, wird jedoch der Transistor T3 innerhalb des Unterdecodiererblocks SB0100 eingeschaltet und der Stromweg 3 wird freigegeben. Die Unterwortleitung SWL0100 wird deshalb durch den Stromweg 3 durch den Transistor T3 innerhalb des Unterdecodiererblocks SB0100 und den Transistor TB0 inner­ halb des Puffers BF1 auf niedrig gehalten.

Zum Zeitpunkt t304 versetzt eine Steuerschaltung (nicht gezeigt) das Steuersignal RAE in einen Sperrzustand (Übergänge von hoch nach niedrig). Die Zeit zwischen dem Zeitpunkt t302 und t304 kann durch eine vorgegebene Verzögerung bestimmt werden, die eine maximale Zeit angibt, die für den Zugriff auf Daten in der Speicherzelle erforderlich ist. Der RA-Treiber RAD1 bringt das RA-Signal RA00 auf ein niedriges Niveau und das komplementäre RA-Signal RAB00 auf ein hohes Niveau.

Die Ladung wird deshalb von der Unterwortleitung SWL0000 abgezo­ gen, um das Potential der Unterwortleitung SWL0000 von einem ho­ hen, erhöhten Potential auf Erde oder ein niedriges Niveau zu bringen. Da die Hauptwortleitung MWL00 zu einem Zeitpunkt t304 hoch ist und das RA-Signal RA00 niedrig wird, wird der Stromweg 2 innerhalb des Unterdecodiererblocks SB0000 freigegeben. Da das komplementäre RA-Signal RA00 zum Zeitpunkt T304 hoch wird, wird auch der Stromweg 1 innerhalb des Unterdecodiererblocks SB0000 freigegeben. Die Unterwortleitung SWL0000 wird deshalb über die Stromwege 1 und 2 innerhalb des Unterdecodiererblocks SB0000 zum Zeitpunkt t304 entladen.

Zum Zeitpunkt t304 verbleibt der Zustand der Unterdeco­ diererblöcke SB0002 und SB0102 unverändert. Die Stromwege 1 und 2 innerhalb des Unterdecodiererblocks SB0002 und der Stromweg 1 innerhalb des Unterdecodiererblocks SB0102 bleiben freigegeben. Wenn das RA-Signal RA00 jedoch auf niedrig übergeht, wird der Stromweg 3 innerhalb des Unterdecodiererblocks SB0100 gesperrt. Wenn das komplementäre RA-Signal RAB00 auf hoch übergeht, wird der Stromweg 1 innerhalb des Unterdecodiererblocks SB0100 frei­ gegeben. Die Unterwortleitung SWL0100 wird deshalb durch den Stromweg 1 innerhalb des Unterdecodiererblocks SB0100 zum Zeit­ punkt t304 auf niedrigem Niveau gehalten.

Um die Zykluszeit für den Zugriff auf eine Speicherzelle zu ver­ bessern, werden die Transistoren in dem Entladeweg der Unter­ wortleitung SWL relativ groß gemacht. Eine Unterwortleitung ist mit dem Steuergate einer sehr großen Anzahl von Speicherzel­ lentransistoren verbunden, wodurch sie eine große Kapazität er­ hält. Wenn die Unterwortleitung SWL0000 von dem ausgewählten Zu­ stand in den unausgewählten Zustand zum Zeitpunkt t304 übergeht, fließt ein großer Strom durch die Stromwege 1 und 2 nach dem Wortleitungserdepotential GNDXDEC. Die RA-Signale RA00 und RA02 werden auch entlang der Länge des Zellenfelds CELL geleitet und werden mit Diffusionsgebieten (Source/Drain-Verbindungen) des Transistors T2 und mit dem Gate des Transistors T3 innerhalb einer großen Anzahl von Unterwortdecodierern SB verbunden. Die Kapazität der RA-Signale RA00 und RA02 ist deshalb sehr groß. Dies erhöht weiterhin den momentanen Strom, der zu dem Wortlei­ tungserdepotential GNDXDEC fließt.

In Fig. 11 ist ein vergrößerter Abschnitt gezeigt, der die Un­ terwortleitung SWL0000, das RA-Signal RA00, das Wortleitungser­ depotential GNDXDEC und die unausgewählten Unterwortleitungen SWL0001, SWL0002 und SWL0003 zeigt. Wenn ein großer Strom zu dem Wortleitungserdepotential GNDXDEC fließt, kann ein Rauschstoß bzw. Rauschimpuls aufgrund des Widerstands des signaltreibenden Leiters induziert werden. In diesem Fall kann, da das Wortlei­ tungserdepotential GNDXDEC die unausgewählten Unterwortleitungen auf niedrigem Niveau (durch den Stromweg 1 oder die Stromwege 1 und 2) hält, der Rauschstoß auf unausgewählten Unterwortleitung (z. B. SWL0001, SWL0002 und SWL0003) übertragen werden. Dies kann einen ungewollten Verlust von den Speicherzellen verursachen, die mit diesen unausgewählten Wortleitungen verbunden sind, und kann gespeicherte Daten beeinträchtigen. Obwohl nur die Unter­ wortleitungen SWL0001, SWL0002 und SWL0003 gezeigt sind, können weitere Unterwortleitungen ein ungewolltes Rauschen aufweisen, da sie auf einem niedrigen Niveau durch einen Strom gehalten werden können, der zu dem Wortleitungserdepotential GNDXDEC fließt.

Der Zweck für das Vorhandensein eines getrennten Wortleitungser­ depotentials GNDXDEC gegenüber einem peripheren Erdepotential besteht darin, ein ungewolltes Rauschen auf unausgewählten Wort­ leitungen zu eliminieren. In diesem Fall kann dieser Zweck nicht erreicht werden.

Ein Verfahren zum Lösen dieses Problems besteht in der Erhöhung der Weite bzw. der Abmessung der Verdrahtung, die das Wortlei­ tungserdepotential GNDXDEC trägt. Dies kann den Widerstand redu­ zieren und das Stromfördervermögen heraufsetzen. Dies muss je­ doch zu jedem Speicherblock auf dem Chip ausgeführt werden und kann in einer Erhöhung der Chipabmessung bzw. Größe resultieren, wodurch die Herstellungskosten heraufgesetzt werden.

Eine weitere Annäherung zum Lösen des Problems besteht in der Verwendung eines Materials mit einem verminderten Flächenwider­ stand für die Verdrahtung, die das Wortleitungserdepotential GNDXDEC trägt. Dies kann jedoch eine Änderung des Herstellungs­ verfahrens erfordern, was Prozessentwicklungskosten und Kosten zum Testen der Auslegung erfordert. Dies erhöht die Gesamther­ stellungskosten, wodurch wiederum die Herstellungskosten pro Chip erhöht werden.

In Anbetracht der vorstehenden Erläuterung, ist es deshalb er­ wünscht, eine Halbleiterspeichervorrichtung bereitzustellen, die ein Entladen einer Unterwortleitung mit einer hohen Geschwindig­ keit ausführen kann. Es ist auch erwünscht, nachteilige Effekte, z. B. einen Speicherzellenverlust, der durch das Entladen einer Unterwortleitung verursacht wird, zu reduzieren. Es ist weiter­ hin erwünscht, diese Verbesserungen bereitzustellen, während die Chipgröße verglichen mit den herkömmlichen Lösungen nicht erhöht wird.

Überblick über die Erfindung

Gemäß den vorliegenden Ausführungsformen der Erfindung wird eine Halbleiterspeichervorrichtung mit einer peripheren Erdeleitung bereitgestellt, die Ladung empfängt, wenn eine Unterwortleitung entladen wird. Die Halbleiterspeichervorrichtung der Erfindung kann einen Reihendecodierer, einen RA-Treiber und Unterdeco­ diererblöcke aufweisen. Der Reihendecodierer kann eine Haupt­ wortleitung auf der Basis eines empfangenen Adresswertes akti­ vieren. Der RA-Treiber kann einen Unterdecodiererblock aus einer Gruppe von Unterdecodiererblöcken, die mit der aktivierten Hauptwortleitung gekoppelt sind, aktivieren. Der RA-Treiber kann einen Stromweg zu einer peripheren Erde bereitstellen, wenn die Unterwortleitung von einem aktivierten Zustand in einen inakti­ vierten Zustand übergeht. Die unausgewählten Unterwortleitungen können einen Stromweg zu einer Wortleitungserde zum Halten der anderen Wortleitungen auf einem "ruhigen" Erdepotential haben. Rauschen, das durch das Entladen einer Unterwortleitung erzeugt wird, kann nur roch eine reduzierte Beeinträchtigung auf unaus­ gewählte Unterwortleitungen ausüben.

Gemäß einem Aspekt der Ausführungsformen der Erfindung kann eine Halbleiterspeichervorrichtung eine Vielzahl von Wortleitungen aufweisen. Jede Wortleitung kann mit einer Vielzahl von Spei­ cherzellen verbunden sein. Eine Decodiererschaltung kann mit einer vorgegebenen Wortleitung gekoppelt sein. Die Decodierer­ schaltung kann eine elektrische Verbindung zwischen einer ersten Erdeleitung und der vorgegebenen Wortleitung bereitstellen, wenn die vorgegebene Wortleitung nicht ausgewählt ist. Die Deco­ diererschaltung kann eine elektrische Verbindung zwischen eine zweiten Erdeleitung und der vorgegebenen Wortleitung bereitstel­ len, wenn die vorgegebene Wortleitung deaktiviert ist.

Gemäß einem weiteren Aspekt der Ausführungsformen der Erfindung kann die Decodiererschaltung einen ersten Transistor, der eine elektrische Verbindung zwischen einer vorgegebenen Wortleitung und einer ersten Erdeleitung bereitstellt, und einen zweiten Transistor aufweisen, der eine elektrische Verbindung zwischen der vorgegebenen Wortleitung und der zweiten Erdeleitung bereit­ stellt.

Gemäß einem weiteren Aspekt der Ausführungsformen der Erfindung kann die Stromkapazität des zweiten Transistors größer als die Stromkapazität des ersten Transistors sein.

Gemäß einem weiteren Aspekt der Ausführungsformen kann der zwei­ te Transistor ein Feldeffekttransistor mit einem isolierten Gate (IGFET) sein.

Gemäß einem weiteren Aspekt der Ausführungsformen der Erfindung kann, wenn die vorgegebene Wortleitung deaktiviert ist, der zweite Transistor durch ein erhöhtes Potential gesteuert werden.

Gemäß einem weiteren Aspekt der Ausführungsformen der Erfindung kann die Vielzahl der Wortleitungen eine Vielzahl von Hauptwort­ leitungen aufweisen. Jede Hauptwortleitung kann in eine Vielzahl von Unterwortleiturgen unterteilt sein. Die Decodiererschaltung kann die elektrische Verbindung zwischen der ersten Erdeleitung und der zweiten Erdeleitung und einer vorgegebenen Unterwortlei­ tung bereitstellen.

Gemäß einem weiteren Aspekt der Ausführungsformen der Erfindung kann ein Wert einer internen Reihenadresse die vorgegebene Wort­ leitung aktivieren. Die vorgegebene Wortleitung kann deaktiviert werden, bevor eine nachfolgende Änderung des Wertes der internen Reihenadresse vorliegt.

Gemäß einem weiteren Aspekt der Ausführungsform der Erfindung kann eine Halbleiterspeichervorrichtung eine erste Wortleitung aufweisen, die einen aktivierten Zustand und einen deaktivierten Zustand hat. Eine zweite Wortleitung kann einen aktivierten Zu­ stand und einen deaktivierten Zustand haben. Eine Decodierer­ schaltung kann einen Entladestromweg zu einer ersten Erdeleitung bereitstellen, wenn die erste Wortleitung von dem aktivierten Zustand in den deaktivierten Zustand übergeht. Die Decodierer­ schaltung kann einen Haltestromweg zu einer zweiten Erdeleitung bereitstellen, wenn die zweite Wortleitung in einem aktivierten Zustand ist.

Gemäß einem weiteren Aspekt der Ausführungsformen kann die Deco- diererschaltung ein Steuersignal empfangen, das einen Entlade­ stromweg-Freigabezustand und einen Entladestromweg-Sperrzustand hat. Wenn die erste Wortleitung in dem aktivierten Zustand ist, kann das Steuersignal in dem Entladestromweg-Sperrzustand sein.

Gemäß einem weiteren Aspekt der Ausführungsform der Erfindung kann der Haltestromweg gesperrt sein, wenn das Steuersignal in dem Entladestromweg-Freigabezustand ist.

Gemäß einem weiteren Aspekt der Ausführungsformen kann das erste Steuersignal einen Freigabezustand und einen Sperrzustand haben. Die Decodiererschaltung kann einen Adressdecodierabschnitt ha­ ben. Der Adressdecodierabschnitt kann ein Decodiersignal bereit­ stellen, das einen Decodierauswahlzustand hat, wenn eine empfan­ gene Adresse einen vorgegebenen Wert hat und einen Deco­ dierunauswahlzustand haben, wenn die empfangene Adresse nicht den vorgegebenen Wert hat. Der Haltestromweg kann gesperrt wer­ den, wenn das erste Steuersignal den Freigabezustand hat und das Decodiersignal den ersten Decodierzustand hat.

Gemäß einem weiteren Aspekt der Ausführungsformen der Erfindung kann der Entladestromweg gesperrt werden, wenn das Decodiersig­ nal den Decodierunauswahlzustand hat.

Gemäß einem weiteren Aspekt der Ausführungsform der Erfindung kann ein zweites Steuersignal einen zweiten Steuerfreigabezu­ stand und einen zweiten Steuersperrzustand haben. Der Entlade­ stromweg kann freigegeben werden, wenn das zweite Steuersignal den zweiten Steuersignal-Freigabezustand und das Decodiersignal den Decodierfreigabezustand hat.

Gemäß einem weiteren Aspekt der Ausführungsformen der Erfindung wird ein Verfahren für den Zugriff auf eine Speicherzelle einer Halbleiterspeichervorrichtung bereitgestellt, das die folgenden Schritte aufweist: Aktivieren einer ersten Wortleitung, die elektrisch mit einem Gate eines Zugriffstransistors einer Spei­ cherzelle verbunden ist, Halten einer zweiten Wortleitung in einem deaktivierten Zustand durch Bereitstellen eines ersten Haltestromweges zu einer ersten Erdeleitung und Deaktivieren der ersten Wortleitung durch Bereitstellen eines ersten Entlade­ stromweges zu einer zweiten Erdeleitung.

Gemäß einem weiteren Aspekt der Ausführungsformen der Erfindung kann der erste Haltestromweg eine kleinere Stromkapazität als der erste Entladestromweg haben.

Gemäß einem weiteren Aspekt der Ausführungsformen der Erfindung kann die erste Wortleitung einen zweiten Haltestromweg haben, wenn sie inaktiv ist. Wenn der erste Entladestromweg freigegeben ist, kann der zweite Haltestromweg gesperrt sein.

Gemäß einem weiteren Aspekt der Ausführungsformen der Erfindung kann der erste Entladestromweg einen Feldeffekttransistor mit isoliertem Gate (IGFET) aufweisen. Der IGFET kann einen Impedan­ zweg haben, der zwischen der ersten Wortleitung und der zweiten Erdeleitung gekoppelt ist.

Gemäß einem weiteren Aspekt der Ausführungsformen der Erfindung kann das Deaktivieren der ersten Wortleitung das Anlegen einer erhöhten Spannung an das Gate des IGFET aufweisen.

Gemäß einem weiteren Aspekt der Ausführungsformen der Erfindung kann der Schritt des Aktivierens einer ersten Wortleitungen das Aktivieren einer ersten Hauptwortleitung, die mit einer ersten Gruppe von Wortleitungan gekoppelt ist, und das Aktivieren der ersten Wortleitung aus der ersten Gruppe von Wortleitungen auf­ weisen.

Gemäß einem weiteren Aspekt der Ausführungsformen der Erfindung kann der Schritt des Aktivierens der ersten Wortleitung das in­ terne Empfangen einer Reihenadresse aufweisen. Der Schritt des Deaktivierens der ersten Wortleitung findet vor dem internen Empfangen einer nachfolgenden Reihenadresse statt.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist ein schematisches Blockdiagramm eines DRAM;

Fig. 2 ist ein schematisches Blockdiagramm eines Abschnittes eines herkömmlichen DRAM;

Fig. 3 ist ein schematisches Diagramm eines herkömmlichen Unterdecodiererblocks;

Fig. 4 ist ein Zeitdiagramm, das den Betrieb eines herkömmlichen Unterdecodiererblocks zeigt;

Fig. 5 ist ein schematisches Schaltungsdiagramm, das die Stromwege in einem Unterdecodiererblock zeigt;

Fig. 6 ist ein Schaltungsdiagramm zum Erläutern von Signalen für einen Unterdecodiererblock, wenn eine Unterwortlei­ tung in einem unausgewählten Zustand ist;

Fig. 7 ist ein Zeitdiagramm zum Erläutern von Signalen für einen Unterdecodiererblock, wenn eine Unterwortleitung in einem unausgewählten Zustand ist;

Fig. 8 ist ein Zeitdiagramm zum Erläutern von Signalen für einen Unterdecodiererblock, wenn eine Unterwortleitung in einem unausgewählten Zustand ist;

Fig. 9 ist ein schematisches Schaltungsdiagramm, das Abschnit­ te von Schaltungen zeigt, die für die Aktivierung von Unterwortleitungen verwendet werden;

Fig. 10 ist ein schematisches Schaltungsdiagramm eines herkömmlichen RA-Treibers;

Fig. 11 ist ein Zeitdiagramm, das Stromwege zum Übertragen von Ladung zu und von einer Unterwortleitung erläutert;

Fig. 12 ist ein scrematisches Schaltungsdiagramm, von Abschnit­ ten von Schaltungen, die für die Aktivierung von Unterwortleitungen gemäß einer Ausführungsform der Erfindung verwendet werden;

Fig. 13 ist ein schematisches Schaltungsdiagramm eines RA-Treibers gemäß einer Ausführungsform der Erfindung;

Fig. 14 ist ein Zeitdiagramm, das Stromwege zu Unterwortleitun­ gen und von Unterwortleitungen weg während eines Zugriffszyklus gemäß einer Ausführungsform der vorlie­ genden Erfindung erläutert;

Fig. 15 ist ein schematisches Schaltungsdiagramm eines RA-Treibers gemäß einer Ausführungsform der Erfindung;

Fig. 16 ist ein Zeitdiagramm, das Stromwege zu Unterwort­ leitungen und von Unterwortleitungen weg während eines Zugriffzyklus gemäß einer Ausführungsform der Erfindung erläutert;

Fig. 17 ist ein schematisches Schaltungsdiagramm eines RA-Treibers gemäß einer Ausführungsform der Erfindung; und

Fig. 18 ist ein Zeitdiagramm, das Stromwege zu Unterwortleitun­ gen und von Unterwortleitungen weg während eines Zugriffszyklus gemäß einer Ausführungsform der Erfindung erläutert.

Detaillierte Beschreibung der Ausführungsformen

Verschiedene Ausführungsformen der vorliegenden Erfindung werden nachfolgend im Detail mit Bezug auf die beiliegenden Zeichnungen erläutert.

Eine bevorzugte Auführungsform der vorliegenden Erfindung wird in Fig. 12, 13 und 14 gezeigt.

Der Aufbau des Halbleiterspeichers kann ähnlich zu dem Halblei­ terspeicher sein, der in Fig. 1, 2 und 3 gezeigt ist.

In Fig. 12 ist ein schematisches Schaltungsdiagramm von Schal­ tungsabschnitten gezeigt, die für die Aktivierung von Unterwort­ leitungen SWL gemäß einer bevorzugten Ausführungsform der Erfin­ dung verwendet werden.

Fig. 12 kann ähnlich zu der Fig. 9 sein, mit der Ausnahme, dass der RA-Treiber RAD11 einen herkömmlichen RA-Treiber RAD ersetzt.

In Fig. 13 ist ein schematisches Schaltungsdiagramm eines RA- Treibers RAD11 gemäß einer Ausführungsform der Erfindung erläu­ tert.

Fig. 13 erläutert einen RA-Treiber RAD11A, der ein RA-Signal RA00 und ein komplementäres RA-Signal RAB00 erzeugen kann. Es ist auch ein RA-Treiber RAD11B gezeigt, der ein RA-Signal RA02 und ein komplementäres RA-Signal RAB2 erzeugen kann. Bezugszei­ chen für den RA-Treiber RAD11B sind in Klammern gezeigt. Zusam­ men bilden die RA-Treiber RAD11A und RAD11B den RA-Treiber RAD11 der Fig. 12.

Der RA-Treiber RAD11A kann einen Decodierer 100, ein UND-Gatter 101, Inverter 102, 103 und 107 und Transistoren 104, 105, 106, 108 aufweisen. Der Decodierer 100 kann die Reihenadressen X0 und X1 als Eingänge empfangen, und kann eine Ausgabe erzeugen, die von einem Eingang des UND-Gatters 101 empfangen wird. Das UND- Gatter 101 kann ein Steuersignal RAE als einen weiteren Eingang empfangen und kann eine Ausgabe zu den Eingängen der Inverter 102 und 103 ausgeben. Der Inverter 103 kann ein komplementäres RA-Signal RAB00 als eine Ausgabe erzeugen. Der Inverter 102 kann eine Ausgabe für die Gates der Transistoren 104 und 105 erzeu­ gen. Der Transistor 104 kann eine Source, die mit einem erhöhten Spannungsversorgungspotential verbunden ist, und ein Drain ha­ ben, das mit dem RA-Signal RA00 verbunden ist. Der Transistor 105 kann ein Drain das mit dem RA-Signal FA00 verbunden ist, und eine Source haben, die mit einem Drain des Transistors 106 verbunden ist. Der Transistor 106 kann eine Source, die mit einem Wortleitungserdepotential GNDXDEC verbunden ist, und ein Gate haben, das ein Steuersignal RAE empfangen kann. Der Inver­ ter 107 kann ein Steuersignal RAE als einen Eingang empfangen und kann einen Ausgang für ein Gate des Transistors 108 erzeu­ gen. Der Transistor 108 kann eine Source, die mit einer peri­ pheren Erde GND verbunden ist, und ein Drain haben, das mit einem RA-Signal RA00 verbunden ist. Der Transistor 104 kann ein p-Typ-IGFET sein. Die Transistoren 105, 106 und 108 können n- Typ-IGFETs sen.

Ein peripheres Erdepotential kann als eine Erde für den Deco­ dierer 100, das UND-Gatter 101 und die Inverter 102, 103 und 107 verbunden sein.

Wenn das Steuersignal RAE niedrig ist kann die Ausgabe des UND- Gatters 101 niedrig sein. Wenn der Ausgang bzw. die Ausgabe des UND-Gatters Zül niedrig ist, kann der Inverter 103 eine hohe Ausgabe an das komplementäre RA-Signal RAB00 anlegen. Der Inver­ ter 102 kann ein hohes Niveau den Gates der Transistoren 104 und 105 zuführen, wodurch der Transistor 104 ausgeschaltet wird und der Transistor 105 eingeschaltet wird. Wenn das Steuersignal RAE niedrig ist, ist der Transistor 106 ausgeschaltet. Der Inverter 107 kann ein hohes Ausgangssignal dem Gate des Transistors 108 zuführen. Der Transistor 108 kann eingeschaltet sein, wodurch ein Weg mit niedriger Impedanz von einem FA-Signal RA00 zu einer peripherer Erde GND bereitgestellt wird. Auf diese Art und Weise kann das RA-Signal RA00 auf einem niedrigen Niveau sein, während das komplementäre FA-Signal auf einem hohen Niveau ist.

Wenn das Steuersignal RAE hoch ist und die Reihenadressen (X1, X0) in einem ausgewählten Zustand sind, der für den Decodierer 100 des RA-Treibers RAD11A {niedrig, niedrig} sein kann, ist die Ausgabe des Decodierers 100 dann auf einem hohen Niveau. Wenn der Ausgang des Decodierers 100 hoch ist und das Steuersignal RAE hoch ist, kann der Ausgang des UND-Gatters 101 hoch werden. Wenn der Ausgang des UND-Gatters 101 hoch ist, kann der Inverter 103 ein niedriges komplementäres RA-Signal RAB00 erzeugen. Wenn das RAE-Signa hoch ist, ist der Transistor 106 eingeschaltet. Der Inverter 107 kann ein niedriges Niveau an das Gate des Tran­ sistors 108 anlegen, was den Transistor 108 ausschaltet. Wenn der Ausgang des UND-Gatters 101 hoch ist, kann der Inverter 102 ein niedriges Niveau an die Gates der Transistoren 104 und 105 anlegen. Der Transistor 104 kann eingeschaltet werden und der Transistor 105 kann somit ausgeschaltet werden. Wenn der Transi­ stor 104 eingeschaltet ist, kann ein erhöhtes Potential an dem RA-Signal RA00 anliegen. Das RA-Signal RA00 kann somit hoch sein und das komplementäre RA-Signal kann niedrig sein.

Der Ausgang des Decodierers 100 kann als ein Decodiersignal aus­ gelegt sein. Das Decodiersignal kann auf hohem Niveau in Abhän­ gigkeit von dem vorgegebenen Wert der Reihenadressen (X0, X1) sein. Ansonsten kann das Decodiersignal auf niedrigem Niveau sein.

Wenn das Steuersignal RAE hoch ist und der RAE-Treiber RAD11A Reihenadressen (X1, X0) empfängt, die einen anderen Wert als {niedrig, niedrig} haben, kann der Ausgang des Decodierers 100 auf niedrigem Niveau sein. Wenn der Ausgang des Decodierers 100 niedrig ist, kann der Ausgang des UND-Gatters 101 niedrig sein. Der Inverter 103 kann somit ein erhöhtes Potential dem komple­ mentären RA-Signal RAB00 zuführen und das komplementäre RA-Sig­ nal RAB00 ist somit auf hohem Niveau. Der Inverter 102 kann ein erhöhtes Potential (hohes Niveau) den Gates der Transistoren 104 und 105 zuführen. Der Transistor 104 kann somit ausgeschaltet und der Transistor kann somit eingeschaltet werden. Wenn RA hoch ist, kann dar Transistor 106 eingeschaltet sein und der Transi­ stor 108 kann ausgeschaltet sein. Wenn die Transistoren 105 und 106 eingeschaltet sind, kann ein Weg mit niedriger Impedanz durch die Transistoren 105 und 106 von dem RA-Signal RA00 zum Wortleitungserdepotentiat GNDXDEC bereitstehen. Auf diese Art und Weise kann das RA-Signal RA00 auf niedrigem Niveau sein, während das komplementäre RA-Signal auf hohem Niveau ist.

Um ausreichend Strom für die Entladung des RA-Signals RA00 auf­ nehmen zu können, kann der Transistor 108 relativ groß im Verg­ leich zu den anderen Transistoren. z. B. den Transistoren 105 und 106, sein. Der Transistor 108 kann auch relativ groß verglichen mit dem Transistor T4 sein, der in dem Unterdecodiererblock SB0000 gezeigt ist, der in Fig. 12 dargestellt ist.

Der Transistor 108 kann als Entladevorrichtung ausgelegt sein, in der ein Entladestromweg vorgesehen ist. Auf diese Art und Weise kann der Transistor 108 Strom aufnehmen, der für das Schalten einer Unterwortleitung SWL von hoch nach niedrig ver­ wendet wird. Auf diese Art und Weise kann der Transistor 108 eine Gateweite haben, die ein ausreichendes Stromaufnahmevermö­ gen für das Schalten einer Unterwortleitung SWL von hoch nach niedrig in der erforderlichen minimalen Zeit hat. Dies ermög­ licht einer Unterwortleitung, dass sie von einem erhöhten Po­ tentialniveau auf ein niedriges Niveau (Erde) mit einer hohen Geschwindigkeit am Ende eines Speicherzellenzugriffszyklus über­ gehen kann.

Der Transistor 205 kann ein erhöhtes Potential für ein Steuerga­ te empfangen, wenn er freigegeben ist, was einen Weg mit niedri­ gerer Impedanz bereitstellt und das Stromvermögen erhöht, wenn man mit einem nicht erhöhten Potential vergleicht, das an einem Steuergate empfangen wird.

Die Transistoren T4, 105 und 106 können als Haltevorrichtungen ausgelegt sein, in denen ein Stromweg 2 bereitgestellt ist, der unausgewählte Unterwortleitungen SWL auf ein Erdeniveau festge­ klemmt halten kann. Die Transistoren T4, 105 und 106 benötigen deshalb keine großen Stromaufnahmeeigenschaften. Bei kleineren Bauelementegrößen können die Transistoren T4, 105 und 106 ein ausreichendes Stromaufnahmevermögen für das Halten der unausge­ wählten Unterwortleitungen SWL auf Erdeniveau geklemmt bereit­ stellen, während ein Rauschen unterdrückt wird, das innerhalb des peripheren Erdepotentials GND erzeugt wird. Die Transistoren T4, 105 und 106 können insbesondere ein Rauschen unterdrücken, das durch Stromspitzen erzeugt wird. In diesem Fall kann das Er­ deniveau das Wortleitungserdepotential GNDXDEC sein.

Nimmt man wiederum auf Fig. 12 in Verbindung mit Fig. 13 Bezug, kann der Transistor 108 eingeschaltet sein und das RA-Signal RA00 kann elektrisch mit einer peripheren Erde GND verbunden sein, wenn der Transistor T2 innerhalb des Unterdecodiererblocks SB0000 eingeschaltet ist (Hauptwortleitung MWL00 ist auf hoch) und das Steuersignal RAE nedrig. In diesem Fall kann der Strom­ weg 4 für das Entfernen der Ladung von der Unterwortleitung SWL0000 verwendet werden.

Wenn das Steuersignal RAE hoch ist und die Reihenadressen (X1, X0) einen Wert {niedrig, niedrig} haben, kann der RA-Treiber RAD11A ein RA-Signal RA00, das ein hohes Niveau hat, und ein komplementäres RA-Signal RAB00 ausgeben, das ein niedriges Niveau hat.

Wenn das Steuersignal RAE hoch ist und die Reihenadressen (X1, X0) einen Wert {niedrig, niedrig} nicht haben, kann der RA-Trei­ ber RAD11A ein RA-Signal RA00 mit einem niedrigen Niveau und ein komplementäres RA-Signal RAB00 mit einem hohen Niveau ausgeben.

Fig. 13 zeigt ein schematisches Schaltungsdiagramm eines RA- Treibers RAD11B. Die allgemeinen Bezugszeichen für den RA-Trei­ ber RAD11B sind in Klammern angegeben. Der RA-Treiber RAD11B kann in der gleichen Art und Weise wie der RA-Treiber RAD11A aufgebaut sein. Der RA-Treiber RAD11B kann in der gleichen all­ gemeinen Weise wie der RA-Treiber RAD11A arbeiten, mit der Aus­ nahme, dass der Decodierer 100' freigegeben werden kann, um ein logisch hohes Niveau auszugeben, wenn die Reihenadressen (X1, X0) einen Wert {niedrig, hoch} haben.

Wie vorher erwähnt wurde, können die RA-Treiber RAD11A und RAD11B zusammen den RA-Treiber RAD11 der Fig. 12 bilden.

In Fig. 1 sind RA-Treiber RAD11, RAD12, RAD13 und RAD14 und RAD15, die in Klammern angegeben sind, gemäß der Ausführungsform von Fig. 13 in einer Halbleiterspeichervorrichtung, z. B. einem DRAM 10, gezeigt.

Die RA-Treiber RAD12, RAD13, RAD14 und RAD15 haben einen ähnli­ chen Schaltungsaufbau wie der RA-Treiber RAD11.

Gemäß Fig. 12 ist ersichtlich, daß die Verdrahtung, die das pe­ riphere Erdepotential GND bereitstellt, und die Verdrahtung, die das Wortleitungserdepotential GNCXDEC bereitstellt, elektrisch durch getrennte Verdrahtungen mit dem gleichen Erdeabschnitt GND PAD verbunden sein können. Die Verdrahtung, die das Wortlei­ tungserdepotential GNCXDEC bereitstellt, kann einen Verdrah­ tungswiderstand R1 haben. Die Verdrahtung, die die periphere Er­ de GND bereitstellt, kann einen Verdrahtungswiderstand R2 haben. Potentialänderungen innerhalb der jeweiligen Verdrahtungen kön­ nen aufgrund des Verdrahtungswiderstands R1 und des Verdrah­ tungswiderstands R2 getrennt werden.

Ein Entladestrom kann primär durch die periphere Erde GND durch den Stromweg 4 fließen. Dieser Entladestrom kann das Entladen der Kapazität der Unterwortleitung SWL0000, der Diffusionskapa­ zität der Transistoren T2 und T4, der Gatekapazität des Transi­ stors T3, der Kapazität des RA-Signals RA00 usw. umfassen. Durch Bereitstellen der getrennten Verdrahtungen kann ein Rauschen, das durch Entladen einer Unterwortleitung SWL0000 nach peri­ pherer Erde GND verursacht wird, gegenüber der Wortleitungserde GNDXDEC isoliert werden. Dies kann das Rauschen auf den unausge­ wählten Unterwortleitungen SWL reduzieren. Obwohl das vorliegen­ de Beispiel das Entladen der Unterwortleitung SWL0000 disku­ tiert, trifft das Gleiche auch auf das Entladen der Unterwort­ leitung SWL zu.

Auf diese Art und Weise kann verhindert werden, dass das Po­ tential der Wortleitungserde GNDXDEC ansteigt, wenn die Unter­ wortleitung SWL0000 enladen wird, und das Potential der unaus­ gewählten Unterwortleitungen, die elektrisch mit der Wortlei­ tungserde GNDXDEC verbunden sind, kann auf niedrigem Niveau bleiben. Die Daten in den Speicherzellen, die mit den unausge­ wählten Unterwortleitungen verbunden sind, werden somit nicht durch einen Verlust gestört, der durch die Erhöhung des Po­ tentials der unausgewählten Unterwortleitungen induziert wird.

Der Betrieb der Ausführungsform, die in Fig. 12 und Fig. 13 ge­ zeigt ist, wird nachfolgend beschrieben.

In Fig. 14 ist ein Zeitdiagramm erläutert, das Stromwege zu und weg von Unterwortleitungen während eines Zugriffszyklus gemäß einer Ausführungsform der Erfindung zeigt.

Das Zeitdiagramm von Fig. 4 enthält eine Reihenadresse XADD, eine Hauptwortleitung MWL00, ein Steuersignal RAE, ein RA-Signal RA00, ein komplementäres RA-Signal RAB00, eine Unterwortleitung SWL0000, eine Unterwortleitung SWL0002, eine Unterwortleitung SWL0100 und eine Unterwortleitung SWL0102. Es wird auch ein ver­ größerter Abschnitt um den Zeitpunkt t5 herum gezeigt, der eine Unterwortleitung SWL0000, ein RA-Signal RA00, die periphere Erde GND und die Wortleitungserde XDECGND zeigt. Die Reihenadressen XADD kann einer Vielzahl von Reihenadressen {Xj, . . ., X2, X1, X0} entsprechen, die für die Auswahl einer Unterwortleitung SWL ver­ wendet werden kann.

Vor dem Zeitpunkt t1 kann die Reihenadresse XADD einen Wert ha­ ben, der nicht die Unterwortleitung SWL0000 auswählt. Die Haupt­ wortleitung MWL00 kann auf einem niedrigen Niveau sein. Das Steuersignal RAE kann auf niedrigem Niveau sein. Das RA-Signal RA00 kann auf niedrigem Niveau sein. Das komplementäre RA-Signal RAB00 kann auf hohem Niveau sein. Die Unterwortleitungen SWL0000, SWL0002, SWL0100 und SWL0102 können in dem unausgewähl­ ten Zustand (niedrig) sein und können auf Erdepotential liegen.

Zu dieser Zeit kann, da die komplementären RA-Signale RAB00 und RAB02 auf hohem Niveau sind, der Transistor T4 (Fig. 12) inner­ halb der Unterdecodiererblocks SB eingeschaltet sein und die Un­ terwortleitungen SWL0000, SWL0002, SWL0100 und SWL0102 können auf niedrigem Niveau durch den Stromweg 1 festgehalten sein.

Zum Zeitpunkt t1 kann sich die Reihenadresse XADD auf einen Wert ändern, der der Auswahl der Unterwortleitung SWL0000 entspricht. Nach einer Leitungsverzögerung kann beim Zeitpunkt t2 der Rei­ hendecodierer XDEC1 die Hauptwortleitung MWL00 aktivieren. Beim Zeitpunkt t2 kann die Hauptwortleitung MWL00 somit auf ein hohes Potential übergehen. Das hohe Potential kann ein erhöhtes hohes Potential sein.

Zu dieser Zeit kann, da die komplementären RA-Signale RAB00 und RAB02 hoch sind, der Transistor T4 (Fig. 12) innerhalb der Un­ terdecodiererblöcke SB eingeschaltet werden und die Unterwort­ leitungen SWL0000, SWL0002, SWL0100 und SWL0102 können durch den Stromweg 1 auf niedrigem Niveau festgehalten sein. Da die Haupt­ wortleitung MWL00 hoch ist und die RA-Signale RA00 und RA02 auf niedrigem Niveau sind, kann jedoch der Transistor innerhalb der Unterdecodierblöcke SB0000 und SB0002 eingeschaltet sein und die Unterwortleitungen SWL0000 und SWL0002 können auch über den Stromweg 4 auf niedrigerem Niveau festgehalten sein.

Nach einer vorgegebenen Verzögerungszeit nach der Änderung der Reihenadresse XADD kann eine Steuerschaltung (nicht gezeigt) das Steuersignal RAE von einem niedrigen Niveau auf ein hohes Niveau bringen. Dies wird bei der Zeit t3 gezeigt.

Wenn das Steuersignal RAE hoch wird, kann der RA-Treiber RAD11 ein hohes RA-Signal RA00 und ein niedriges, komplementäres RA- Signal RAB00 treiben. Das RA-Signal RA00 kann auf einem erhöhten Potential sein. Wenn das RA-Signal RA00 auf einem hohen Niveau ist, kann die Unterwortleitung SWL0000 auf ein hohes Niveau (auf ein erhöhtes Potential) durch den Transistor T2 innerhalb des Unterdecodiererblocks SB0000 getrieben werden. Dies wird bei der Zeit t4 gezeigt.

Wenn die Unterwortleitung SWL0000 auf einem hohen Niveau ist, kann auf die Speicherzelle M1 zugegriffen werden und die Daten, die gespeichert sind, können auf die Bitleitung BT2 ausgegeben werden.

Wenn das Steuersignal RAE auf ein hohes Niveau übergeht, schal­ tet der Transistor 108' innerhalb des RA-Treibers RAD11B (Fig. 13) aus und der Transistor 106' schaltet ein. Der Stromweg 4 kann somit gesperrt werden und der Stromweg 2 kann somit freige­ geben werden. Auf diese Art und Weise kann der Stromweg 2 inner­ halb des RA-Treibers RAD11B für das Festklemmen der Unterwort­ leitung SWL0002 auf einem niedrigen Niveau verwendet werden. Da das komplementäre RA-Signal RAB02 auf einem hohen Niveau verbleibt, bleibt der Transistor T4 innerhalb des Unterdeco­ diererblocks SB0002 eingeschaltet und der Stromweg 1 kann auch für das Festklemmen der Unterwortleitung SWL0002 auf einem nie­ drigen Niveau verwendet werden.

Da die Hauptwortleitung MWL01 auf niedrigem Niveau ist, das RAE- Signal RA00 auf einem hohen Niveau ist und das komplementäre RA- Signal RAB00 auf einem niedrigen Niveau ist, sind die Transi­ storen T2 und T4 innerhalb des Unterwortblocks SB0100 ausge­ schaltet und der Transistor T3 ist eingeschaltet. Auf diese Art und Weise wird der Stromweg dafür freigegeben, die Unterwortlei­ tung SWL0100 auf einem niedrigen Niveau festzuklemmen.

Nach einer vorgegebenen Zeit (Figur t5), die auf einer maximalen Zeit beruht, die für den Zugriff auf eine Speicherzelle erfor­ derlich ist, kann die Steuerschaltung (nicht gezeigt) das Steu­ ersignal RAE auf ein niedriges Niveau treiben.

Zum Zeitpunkt t5 kann der Transistor 106 innerhalb des RA-Trei­ bers RAD11A auch ausgeschaltet sein und der Transistor 108 kann eingeschaltet sein. Innerhalb des RA-Treibers RAD11A kann der Stromweg 2 ausgeschaltet sein und der Stromweg 4 kann einge­ schaltet sein. Der RA-Treiber RAD11A kann ein RA-Signal RA00 auf das niedrige Niveau und das komplementäre RA-Signal RAB00 auf das hohe Niveau treiben. Das RA-Signal RA00 entlädt beim Über­ gang auf das niedrige Niveau die Unterwortleitung SWL0000. Da das komplementäre RA-Signal RAB00 auf hohem Niveau ist, kann der Stromweg 1 innerhalb des Unterwortblocks SB0000 auch eingeschal­ tet sein. Der Stromweg 1 innerhalb des Unterblocks SB0000 kann jedoch durch den Transistor T4 hindurch gehen. Der Transistor T4 kann eine wesentlich kleinere Stromaufnahmekapazität als der Transistor 108 innerhalb des RA-Treibers RAD11A haben. Ein grö­ ßerer Wert des Entladestroms kann deshalb durch den Stromweg 4 anstelle durch den Stromweg 1 fließen. Auf diese Art und Weise kann ein Schaltrauschen an der peripheren Erde GND auftreten, während es auf der Wortleitungserde GNDXDEC minimiert ist.

Innerhalb des RA-Treibers RAD11B kann der Transistor 106' ausge­ schaltet und der Transistor 108' eingeschaltet sein. Der Strom­ weg 2 kann ausgeschaltet sein und der Stromweg 4 kann deshalb eingeschaltet sein. Die Unterwortleitung SWL0002 kann deshalb auf niedrigem Niveau durch die Stromwege 1 und 4 festgelegt sein.

Da das RA-Signal RA00 auf niedrigem Niveau ist, kann der Transi­ stor T3 innerhalb des Unterblockdecodierers SB0100 ausgeschaltet sein und der Stromweg 3 kann gesperrt sein. Da das komplementäre RA-Signal RAB00 auf hohem Niveau ist, kann der Transistor T4 je­ doch innerhalb des Unterblockdecodierers SB0100 eingeschaltet sein und der Stromweg 1 kann freigegeben sein. Auf diese Art und Weise kann die Unterwortleitung SWL0100 auf einem niedrigen Po­ tential durch den Stromweg 1 zum Zeitpunkt t5 gehalten werden.

Die Unterwortleitung SWL0102 kann auf niedrigem Potential durch den Stromweg 1 durch den Unterblockdecodierer SB0102 gehalten werden.

Zum Zeitpunkt t6 kann die Reihenadresse einen Zustand annehmen, der einer Adresse entspricht, bei der weder die Hauptwortleitung MWL00 noch die Hauptwortleitung MWL01 aktiv ist. Die Hauptwort­ leitung MWL00 kann deshalb auf ein niedriges Niveau übergehen.

Wenn die Hauptwortleitung MWL00 auf einem niedrigen Niveau ist, kann der Transistor T2 innerhalb der Unterdecodiererblöcke SB0000 und SB0002 ausgeschaltet sein. Dies kann die Stromwege 4 sperren und die Unterwortleitung SWL0000 und SWL0002 können auf einem niedrigen Niveau durch die Stromwege 1 der Unterdeco­ diererblöcke SB0000 bzw. SB0002 gehalten werden.

Innerhalb jedes Unterdecodiererblocks SB kann der Transistor T2 eine große Stromkapazität (verglichen z. B. mit dem Transistor T4) haben, um zu ermöglichen, dass die entsprechende Unterwort­ leitung SWL schnell ansteigt. Der Transistor T2 kann auch in dem Entladestromweg verwendet werden, um einen schnellen Abfall von SWL zu ermöglichen. Auf diese Art und Weise kann eine Zu­ griffszeit mit einer hohen Geschwindigkeit erreicht werden.

In Fig. 14 ist auch ein vergrößerter Abschnitt der Unterwortlei­ tung SWL0000, des RA-Signals RA00, der peripheren Erde GND und der Wortleitungserde GNDXDEC gezeigt. Der vergrößerte Abschnitt erläutert die Zeit, wenn die Unterwortleitung SWL0000 zum Zeit­ punkt t5 entladen wird. Durch Bereitstellen des Transistors T108 innerhalb des RA-Treibers RAD11A mit einem wesentlich höheren Stromaufnahmevermögen als der Transistor T4 innerhalb des Un­ terblocks SB0000 kann ein großer Teil des Entladestroms, wenn die Unterwortleitung SWL0000 von dem erhöhten hohen Potential auf ein niedriges Potential geschaltet wird, zur peripheren Erde GND durch den Stromweg 4 fließen. Ein kleinerer Teil des Entla­ destroms kann zu der Wortleitungserde GNDXDEC durch den Stromweg 1 fließen. Auf diese Art und Weise erhält die periphere Erde GND einen Rauschstoß, wie gezeigt ist, aber der Rauschstoß oder der Rauschimpuls wird nicht der Wortleitungserde GNDXDEC auferlegt. Die unausgewählten Unterwortleitungen SWL0002, SWL0100 und SWL0102 werden deshalb nicht nachteilig beeinflusst.

Unter Verwendung der Ausführungsform die in Fig. 12, 13 und 14 gezeigt ist, können Rauschspitzen bzw. Rauschimpulse auf den Er­ deleitungen, die durch das Entladen ausgewählter Wortleitungen erzeugt werden, derart reduziert werden, das unausgewählte Wort­ leitungen nicht negativ beeinflusst werden. Dies reduziert nach­ teilige Einflüsse auf die Datenunversehrtheit.

Eine weitere Ausführungsform der vorliegenden Erfindung wird nachfolgend in Fig. 12, 15 und 16 erläutert.

Der Aufbau des Halbleiterspeichers kann der gleiche wie der des Halbleiterspeichers sein, der in Fig. 1 gezeigt ist, mit der Ausnahme, dass RA-Treiber RAD21, RAD22, RAD23, RAD24 und RAD25 verwendet werden können.

Gemäß Fig. 12 kann der RA-Treiber RAD21 in der Ausführungsform von Fig. 15 und Fig. 16 verwendet werden.

In Fig. 15 wird ein schematisches Schaltungsdiagramm eines RA- Treibers RAD21 gemäß einer Ausführungsform der Erfindung ge­ zeigt.

Fig. 15 zeigt einen RA-Treiber RAD21A, der ein RA-Signal RA00 und ein komplementäres RA-Signal RAB00 erzeugt. Es ist auch ein RA-Treiber RAD21B gezeigt, der ein RA-Signal RA02 und ein kom­ plementäres RA-Signal RAB02 erzeugen kann. Die Bezugszeichen für einen RA-Treiber RAD21B sind in Klammern gezeigt. Die RA-Treiber RAD21A und RAD21B bilden zusammen den RA-Treiber RAD21 in Fig. 1 und Fig. 2.

Der RA-Treiber RAD21 kann ähnliche Elemente wie der RA-Treiber RAD11 haben, und diese Elemente werden hier mit den gleichen Be­ zugszeichen verwendet.

Der RA-Treiber RAD21A kann einen Decodierer 100, ein UND-Gatter 101, Inverter 102 und 103, ein NOR-Gatter 109 und Transistoren 104, 105 und 108 aufweisen. Der Decodierer 100 empfängt Reihena­ dressen X0 und X1 als Eingangssignale und erzeugt ein Ausgangs­ signal, das an einem Eingang des UND-Gatters 101 empfangen wird. Das UND-Gatter 101 kann ein Steuersignal RAE an einem weiteren Eingang empfangen und kann ein Ausgangssignal den Eingängen der Inverter 102 und 103 und dem NOR-Gatter 109 zuführen. Der Inver­ ter 103 kann ein komplementäres RA-Signal RAB00 als ein Aus­ gangssignal erzeugen. Der Inverter 102 kann ein Ausgangssignal an ein Gate des Transistors 104 ausgeben. Der Transistor 104 kann eine Source, die mit einem erhöhten Spannungsversorgungspo­ tential verbunden ist, und ein Drain haben, das mit dem RA-Sig­ nal RA00 verbunden ist. Das Steuersignal RANE kann mit einem Eingang des NOR-Gatters 109 und einem Gate des Transistors 108 verbunden sein. Das NOR-Gatter 109 kann einen Ausgang haben, der mit einem Gate des Transistors 105 verbunden ist. Der Transistor 105 hat ein Drain, das mit einem RA-Signal RA00 verbunden ist, und eine Source, die mit einem Wortleitungserdepotential GNDXDEC verbunden ist. Der Transistor 108 hat eine Source, die mit einer peripheren Erde GND verbunden ist, und ein Drain, das mit dem RA-Signal RA00 verbunden ist. Der Transistor 104 kann ein p-Typ- IGFET sein. Die Transistoren 105 und 108 können n-Typ-IGFET sein.

Ein peripheres Erdepotential GND kann als eine Erde für den De­ codierer 100, das UND-Gatter 101, das NOR-Gatter 109 und den In­ verter 102 und 103 verbunden sein.

Die Funktionalität des RA-Treibers RAD21A wird nachfolgend be­ schrieben.

Wenn das Steuersignal RAE auf niedrigem Niveau ist, kann der Ausgang des UND-Gatters 101 auf einem niedrigen Niveau sein. Wenn der Ausgang des UND-Gatters 101 auf niedrigem Niveau ist, kann der Inverter 103 einen hohen Ausgang an das komplementäre RA-Signal RAB00 anlegen. Der Inverter 102 kann ein hohes Niveau an das Gate des Transistors 104 anlegen, wodurch der Transistor 104 ausgeschaltet wird. Wenn das Steuersignal RANE hoch ist, kann der Transistor 108 eingeschaltet werden und zieht das RA- Signal RA00 auf niedriges Niveau durch den Stromweg 4. Das NOR- Gatter 101 kann ein niedriges Niveau an das Gate des Transistors 105 anlegen und der Transistor 105 wird dadurch ausgeschaltet. Wenn das Steuersignal RANE auf niedrig ist, wird der Transistor 108 ausgeschaltet. Das NOR-Gatter 109 kann ein hohes Niveau an das Gate des Transistors 105 anlegen und der Transistor 105 wird dann eingeschaltet. Das RA-Signal RA00 kann dann auf ein niedri­ ges Niveau durch den Stromweg 2 gezogen werden.

Wenn das Steuersignal RAE hoch ist, und die Reihenadressen (X1, X0) in einem Auswahlzustand sind, der für den Decodierer 100 des RA-Treibers RAD21A {niedrig, niedrig} sein kann, kann der Aus­ gang des Decodierers 100 hoch werden. Wenn der Ausgang des Deco­ dierers 100 hoch ist und das Steuersignal RAE hoch ist, kann das Ausgangssignal des UND-Gatters 101 hoch werden. Wenn der Ausgang des UND-Gatters 101 hoch ist, kann der Inverter 103 ein niedri­ ges komplementäres RA-Signal RAB00 erzeugen. Wenn das Steuersig­ nal RAE hoch ist, kann das Steuersignal RANE niedrig sein. Auf diese Art und Weise kann das NOR-Gatter 109 als ein Inverter be­ züglich des Ausgangssignals bzw. Ausgangs des UND-Gatters 101 wirken. Wenn das Steuersignal RANE niedrig ist, ist der Transi­ stor 108 ausgeschaltet. Wenn der Ausgang des UND-Gatters 101 hoch ist, kann der Inverter 102 ein niedriges Signal an das Gate des Transistors 104 anlegen, wodurch der Transistor 104 einge­ schaltet wird. Das NOR-Gatter 109 kann ein niedriges Signal an das Gate des Transistors 105 anlegen, wodurch der Transistor 105 ausgeschaltet wird. Wenn der Transistor 104 eingeschaltet ist und die Transistoren 105 und 108 ausgeschaltet sind, kann das RA-Signal RA00 auf ein erhöhtes (Boosted) hohes Potential gezo­ gen werden. Das RA-Signal RA00 kann somit auf hohem Niveau sein und das komplementäre RA-Signal RAB00 ist damit auf niedrigem Niveau.

Wenn das Steuersignal RAE hoch ist und der RA-Treiber RAD11A Reihenadressen (X1, X0) mit einem anderen Wert als {niedrig, niedrig} empfängt, ist der Ausgang des Decodierers 100 auf nie­ drigem Niveau. Wenn der Ausgang des Decodierers 100 niedrig ist, kann der Ausgang des UND-Gatters 101 niedrig sein. Der Inverter 103 kann somit ein erhöhtes Potential an das komplementäre RA- Signal RAB00 anlegen und das komplementäre RA-Signal RAB00 kann hoch sein. Der Inverter 102 kann ein erhöhtes Potential (hohes Niveau) an das Gate des Transistors 104 anlegen. Der Transistor 104 kann somit ausgeschaltet werden. Wenn das Steuersignal RANE hoch ist, kann der Transistor 108 eingeschaltet werden und kann das RA-Signal RA00 auf niedriges Niveau durch den Stromweg 4 herunterziehen. Das NOR-Gatter kann auch ein niedriges Niveau an das Gate des Transistors 105 anlegen und der Transistor 105 wird dann ausgeschaltet. Wenn das Steuersignal RANE niedrig ist, wird der Transistor 108 ausgeschaltet. Das NOR-Gatter 109 kann auch ein hohes Niveau an das Gate des Transistors 105 anlegen und der Transistor 105 wird dann eingeschaltet. Das RA-Signal RA00 kann durch den Stromweg 2 auf niedriges Niveau heruntergezogen wer­ den.

Um ausreichend Strom für die Entladung des RA-Signals RA00 auf­ nehmen zu können, kann der Transistor 108 relativ groß im Verg­ leich mit den anderen Transistoren z. B. dem Transistor 105, sein. Der Transistor 108 kann auch relativ groß im Vergleich mit dem Transistor T4 sein, der in dem Unterdecodiererblock SB0000, der in Fig. 12 gezeigt ist, erläutert ist.

Der Transistor 108 kann als Entladevorrichtung verwendet werden bzw. ausgelegt sein, in der ein Entladestromweg 4 vorgesehen ist. Auf diese Art und Weise kann der Transistor 108 einen Strom aufnehmen, der für das Schalten einer Unterwortleitung SWL von hoch nach niedrig verwendet wird. Der Transistor 108 kann eine Gateweite haben, die eine ausreichende Stromaufnahmefähigkeit für das Schalten einer Unterwortleitung SWL von einem hohen Ni­ veau auf ein niedriges Niveau in der erforderlichen Minimalzeit bereitstellt. Dies ermöglicht, dass sich eine Unterwortleitung SWL von einem erhöhten (Boosted) Potentialniveau auf ein niedri­ ges Niveau (Erde) mit einer hohen Geschwindigkeit am Ende eines Speicherzellenzugriffzyklus ändern kann.

Eine Steuerschaltung (nicht gezeigt) kann Steuersignale (RAE und RANE) erzeugen. Das Steuersignal RANE kann von einem hohen Ni­ veau auf ein niedriges Niveau nach einer vorgegebenen Zeitdauer übergehen, nachdem eine Reihenadresse XADD empfangen worden ist. Das Steuersignal RAE kann von einem niedrigen Niveau auf ein ho­ hes Niveau nach einer vorgegebenen Zeitdauer übergehen, nachdem das Steuersignal RANE auf ein niedriges Niveau übergegangen ist. Das Steuersignal RAE kann wieder auf ein niedriges Niveau zu­ rückgehen und das Steuersignal RANE kann auf ein hohes Niveau zurückgehen am Ende eines Zugriffszyklus.

Das Steuersignal RANE kann ein erhöhtes Potential haben, wenn es hoch ist. Auf diese Art und Weise kann der Transistor 108 ein erhöhtes Potential an einem Steuergate empfangen, wenn er bzw. es freigegeben ist, was einen Weg mit niedriger Impedanz bereit­ stellt und eine Erhöhung des Stromvermögens im Vergleich zu einem nicht erhöhten Potential bereitstellt, das an einem Steu­ ergate empfangen wird.

Die Transistoren T5 und 105 können als Haltevorrichtungen ausge­ legt sein, in denen ein Stromweg 2 bereitgestellt ist, der die unausgewählten Unterwortleitungen SWL auf einem Erdeniveau fes­ thalten kann. Die Transistoren T4 und 105 benötigen somit kein großes Stromaufnahmevermögen. Bei kleineren Bauelementegrößen können die Transistoren T4 und 105 ein ausreichendes Stromvermö­ gen bereitstellen, um unausgewählte Unterwortleitungen SWL auf Erdeniveau festzuhalten, während ein Rauschen unterdrückt wird, das innerhalb des peripheren Erdepotentials GND erzeugt wird. Insbesondere können die Transistoren T4 und 105 ein Rauschen un­ terdrücken, das durch Stromspitzen erzeugt wird. In diesem Fall kann das Erdeniveau das Wortleitungserdepotential GNDXDEC sein.

Unter Bezugnahme auf Fig. 12 in Verbindung mit Fig. 15 kann, wenn der Transistor T2 innerhalb des Unterdecodiererblocks SB0000 eingeschaltet ist (die Hauptwortleitung MWL00 ist auf ho­ hem Niveau) und das Steuersignal RANE hoch ist, der Transistor 108 eingeschaltet werden und das RA-Signal RA00 kann elektrisch mit der peripheren Erde GND verbunden werden. In diesem Fall kann der Stromweg 4 zum Entfernen der Ladung der Unterwortlei­ tung SWL0000 verwendet werden.

Wenn das Steuersignal RAE hoch ist, ist das Steuersignal RANE niedrig, und wenn die Reihenadressen (X1, X0) einen Wert {nie­ drig, niedrig} haben, kann der RA-Treiber RAD21A ein RA-Signal RA00 mit einem hohen Niveau und ein komplementäres RA-Signal RAB00 mit einem niedrigen Niveau ausgeben.

Wenn das Steuersignal RAE hoch ist, das Steuersignal RANE nie­ drig ist und die Reihenadressen (X1, X0) nicht einen Wert linie­ drig, niedrigl haben, kann der RA-Treiber RAD21A ein RA-Signal RA00 mit einem niedrigen Niveau und ein komplementäres RA-Signal RAB00 mit hohem Niveau ausgeben.

Fig. 15 erläutert ein schematisches Schaltungsdiagramm des RA- Treibers RAD21B. Die allgemeinen Bezugszeichen für den RA-Trei­ ber RAD21B sind in Klammern gezeigt. Der RA-Treiber RAD21B kann in der gleichen Art und Weise wie der RA-Treiber RAD21A aufge­ baut sein. Der RA-Treiber RAD21B kann in der gleichen Art und Weise wie der RA-Treiber RAD21A arbeiten, mit der Ausnahme, dass der Decodierer 100' dafür freigegeben wird, ein hohes Logikni­ veau auszugeben, wenn die Reihenadressen (X1, X0) einen Wert {niedrig, hoch} haben.

Wie zuvor erwähnt wurde, können die RA-Treiber RAD21A und RAD21B zusammen den RA-Treiber RAD21 in Fig. 12 bilden.

In Fig. 1 sind in Klammern die RA-Treiber RAD21, RAD22, RAD23, RAD24 und RAD25 gemäß der Ausführungsform der Erfindung von Fig. 15 in einer Halbleiterspeichervorrichtung, z. B. einem DRAM 10 dargestellt.

Die RA-Treiber RAD22, RAD23, RAD24 und RAD25 haben einen ähnli­ chen Schaltungsaufbau wie der RA-Treiber RAD21.

Unter Bezugnahme auf Fig. 12 wird darauf hingewiesen, dass die Verdrahtung, die das periphere Erdepotential GND bereitstellt, und die Verdrahtung, die das Wortleitungserdepotential GNCXDEC bereitstellt, durch getrennte Verdrahtungen mit dem selben Er­ deabschnitt GND PAD elektrisch verbunden sein können. Die Ver­ drahtung, die das Wortleitungserdepotential GNCXDEC bereit­ stellt, kann einen Verdrahtungswiderstand R1 haben. Die Verdrah­ tung, die eine periphere Erde GND bereitstellt, kann einen Ver­ drahtungswiderstand R2 haben. Potentialänderungen innerhalb der einzelnen Verdrahtungen können aufgrund des Verdrahtungswider­ stands R1 und des Verdrahtungswiderstands R2 voneinander ge­ trennt sein.

Ein Entladestrom kann primär durch die periphere Erde GND durch den Stromweg 4 fließen. Dieser Entladestrom kann das Entladen der Kapazität der Unterwortleitung SWL0000, der Diffusionskapa­ zität der Transistoren T2 und T4, der Gatekapazität des Transi­ stors T3, der Kapazität des RA-Signals RA00 usw. umfassen. Durch Bereitstellen getrennter Verdrahtungen kann ein Rauschen, das durch das Entladen einer Unterwortleitung SWL0000 auf periphere Erde GND verursacht wird, von der Wortleitungserde GNDXDEC iso­ liert werden. Dies reduziert Rauschen auf unausgewählten Unter­ wortleitungen SWL. Obwohl die vorliegende Darstellung das Entla­ den der Unterwortleitung SWL0000 diskutiert, trifft das gleiche auch auf das Entladen jeder beliebigen Unterwortleitung SWL zu.

Auf diese Art und Weise kann verhindert werden, dass das Po­ tential der Wortleitungserde GNDXDEC ansteigt, wenn die Unter­ wortleitung SWL0000 entladen wird. Das Potential der unausge­ wählten Unterwortleitungen, die elektrisch mit der Wortleitung GNDXDEC verbunden sind, bleibt somit auf niedrigem Niveau. Die Daten in den Speicherzellen, die mit den unausgewählten Unter­ wortleitungen verbunden sind, können somit nicht durch einen Verlust gestört werden, der durch eine Erhöhung des Potentials der unausgewählten Unterwortleitungen erzeugt wird.

Der Betrieb der Ausführungsform, die in Fig. 12 und Fig. 15 ge­ zeigt ist, wird nachfolgend beschrieben.

In Fig. 16 ist ein Zeitdiagramm dargestellt, das die Stromwege zu den Unterwortleitungen und von den Unterwortleitungen während eines Zugriffszyklus gemäß einer Ausführungsform der vorliegen­ den Erfindung erläutert.

Das Zeitdiagramm in Fig. 16 umfasst eine Reihenadresse XADD, eine Hauptwortleitung MWL00, Steuersignale RAE und RANE, ein RA- Signal RA00, ein komplementäres RA-Signal RAB00, eine Unterwort­ leitung SWL0000, eine Unterwortleitung SWL0002, eine Unterwort­ leitung SWL0100 und eine Unterwortleitung SWL0102. Die Reihena­ dresse XADD kann einer Vielzahl von Reihenadressen {Xj, . . ., X2, X1, X0} entsprechen, die für die Auswahl einer Unterwortleitung SWL verwendet werden.

Vor der Zeit t11 kann die Reihenadresse XADD einen Wert haben, der die Unterwortleitung SWL0000 nicht auswählt. Die Hauptwort­ leitung MWL00 kann auf niedrigem Niveau sein. Das Steuersignal RAE kann auf niedrigem Niveau sein. Das Steuersignal RANE kann auf hohem Niveau sein. Das RA-Signal RA00 kann auf niedrigem Ni­ veau sein. Das komplementäre RA-Signal RAB00 kann auf hohem Ni­ veau sein. Die Unterwortleitungen SWL0000, SWL0002, SWL0100 und SWL0102 können alle den unausgewählten Zustand (niedrig) haben und können auf Erdepotential sein.

Zu dieser Zeit kann, da die komplementären RA-Signale RAB00 und RAB02 auf hohem Niveau sind, der Transistor T4 (Fig. 12) inner­ halb des Unterdecodiererblocks SB eingeschaltet sein und die Un­ terwortleitungen SWL0000, SWL0002, SWL0100 und SWL0102 können auf niedrigem Niveau durch den Stromweg 1 festgehalten sein.

Zum Zeitpunkt t11 kann sich die Reihenadresse XADD auf einen Wert ändern, der der Auswahl der Unterwortleitung SWL0000 ent­ spricht. Nach einer Laufzeit zum Zeitpunkt t12 kann der XDEC1 die Hauptwortleitung MWL00 aktivieren. Zum Zeitpunkt t12 kann somit die Hauptwortleitung MWL00 auf ein hohes Potential überge­ hen. Das hohe Potential kann ein erhöhtes (Boosted) hohes Po­ tential sein. Um den Zeitpunkt t12 herum (eine vorgegebene Ver­ 37538 00070 552 001000280000000200012000285913742700040 0002010135065 00004 37419zögerungszeit von der Änderung des Reihenadressignals (XADD) aus) kann eine Steuerschaltung (nicht gezeigt) das Steuersignal RANE von einem hohen Niveau auf ein niedriges Niveau bringen. Zu dieser Zeit kann, da die komplementären RA-Signale RAB00 und RAB02 auf hohem Niveau sind, der Transistor T4 (in Fig. 12) in­ nerhalb der Unterdecodiererblöcke SB eingeschaltet werden und die Unterwortleitungen SWL0000 und SWL0002, SWL0100 und SWL0102 können auf niedrigem Niveau durch den Stromweg 1 festgehalten sein. Da die Hauptwortleitung MWL00 hoch ist und die RA-Signale RA00 und RA02 auf einem niedrigen Niveau sind, kann der Transi­ stor T2 innerhalb der Unterdecodiererblöcke SB0000 und SB0002 eingeschaltet werden. Da die Steuersignale RANE und RAE auf einem niedrigen Niveau sind, können die Stromwege 2 innerhalb der RA-Treiber RAD21A und RAD21B eingeschaltet werden. Die Un­ terwortleitungen SWL0000 und SWL0002 können somit auf niedrigem Niveau durch den Stromweg 2 festgehalten werden.

Nach einer vorgegebenen Verzögerungszeit von dem Übergang auf das niedrige Niveau des Steuersignals RANE aus kann eine Steuer­ schaltung (nicht gezeigt) das Steuersignal RAE von einem niedri­ gen Niveau auf ein hohes Niveau bringen. Dies ist zum Zeitpunkt t13 dargestellt.

Wenn das Steuersignal RAE hoch wird, kann der RA-Treiber RAD21 ein hohes RA-Signal RA00 und ein niedriges komplementäres RA- Signal RAB00 bereitstellen. Das RA-Signal RA00 kann auf einem erhöhten Potential sein. Wenn das RA-Signal RA00 hoch ist, kann die Unterwortleitung SWL0000 durch den Transistor T2 innerhalb des Unterdecodiererblocks SB0000 auf ein hohes Niveau (auf ein erhöhtes Potential) getrieben werden. Dies ist beim Zeitpunkt t14 dargestellt.

Wenn die Unterwortleitung SWL0000 auf einem hohen Niveau ist, kann auf die Speicherzelle zugegriffen werden und Daten, die ge­ speichert sind, können auf die Bitleitung BT2 ausgegeben werden.

Da die Hauptwortleitung MWL01 auf einem niedrigen Niveau ist, das RA-Signal RA00 auf hohem Niveau ist und das komplementäre RA-Signal RAB00 auf niedrigem Niveau ist, können die Transi­ storen T2 und T4 innerhalb des Unterwortblocks SB0100 ausge­ schaltet sein und der Transistor T3 kann eingeschaltet sein. Auf diese Art und Weise kann der Stromweg 3 freigegeben werden, um die Unterwortleitung SWL0100 auf niedrigem Niveau festzuhalten.

Nach einer vorgegebenen Zeit (Zeit t15), die auf der maximalen Zeit beruht, die für den Zugriff auf eine Speicherzelle erfor­ derlich ist, kann die Steuerschaltung (nicht gezeigt) das Steu­ ersignal RAE auf niedriges Niveau und das Steuersignal RANE auf hohes Niveau steuern.

Zum Zeitpunkt t15 innerhalb des RA-Treibers RAD21A kann auch der Transistor 105 ausgeschaltet und der Transistor 108 kann einge­ schaltet sein. Innerhalb des RA-Treibers RAD21A kann der Strom­ weg 2 ausgeschaltet sein und der Stromweg 4 kann eingeschaltet sein. Der RA-Treiber RAD21A kann das RA-Signal RA00 auf ein nie­ driges Niveau treiben und das komplementäre RA-Signal RAB00 auf ein hohes Niveau. Das RA-Signal RA00 entlädt beim Übergang auf das niedrige Niveau die Unterwortleitung SWL0000. Da das komple­ mentäre RA-Signal RAB00 hoch ist, kann der Stromweg 1 innerhalb des Unterwortblocks SB0000 auch eingeschaltet sein. Der Stromweg 1 innerhalb des Unterblocks SB0000 kann jedoch durch den Transi­ stor T4 gehen. Der Transistor T4 kann eine signifikant kleinere Stromaufnahmekapazität im Vergleich zum Transistor 108 innerhalb des RA-Treibers RAD21A haben. Eine größere Menge von Entlade­ strom kann deshalb durch den Stromweg 4 anstelle durch den Stromweg 1 fließen. Auf diese Art und Weise kann das Schaltrau­ schen an der peripheren Erde GND auftreten, während es auf der Wortleitungserde GNDXDEC minimiert ist.

Innerhalb des RA-Treibers RAD21B kann der Transistor 105' ausge­ schaltet sein und der Transistor 108' kann eingeschaltet sein. Der Stromweg 2 kann ausgeschaltet sein und der Stromweg 4 kann eingeschaltet sein. Die Unterwortleitung SWL0002 kann deshalb auf das niedrige Niveau durch die Stromwege 1 und 4 festgehalten sein.

Da das RA-Signal RA00 auf niedrigem Niveau ist, kann der Transi­ stor T3 innerhalb des Unterblockdecodierers SB0100 ausgeschaltet sein und der Stromweg 3 kann gesperrt sein. Da das komplementäre RA-Signal RAB00 hoch ist, kann jedoch der Transistor T4 inner­ halb des Unterblockdecodierers SB0100 eingeschaltet sein und der Stromweg 1 kann freigegeben sein. Auf diese Art und Weise kann die Unterwortleitung SWL0100 auf einem niedrigen Potential durch den Stromweg 1 bei einer Zeit t15 festgehalten sein.

Die Unterwortleitung SWL0102 kann noch auf einem niedrigen Po­ tential durch den Stromweg 1 durch den Unterblockdecodierer SB0102 festgehalten sein.

Zu dem Zeitpunkt t16 kann sich die Reihenadresse auf einen Zu­ stand entsprechend einer Adresse ändern, wo weder die Wortlei­ tung MWL00 noch die Hauptwortleitung MWL01 aktiv ist. Die Haupt­ wortleitung MWL00 kann somit auf ein niedriges Niveau übergehen.

Wenn die Hauptwortleitung MWL00 auf einem niedrigen Niveau ist, dann ist der Transistor T2 innerhalb der Unterblöcke SB0000 und SB0002 ausgeschaltet. Dies kann die Stromwege 4 (innerhalb der RA-Treiber RAD21A und RAD21B) sperren und die Unterwortleitungen SWL0000 und SWL0002 können auf einem niedrigen Niveau durch die Stromwege 1 der Unterdecodiererblöcke SB0000 bzw. SB0002 festge­ halten werden.

Innerhalb jedes Unterdecodiererblocks SB kann der Transistor T2 ein großes Stromvermögen (im Vergleich z. B. zu dem Transistor T4) haben, um zu ermöglichen, dass die zugehörige Unterwortlei­ tung SWL schnell ansteigen kann. Der Transistor T2 kann in dem Entladestromweg verwendet werden, um ein schnelles Abfallen von SWL zu ermöglichen. Auf diese Art und Weise kann eine Zu­ griffszeit mit einer hohen Geschwindigkeit erreicht werden.

Durch Bereitstellen des Transistors 108 innerhalb des RA-Trei­ bers RAD21A mit einem wesentlich höheren Stromaufnahmevermögen als der Transistor T4 innerhalb des Unterblocks SB0000 kann ein großer Teil des Entladestroms, wenn die Unterwortleitung SWL0000 von dem erhöhten hohen Potential auf ein niedriges Potential ge­ schaltet wird, auf die periphere Erde GND durch den Stromweg 4 fließen. Ein kleinerer Teil des Entladestroms kann zu der Wort­ leitungserde GNDXDEC durch den Stromweg 1 fließen. Auf diese Art und Weise kann die periphere Erde GND einen Strom aufnehmen, während die Wortleitungserde GNDXDEC "ruhig" verbleibt. Die unausgewählten Unterwortleitungen SWL0002, SWL0100 und SWL0102 werden somit nicht nachteilig beeinflusst.

Unter Verwendung der Ausführungsform der Erfindung, die in Fig. 12, 15 und 16 dargestellt ist, können Rauschspitzen auf den Er­ deleitungen, die durch ein Entladen ausgewählter Wortleitungen verursacht werden, derart reduziert werden, dass unausgewählte Wortleitungen nicht beeinträchtigt werden. Dies kann nachteilige Einflüsse auf die Datenunversehrtheit reduzieren.

Eine weitere Ausführungsform der vorliegenden Erfindung wird nachfolgend gemäß Fig. 12, 17 und 18 erläutert.

Der Aufbau der Halbleitervorrichtung kann ähnlich zu dem Aufbau sein, der in Fig. 1 dargestellt ist, mit der Ausnahme, dass die RA-Treiber RAD31, RAD32, RAD33, RAD34 und RAD35 verwendet wer­ den.

Unter Bezugnahme auf Fig. 12 kann in der Ausführungsform der Er­ findung gemäß Fig. 17 und 18 der RA-Treiber RAD31 verwendet wer­ den.

Unter Bezugnahme auf Fig. 17 wird nachfolgend ein schematisches Schaltungsdiagramm des RA-Treibers RAD31 gemäß einer Aus­ führungsform der Erfindung erläutert.

Fig. 17 zeigt einen RA-Treiber RAD31A, der ein RA-Signal RA00 und komplementäres RA-Signal RAB00 erzeugen kann. Es ist auch der RA-Treiber RAD31B dargestellt, der ein RA-Signal RA02 und ein komplementäres RA-Signal RAB02 erzeugen kann. Die Bezugszei­ chen für den RA-Treiber RAD31B sind in Klammern dargestellt. Die RA-Treiber RAD31A und RAD31B bilden zusammen den RA-Treiber RAD21 der Fig. 1 und 12.

Der RA-Treiber RAD31 kann ähnliche Bestandteile wie die RA-Trei­ ber RAD11 und RAD21 haben, wobei diese Bestandteile mit den gleichen Bezugszeichen bezeichnet sind.

Der RA-Treiber RAD31A kann einen Decodierer 100, UND-Gatter 101 und 112, einen Inverter 103, ein NOR-Gatter 111, ein Logikgatter 110 und Transistoren 104, 105 und 108 aufweisen. Der Decodierer 100 kann Reihenadressen X0 und X1 als Eingänge empfangen und einen Ausgang erzeugen, der von einem Eingang der UND-Gatter 101 und 112 empfangen wird. Das UND-Gatter 101 kann ein Steuersignal RAE als einen weiteren Eingang empfangen und einen Ausgang RAE1 den Eingängen des Inverters 103, des Logikgatters 110 und des NOR-Gatters 111 eingeben. Der Inverter 103 kann ein komple­ mentäres RA-Signal RAB00 als einen Eingang bereitstellen. Das UND-Gatter 112 kann ein Steuersignal RANE als einen Eingang emp­ fangen und kann einen Ausgang RANE1, der mit einem Eingang des Logikgatters 110, einem Eingang des NOR-Gatters 111 und mit einem Steuergate des Transistors 108 verbunden ist, bereitstel­ len. Das Logikgatter 110 kann einen Ausgang Q1 haben, der mit einem Gate des Transistors 104 verbunden ist. Der Transistor 104 kann eine Source, die mit einem Spannungspotential verbunden ist, und ein Drain haben, das mit dem RA-Signal RA00 verbunden ist. Das NOR-Gatter 111 kann einen Ausgang Q2 haben, der mit einem Gate des Transistors 105 verbunden ist. Der Transistor 105 kann ein Drain, das mit einem RA-Signal RA00 verbunden ist, und eine Source haben, die mit dem Wortleitungserdepotential GNDXDEC verbunden ist. Der Transistor 108 kann eine Source, die mit der peripheren Erde GND verbunden ist, und ein Drain haben, das mit dem RA-Signal RA00 verbunden ist. Der Transistor 104 kann ein p- Typ-IGFET sein. Die Transistoren 104 und 108 können n-Typ-IGFETs sein.

Ein peripheres Erdepotential GND kann als Erde für den Deco­ dierer 100, die UND-Gatter 101 und 102, das Logikgatter 110, das NOR-Gatter 111 und den Inverter 103 verbunden sein.

Die Funktion des RA-Treibers RAD31A wird nachfolgend beschrie­ ben.

Wenn das Steuersignal RAE auf niedrigem Niveau ist, kann der Ausgang RAE1 des UND-Gatters 101 auf niedrigem Niveau sein. Wenn der Ausgang des UND-Gatters 101 auf niedrigem Niveau ist, kann der Inverter 103 einen hohen Ausgang an das komplementäre RA- Signal RAB00 anlegen. Das Logikgatter 110 kann ein hohes Niveau an das Gate des Transistors 104 anlegen, wodurch der Transistor 104 ausgeschaltet wird. Wenn das Steuersignal RANE auf niedrigem Niveau ist, kann der Ausgang RAE1 des UND-Gatters 112 niedrig sein und der Transistor 108 kann ausgeschaltet sein. Das NOR- Gatter 111 kann auch ein hohes Niveau an das Gate des Transi­ stors 105 anlegen und der Transistor 105 wird eingeschaltet. Das RA-Signal RA00 kann durch den Stromweg 2 auf niedriges Niveau gezogen werden. Wenn das Steuersignal RANE hoch ist und der Aus­ gang des Decodierers 100 niedrig ist, kann das UND-Gatter 112 einen Ausgang RANE1 mit einem niedrigen Logikniveau bereitstel­ len. In diesem Fall kann der Transistor 108 ausgeschaltet werden und der Transistor 105 kann eingeschaltet werden und das RA-Sig­ nal RA00 kann auf niedriges Niveau durch den Stromweg 2 gezogen werden. Wenn das Steuersignal RANE hoch ist und der Ausgang des Decodierers 100 hoch ist, kann jedoch der Transistor 108 einge­ schaltet werden und er kann das RA-Signal RA00 durch den Strom­ weg 4 auf niedriges Niveau herunterziehen. Das NOR-Gatter 111 kann ein niedriges Niveau an das Gate des Transistors 105 anle­ gen und der Transistor 105 kann somit ausgeschaltet werden.

Wenn das Steuersignal RAE hoch ist, und die Reihenadressen (X1, X0) in dem Auswählzustand sind, der für den Decodierer 100 des RA-Treibers RAD31A {niedrig, niedrig} sein kann, wird der Aus­ gang des Decodierers 100 hoch. Wenn der Ausgang des Decodierers 100 hoch ist und das Steuersignal RAB hoch ist, kann der Ausgang RAE1 des UND-Gatters 101 hoch werden. Wenn der Ausgang RAE1 des UND-Gatters 101 hoch ist, kann der Inverter 103 ein niedriges komplementäres RA-Signal RAB00 erzeugen. Wenn das Steuersignal RAE hoch ist, kann das Steuersignal RANE niedrig sein. Auf diese Art und Weise kann der Ausgang RANE1 des UND-Gatters 112 niedrig sein und das NOR-Gatter 111 kann als ein Inverter bezüglich des Ausgangs des UND-Gatters 101 arbeiten. Wenn der Ausgang RANE1 des UND-Gatters 112 niedrig ist, kann der Transistor 108 ausge­ schaltet werden. Wenn der Ausgang des UND-Gatters 101 hoch ist und der Ausgang RANE1 des UND-Gatters 112 niedrig ist, kann das Logikgatter 110 ein niedriges Signal an das Gate des Transistors 104 anlegen, wodurch der Transistor 104 eingeschaltet werden kann. Das NOR-Gatter 111 kann ein niedriges Signal an das Gate des Transistors 105 anlegen, wodurch der Transistor 105 ausge­ schaltet wird. Wenn der Transistor 104 eingeschaltet wird und die Transistoren 105 und 108 ausgeschaltet sind, kann das RA- Signal RA00 auf ein erhöhtes Hochpotential hochgezogen werden. Das RA-Signal RA00 kann somit hoch sein und das komplementäre RA-Signal kann somit niedrig sein.

Wenn das Steuersignal RAE hoch ist und der RA-Treiber RAD11A die Reihenadressen (X1, X2) mit einem Wert empfängt, der nicht {nie­ drig, niedrig} ist, ist der Ausgang des Decodierers 100 auf nie­ drigem Niveau. Wenn der Ausgang des Decodierers 100 auf niedri­ gem Niveau ist, kann der Ausgang des UND-Gatters 101 auf niedri­ gem Niveau sein. Der Inverter 103 kann somit ein erhöhtes Po­ tential an das komplementäre RA-Signal RAB00 anlegen und das komplementäre RA-Signal RAB00 kann auf hohem Niveau sein. Das Logikgatter 110 kann ein erhöhtes Potential (hohes Niveau) an das Gate des Transistors 104 anlegen. Der Transistor 104 ist deshalb ausgeschaltet. Wenn das Steuersignal RANE hoch ist, und der Ausgang des Decodierers 100 hoch ist, kann der Ausgang RANE1 des UND-Gatters 112 hoch sein. Der Transistor 108 kann somit eingeschaltet sein und kann das RA-Signal RA00 auf niedriges Ni­ veau durch den Stromweg 4 herunterziehen. Das NOR-Gatter 111 kann ein niedriges Niveau an das GaSe des Transistors 105 (Q2) anlegen und der Transistor 105 wird ausgeschaltet. Wenn das Steuersignal RANE hoch und der Ausgang des Decodierers 100 nie­ drig ist, ist der Ausgang RANE1 des UND-Gatters 112 niedrig sein. Der Transistor 108 kann somit ausgeschaltet sein. Der Aus­ gang (Q2) des NOR-Gattere 111 kann hoch sein. Der Transistor 105 ist somit eingeschaltet und kann das RA-Signal RA00 auf ein nie­ driges Potential über den Stromweg 2 herunterziehen. Wenn das Steuersignal RANE niedrig ist, kann der Ausgang RANE1 des UND- Gatters 112 auf niedrigem Niveau sein und der Transistor 108 kann ausgeschaltet sein. Das NOR-Gatter 111 kann auch ein hohes Niveau an das Gate Q2 des Transistors 105 anlegen und der Tran­ sistor 105 schaltet ein. Das RA-Signal RA00 kann über den Strom­ weg 2 auf niedriges Niveau heruntergezogen werden.

Um einen ausreichenden Strom für Entladung des RA-Signal RA00 aufnehmen zu können, kann der Transistot 108 relativ groß im Vergleich mit anderen Transistoren, z. B. dem Transistor 105 sein. Der Transistor 108 kann aucn relativ groß im Vergleich zu den Transistoren T4 sein, der in dem Unterdecodiererblock SB0000 gezeigt ist, der in Fig. 12 dargestellt ist.

Der Transistor 208 kann als Entladevorrichtung ausgelegt sein, in der ein Entladestromweg 4 vorgesehen ist. Auf diese Art und Weise kann der Transistor 108 einen Strom aufnehmen, der für das Schalten einer Unterwortleitung SWL von hoch nach niedrig ver­ wendet wird. Der Transistor 108 kann eine Gateweite haben, die ein ausreichendes Stromaufnahmevermögen für das Schalten der Un­ terwortleitung SWL von hoch nach niedrig in der erforderlichen Minimalzeit bereitstellt. Dies ermöglicht, dass sich eine Unter­ wortleitung von einem erhöhten Potentialniveau auf ein niedriges Niveau (Erde) mit einer hohen Geschwindigkeit am Ende eines Speicherzellenzugriffszyklus ändern kann.

Eine Steuerschaltung (nicht gezeigt) kann Steuersignale RAE und RANE erzeugen. Das Steuersignal RANE kann von einem hohen Niveau auf ein niedriges Niveau zu einer vorgegebenen Zeitdauer überge­ hen, nachdem ein Reihenadresse XADD empfangen worden ist. Das Steuersignal RAE kann von niedrig nach hoch in einer vorgege­ benen Zeitdauer übergehen, nachdem ein Steuersignal RANE auf niedriges Niveau übergegangen ist. Das Steuersignal RAE kann auf ein niedriges Niveau wieder zurückkehren und das Steuersignal RANE kann auf ein hohes Niveau an dem Dnde eines Zugriffszyklus zurückkehren.

Der Ausgang RANE1 des UND-Gatters 112 kann ein erhöhtes Po­ tential haben, wenn er auf hohem Niveau ist. Auf diese Art und Weise kann der Transistor 108 ein erhöhtes Potential an einem Steuergate empfangen, wenn er freigegeben ist, was einen Weg mit niedriger Impedanz bereitstellt und das Stromvermögen im Verg­ leich zu einem nicht erhöhten Potential erhöht, das an dem Steu­ ergate empfangen wird.

Die Transistoren T4 und 105 können als Haltevorrichtungen ausge­ legt sein, in denen ein Stromweg 2 bereitgestellt wird, der die unausgewählten Unterwortleitungen SWL auf Erdeniveau festhält. Die Transistoren T4 und 105 brauchen somit kein großes Stromauf­ nahmevermögen haben. Bei kleineren Vorrichtungsgrößen können die Transistoren T4 und 105 ein ausreichendes Stromvermögen bereit­ stellen, um unausgewählte Unterwortleitungen SWL auf Erdeniveau festhalten zu können, während ein Rauschen, das innerhalb des peripheren Erdepotentials GND erzeugt wird, unterdrückt wird. Insbesondere können die Transistoren T4 und 105 ein Rauschen un­ terdrücken, das durch Stromspitzen erzeugt wird, in diesem Fall kann das Erdeniveau das Wortleitungserdepotential GNDXDEC sein.

Gemäß Fig. 12 in Verbindung mit Fig. 17 kann der Transistor 108, wenn der Transistor T2 innerhalb des Unterdecodiererblocks SB0000 eingeschaltet ist (die Hauptwortleitung MWL00 ist hoch) und das Steuersignal RANE und der Ausgang des Decodierers 100 beide auf hohem Niveau sind, eingeschaltet werden und das RA- Signal RA00 kann elektrisch mit der peripheren Erde GND verbun­ den werden. In diesem Fall kann der Stromweg 4 dafür verwendet werden, Ladung von der Unterwortleitung SWL0000 zu entfernen.

Wenn das Steuersignal RA3 hoch ist, üas Steuersignal RANE auf niedrigem Niveau ist und die Reihenadressen (X1, X0) einen Wert {niedrig, niedrig} haben, kann der RA-Treiber RAD31A ein RA-Sig­ nal RA00 mit einem hohen Niveau und ein komplementäres RA-Signal RAB00 mit einem niedrigen Niveau ausgeben.

Wenn das Steuersignal RAE hoch ist, das Steuersignal RANE nie­ drig ist und die Reihenadressen (X1, X0) keinen Wert {niedrig, niedrig} haben, kann der RA-Treiber RAD31A ein RA-Signal RA00 mit einem niedrigen Niveau und ein komlementäres RA-Signal RAB00 mit einem hohen Niveau ausgeben.

Fig. 17 zeigt auch ein schematisches Schaltungsdiagramm des RA- Treibers RAD31B. Die allgemeinen Bezugszeichen für den RA-Trei­ ber RAD31B sind in Klammern gezeigt. Der RA-Treiber RAD31B kann in der gleichen allgemeinen Art und Weise wie der RA-Treiber RAD31A aufgebaut sein. Der RA-Treiber RAD31B kann in der glei­ chen allgemeinen Art und Weise wie der RA-Treiber RAD31A arbei­ ten, mit der Ausnahme, dass der Codierer 100' freigegeben werden kann, um ein logisches Hoch auszugeben, wenn die Reihenadressen (X1, X0) den Wert {niedrig, hoch} haben.

Wie zuvor erwähnt wurde, können die RA-Treiber RAD31A und RAD31B zusammen den RA-Treiber RAD31 in Fig. 12 bilden.

In Fig. 1 sind in Klammern die RA-Treiber RAD31, RAD32, RAD33, RAD34 und RAD35 gemäß der Ausführungsform der Erfindung von Fig. 17 in einer Halbleiterspeichervorrichtung, z. B. einem DRAM 10, gezeigt.

Die RA-Treiber RAD32, RAD33, RAD34 und RAD35 haben einen ähnli­ chen bzw. identischen Schaltungsaufbau wie der RA-Treiber RAD31.

Unter Bezugnahme auf Fig. 12 wird darauf hingewiesen, dass die Verdrahtung, die das periphere Erdepotential GND bereitstellt, und die Verdrahtung, die das Wortleitungserdepotential GNCXDEC bereitstellt, durch getrennte Verdrahtungen mit dem gleichen Er­ deabschnitt GND PAD elektrisch verbunden sein können. Die Ver­ drahtung, die das Wortleitungserdepotential GNCXDEC bereit­ stellt, kann einen Verdrahtungswiderstand R1 haben. Die Verdrah­ tung, die die periphere Erde GND bereitstellt, kann einen Ver­ drahtungswiderstand R2 haben. Potentialänderungen innerhalb der jeweiligen Verdrahtungen können aufgrund des Verdrahtungswider­ stands R1 und des Verdrahtungswiderstands R2 voneinander ge­ trennt werden.

Der Entladestrom kann primär durch die periphere Erde GND durch den Stromweg 4 fließen. Dieser Entladestrom kann das Entladen der Kapazität der Unterwortleitung SWL0000, der Diffusionskapa­ zität der Transistoren T2 und T4, der Gatekapazität des Transi­ stors T3, der Kapazität des RA-Signals RA00 usw. aufweisen. Durch Bereitstellen der getrennten Verdrahtungen kann ein Rau­ schen, das durch das Entladen einer Unterwortleitung SWL0000 auf peripherer Erde GND verursacht wird, von der Wortleitungserde GNDXDEC isoliert werden. Dies kann ein Rauschen auf unausgewähl­ ten Unterwortleitungen SWL reduzieren. Obwohl die Erläuterung das Entladen der Unterwortleitung SWL0000 diskutiert, ist das gleiche auch auf das Entladen jeder der Unterwortleitungen SWL zutreffend.

Auf diese Art und Weise kann verhindert werden, dass das Po­ tential der Wortleitungserde GNDXDEC ansteigt, wenn die Unter­ wortleitung SWL0000 entladen wird. Das Potential der unausge­ wählten Unterwortleitungen, die elektrisch mit der Wortlei­ tungserde GNDXDEG verbunden sind, kann deshalb auf niedrigem Ni­ veau verbleiben. Die Daten in den Speicherzellen, die mit unaus­ gewählten Unterwortleitungen verbunden sind, werden deshalb nicht durch einen Verlust gestört, der durch die Erhöhung des Potentials der unausgewählten Unterwortleitungen induziert wird.

Der Betrieb der Ausführungsform, die in Fig. 12 und Fig. 17 ge­ zeigt ist, wird nachfolgend beschrieben.

In Fig. 18 ist ein Zeitdiagramm gezeigt, das Stromwege zu Wort­ leitungen und Stromwege von Wortleitungen weg während eines Zu­ griffszyklus gemäß einer Ausführungsform der Erfindung zeigt.

Das Zeitdiagramm von Fig. 18 umfasst eine Reihenadresse XADD, eine Hauptwortleitung MWL00, Steuersignale RAE und RANE, Ausgän­ ge bzw. Ausgaben RAE1 und RAE1' der UND-Gatter 101 und 101', Ausgaben bzw. Ausgänge RANE1 und RANE1' der UND-Gatter 112 und 112', Ausgänge Q2 und Q2' der NOR-Gatter 111 und 111', RA-Signa­ le RA00 und RA02, komplementäre RA-Signale RAB00 und RAB02, die Unterwortleitung SWL0000, die Unterwortleitung SWL0002, die Un­ terwortleitung SWL0100 und die Unterwortleitung SWL0102. Die Reihenadresse XADD kann einer Vielzahl von Reihenadressen {Xj, . . ., X2, X1, X0} entsprechen, die für die Auswahl einer Unter­ wortleitung SWL verwendet werden können.

Vor dem Zeitpunkt t21 kann die Reihenadresse XADD einen Wert ha­ ben, der die Unterwortleitung SWL0000 nicht auswählt. Die Haupt­ wortleitung MWL00 kann auf niedrigem Niveau sein. Das Steuersig­ nal RAE kann auf einem niedrigen Niveau sein. Das Steuersignal RANE kann auf einem hohen Niveau sein. Das RA-Signal RA00 kann niedrig sein. Das komplementäre RA-Signal RAB00 kann hoch sein. Die Unterwortleitungen SWL0000, SWL0002, SWL0100 und SWL0102 können alle in dem unausgewählten Zustand (niedrig) und auf einem Erdepotential sein.

Zu dieser Zeit kann, da die komplementären RA-Signal RAB00 und RAB02 hoch sind, der Transistor T4 (Fig. 12) innerhalb der Un­ terdecodiererblöcke SB eingeschaltet sein und die Unterwortlei­ tungen SWL0000, SWL0002, SWL0100 und SWL0102 können durch den Stromweg 1 auf niedrigem Niveau festgehalten sein.

Zum Zeitpunkt t21 kann sich die Reihenadresse XADD auf einen Wert ändern, der der Auswahl der Unterwortleitung SWL0000 ent­ spricht. Nach einer Verzögerungszeit bzw. Laufzeit kann der Rei­ hendecodierer XDEC1 eine Hauptwortleitung MWL00 zum Zeitpunkt t22 aktivieren. Zum Zeitpunkt t22 kann die Hauptwortleitung MWL00 somit auf ein hohes Potential übergehen. Das hohe Po­ tential kann ein erhöhtes hohes Potential sein. Um den Zeitpunkt t22 herum (eine vorgegebene Verzögerungszeit von der Änderung des Reihenadresssignals XADD aus) kann auch eine Steuerschaltung (nicht gezeigt) das Steuersignal RANE von einem hohen Niveau auf ein niedriges Niveau bringen.

Zu dieser Zeit kann der Transistor, da die komplementären RA- Signale RAB00 und RAB02 hoch sind, innerhalb des Unterdeco­ diererblöcke SB (Fig. 12) eingeschaltet werden und die Unter­ wortleitungen SWL0000, SWL0002, SWL0100 und SWL0102 können auf einem niedrigen Niveau durch den Stromweg 1 festgehalten sein. Da die Hauptwortleitung MWL00 hoch ist und die RA-Signale RA00 und RA02 auf einem niedrigem Niveau sind, ist jedoch der Transi­ stor T2 innerhalb der Unterdecodiererblöcke SB0000 und SB0002 eingeschaltet. Da die Steuersignale RANE und RAE auf niedrigem Niveau sind, sind auch die Stromwege 2 innerhalb der RA-Treiber RAD31A und RAD31B eingeschaltet. Die Unterwortleitungen SWL0000 und SWL0002 können somit auf niedrigem Niveau durch den Stromweg 2 festgehalten sein.

Nach einer vorgegebenen Verzögerungszeit von dem Übergang des Steuersignals RANE auf niedriges Niveau aus, kann eine Steuer­ schaltung (nicht gezeigt) das Steuersignal RAE von niedrigem Ni­ veau auf ein hohes Niveau bringen. Das ist beim Zeitpunkt t23 gezeigt.

Wenn das Steuersignal RAE hoch wird, kann der RA-Treiber RAD31 ein hohes RA-Signal RA00 und ein niedriges komplementäres RA- Signal RAB00 bereitstellen. Das RA-Signal RA00 kann auf einem erhöhten Potential sein. Wenn das RA-Signal RA00 hoch ist, kann die Unterwortleitung SWL0000 auf ein hohes Niveau (auf ein er­ höhtes Potential) durch den Transistor T2 innerhalb des Unterde­ codiererblocks SB0000 getrieben werden. Das ist beim Zeitpunkt t24 gezeigt.

Wenn die Unterwortleitung SWL0000 auf einem hohen Niveau ist, kann auf die Speicherzellen M1 zugegriffen werden und die Daten, die gespeichert sind, können auf die Bitleitung BT2 ausgegeben werden.

Da die Hauptwortleitung MWL01 auf niedrigen Niveau ist, das RA- Signal RA00 auf hohem Niveau und das komplementäre RA-Signal RAB00 auf niedrigen Niveau ist, können die Transistoren T2 und T4 innerhalb des Unterwortblocks SB0100 ausgeschaltet werden und der Transistor T3 kann eingeschaltet werden. Auf diese Art und Weise kann der Stromweg 3 für das Festhalten der Unterwortlei­ tung SWL0100 auf niedrigem Niveau freigegeben sein.

Nach einer vorgegebenen Zeit t25, die auf der maximalen Zeit ba­ siert, die für einen Zugriff auf eine Speicherzelle erforderlich ist, kann die Steuerschaltung (nicht gezeigt) das Steuersignal RANE auf hohes Niveau treiben. Es wird darauf hingewiesen, dass das Steuersignal RAE auf einem hohen Niveau zu dieser Zeit verbleiben kann.

Wenn das Steuersignal RAE auf einem hohen Niveau verbleibt, verbleibt der Ausgang RAE1 des UND-Gatters 101 auf einem hohen Niveau, wodurch das komplementäre RA-Signal RAB00 auf einem nie­ drigen Niveau verbleibt. Wenn das Steuersignal RANE hoch ist und der Ausgang des Decodierers 100 hoch ist, wird jedoch die Ausga­ be RANE1 des UND-Gatters 112 hoch, was den Transistor 108 ein­ schaltet. Wenn der Ausgang RANE1 des UND-Gatters 112 hoch ist, ist der Ausgang Q1 des Logikgatters 110 hoch und der Transistor 104 ist ausgeschaltet. Das RA-Signal RA00 kann deshalb niedrig sein. Innerhalb des RA-Treibers RAD31A kann somit der Stromweg 4 eingeschaltet werden.

Da das komplementäre RA-Signal RAB00 auf einem niedrigen Niveau bleibt, bleibt der Stromweg 1 innerhalb des Unterblocks SB0100 ausgeschaltet. Wenn das RA-Signal RA00 auf ein niedriges Niveau übergeht, kann deshalb die Unterwortleitung SWL0000 nur über den Stromweg 4 entladen werden. Der gesamte Entladestrom kann durch den Stromweg 4 fließen. Auf diese Art und Weise kann ein Schalt­ rauschen an der peripheren Erde GND auftreten, während es auf der Wortleitungserde GNDXDEC minimiert ist.

Innerhalb des RA-Treibers RAD31B kann der Transistor 106' einge­ schaltet bleiben und die Unterwortleitung SWL0002 kann auf nie­ driges Niveau durch die Stromwege 1 und 2 festgehalten sein. Auf diese Art und Weise kann die Unterwortleitung SWL0002 gegenüber Rauschen auf der peripheren Erde GND isoliert werden.

Da das RA-Signal RA00 niedrig ist, kann der Transistor T3 inner­ halb des Unterblockdecodierers SB0100 ausgeschaltet sein und der Stromweg 3 kann gesperrt sein. Da die Zeit zwischen der Zeit t25 und t26 sehr kurz ist, wird jedoch das Potential der Unterwort­ leitung SWL0100 nicht beeinflusst bzw. nicht beeinträchtigt.

Die Unterwortleitung SWL0102 kann immer noch auf einem niedrigen Niveau durch den Stromweg 1 durch den Unterblockdecodierer SB0102 gehalten bleiben.

Nach einer vorgegebenen Zeitdauer (Zeit t26), nachdem das Steu­ ersignal RANE auf hohes Niveau übergegangen ist, kann eine Steu­ erschaltung (nicht gezeigt) das Steuersignal RAE auf niedriges Niveau treiben. Zu dieser Zeit kann auch die Hauptwortleitung MWL00 auf niedriges Niveau zurückkehren. Wenn die Hauptwortlei­ tung MWL00 auf niedrigem Niveau ist, ist der Transistor T2 in­ nerhalb der Unterblockdecodierer SB0000 und SB0002 ausgeschal­ tet. Der Strom kann deshalb nicht von den Unterwortleitungen SWL0000 und SWL0002 durch die RA-Signale RA00 und RA02 fließen. Wenn das Steuersignal RAE niedrig ist, kann jedoch innerhalb des RA-Treibers RAD31A der Ausgang RAE1 des UND-Gatters 101 auf nie­ driges Niveau übergehen. Das komplementäre RA-Signal RAB00 kann somit auf hohes Niveau übergehen. Wenn die komplementären RA- Signale RAB00 und RAB02 hoch sind, können die Transistoren T4 innerhalb der Unterblockdecodierer SB0000, SB0002, SB0100 und SB0102 eingeschaltet sein. Auf diese Art und Weise können die Unterwortleitungen SWL0000, SWL0002, SWL0100 und SWL0102 durch den Stromweg 1 auf niedrigem Niveau festgehalten werden.

Zum Zeitpunkt t27 kann sich die Reihenadresse in einen Zustand entsprechend einer Adresse ändern, bei der weder eine Hauptwort­ leitung MWL00 noch eine Hauptwortleitung MWL01 aktiv sind.

Innerhalb jedes Unterdecodiererblocks SB kann der Transistor T2 eine größere Stromkapazität (im Vergleich zum Beispiel mit dem Transistor T4) haben, um zu ermöglichen, dass die jeweilige Un­ terwortleitung SWL schnell ansteigen kann. Der Transistor T2 kann auch in dem Entladestromweg verwendet werden, um zu ermög­ lichen, dass SWL schnell fallen kann. Auf diese Art und Weise kann eine Zugriffszeit mit einer hohen Geschwindigkeit erhalten werden.

In der Ausführungsform, die in Fig. 12, 17 und 18 gezeigt ist, kann der Entladestrom zur peripheren Erde GND durch den Stromweg 4 fließen. Auf diese Art und Weise kann die periphere Erde GND Strom empfangen, während die Wortleitungserde GNDXDEC auf "ru­ hig" verbleibt. Durch Festhalten der unausgewählten Wortleitun­ gen SWL0002, SWL0100 und SWL0102 auf der Wortleitungserde GNDXDEC können deshalb unausgewählte Wortleitungen SWL0002, SWL0100 und SWL0102 nicht nachteilig beeinträchtigt werden.

Unter Verwendung der Ausführungsform, die in Fig. 12, 17 und 18 gezeigt ist, können Rauschspitzen auf den Erdeleitungen, die durch Entladen ausgewählter Wortleitungen verursacht werden kön­ nen, derart reduziert werden, dass unausgewählte Wortleitungen nicht negativ beeinflusst werden. Dies kann nachteilige Effekte bezüglich der Datenunversehrtheit reduzieren.

In den offenbarten Ausführungsformen der Erfindung kann eine ausgewählte Wortleitung SWL vor einer Änderung einer Reihena­ dresse XADD deaktiviert werden. Um die Zykluszeit zu verbessern, kann es erforderlich sein, die internen Signalleitungen in Vor­ bereitung auf den nächsten aktiven Zyklus vorzuladen. Eine Un­ terwortleitung SWL braucht deshalb nur für eine vorgegebene Zeitdauer aktiviert sein, die für die Implementierung bzw. Durchführung der gewünschten Operation (z. B. Lesen, Schreiben oder Refresh) erforderlich ist.

Der Reihendecodierer XDEC kann eine Gruppe von Unterwortdeco­ diererblöcken SB durch Aktivieren einer Hauptwortleitung MWL auswählen, die mit der Gruppe verbunden ist. Die RA-Treiber RAD können als Decodierer ausgelegt sein, die einen Unterwortdeco­ diererblock SB aus der Gruppe von Unterwortdecodiererblöcken SB durch Aktivieren eines RA-Signals auswählen, das mit einem Un­ terwortdecodiererblock SB innerhalb der Gruppe verbunden ist.

Es wird darauf hingewiesen, dass die Ausführungsformen der Er­ findung, die zuvor beschrieben wurden, nur exemplarisch sind und dass die vorliegende Erfindung nicht auf diese Ausführungsformen begrenzt ist. Spezielle Strukturen sind nicht auf die beschrie­ benen Ausführungsformen begrenzt.

Z. B. muss es nicht erforderlich sein, dass die Hauptwortleitun­ gen in Unterwortleitungen unterteilt sind. Die Ausführungsformen sind auch auf den Fall anwendbar, in dem die Hauptwortleitungen direkt mit einer Reihe aus Speicherzellen verbunden sind. In diesem Fall kann die Hauptwortleitung zu einer rauschbehafteten Erde entladen werden, während die unausgewählten Wortleitungen elektrisch mit der "ruhigen" Erde verbunden verbleiben, um nur ein Beispiel zu nennen.

Die periphere Erde GND und die Wortleitungserde GNDXDEC können mit unterschiedlichen Bondabschnitten verbunden sein. Die unter­ schiedlichen Bondabschnitte können miteinander durch eine Ver­ drahtung innerhalb des Anschlussrahmens verbunden sein, um nur ein Beispiel zu nennen. Auf diese Art und Weise kann die Ver­ drahtung innerhalb der Anschlussrahmen die Erhöhung des Wider­ standes zwischen der peripheren Erde GND und der Wortleitungser­ de GNDXDEC bewirken und Rauschen kann dadurch reduziert werden.

Obwohl das erhöhte Spannungsversorgungspotential für ausgewählte Signale verwendet wird, ist es auch möglich, eine Spannungs­ versorgung zu verwenden, die nicht erhöht ist. Spannungsversor­ gungen können intern geregelt sein oder extern bezüglich des Chips vorgesehen sein, um nur zwei Beispiele zu nennen.

Die n-Typ-IGFETs und die p-Typ-IGFETs können Metalloxidhalblei­ ter (MOSFETs) sein, um nur ein Beispiel zu nennen.

Obwohl verschiedene, spezielle Ausführungsformen hier im Detail beschrieben wurden, kann die vorliegende Erfindung verschiedenen Änderungen, Ersetzungen und Modifikationen unterzogen werden, ohne dass von dem Bereich der Erfindung abgewichen wird. Die vorliegende Erfindung soll deshalb nur durch die beiliegenden Ansprüche begrenzt sein.

Claims (20)

1. Halbleiterspeichervorrichtung, die aufweist:
eine Vielzahl von Wortleitungen, wobei jede Wortleitung mit einer Vielzahl von Speicherzellen gekoppelt ist; und
eine Decodiererschaltung, die mit einer vorgegebenen Wortleitung gekoppelt ist und die eine elektrische Verbindung zwischen einer ersten Erdeleitung und der vorgegebenen Wortleitung bereit­ stellt, wenn die vorgegebene Wortleitung nicht ausgewählt ist, und eine elektrische Verbindung zwischen einer zweiten Erdelei­ tung und der vorgegebenen Wortleitung bereitstellt, wenn die vorgegebene Wortleitung deaktiviert ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, worin:
die Decodiererschaltung einen ersten Transistor, der die elek­ trische Verbindung zwischen der vorgegebenen Wortleitung und der ersten Erdeleitung bereitstellt, und einen zweiten Transistor aufweist, der die elektrische Verbindung zwischen der vorgege­ benen Wortleitung und der zweiten Erdeleitung bereitstellt.

3. Halbleiterspeichervorrichtung nach Anspruch 2, worin:
eine Stromkapazität des zweiten Transistors größer als eine Stromkapazität des ersten Transistors ist.

4. Halbleiterspeichervorrichtung nach Anspruch 2, worin der zweite Transistor ein Feldeffekttransistor mit einem isolierten Gate (IGFET = insulated gate field effect transistor) ist.

5. Halbleiterspeichervorrichtung nach Anspruch 4, worin, wenn die vorgegebene Wortleitung deaktiviert ist, der zweite Transi­ stor mit einem erhöhten Potential gesteuert wird.

6. Halbleiterspeichervorrichtung nach Anspruch 1, worin:
die Vielzahl von Wortleitungen eine Vielzahl von Hauptwortlei­ tungen aufweist, wobei jede Hauptwortleitung in eine Vielzahl von Unterwortleitungen unterteilt ist; und
die Decodiererschaltung die elektrischen Verbindungen zwischen der ersten Erdeleitung und der zweiten Erdeleitung und einer vorgegebenen Unterwortleitung bereitstellt.

7. Halbleiterspeichervorrichtung nach Anspruch 1, worin:
ein Wert einer internen Reihenadresse die vorgegebene Wortlei­ tung aktiviert und
die vorgegebenen Wortleitungen vor einer nachfolgenden Änderung in dem Wert der internen Reihenadresse deaktiviert wird.

8. Verfahren für den Zugriff auf eine Speicherzelle einer Halbleiterspeichervorrichtung, das die folgenden Schritte auf­ weist:
Aktivieren einer ersten Wortleitung, die elektrisch mit einem Gate eines Zugriffstransistors einer Speicherzelle verbunden ist;
Halten einer zweiten Wortleitung inaktiv durch Bereitstellen eines ersten Haltestromweges zu einer ersten Erdeleitung; und
Deaktivieren der ersten Wortleitung durch Bereitstellen eines ersten Entladestromweges zu einer zweiten Erdeleitung.

9. Verfahren nach Anspruch 8, worin der erste Haltestromweg eine kleinere Stromkapazität als der erste Entladestromweg hat.

10. Verfahren nach Anspruch 8, worin:
die erste Wortleitung einen zweiten Haltestromweg hat, wenn sie inaktiv ist; und
der zweite Haltestromweg gesperrt ist, wenn der erste Entlade­ stromweg freigegeben ist.

11. Verfahren nach Anspruch 8, worin der erste Entladestromweg einen Feldeffekttransistor mit einem isolierten Gate (IGFET) aufweist, der einen Impedanzweg hat, der zwischen der ersten Wortleitung und der zweiten Erdeleitung gekoppelt ist.

12. Verfahren nach Anspruch 11, worin:
das Deaktivieren der ersten Wortleitung das Anlegen einer erhöh­ ten Spannung an das Gate des IGFET aufweist.

13. Verfahren nach Anspruch 8, worin der Schritt des Aktivierens einer ersten Wortleitung aufweist:
das Aktivieren einer ersten Hauptwortleitung, die mit einer er­ sten Gruppe von Wortleitungen gekoppelt ist, und das Aktivieren einer ersten Wortleitung aus der ersten Gruppe von Wortleitun­ gen.

14. Verfahren nach Anspruch 8, worin:
der Schritt des Aktivierens der ersten Wortleitung das interne Empfangen einer Reihenadresse aufweist; und
der Schritt des Deaktivierens der ersten Wortleitung vor dem in­ ternen Empfangen einer nachfolgenden Reihenadresse vorhanden ist.

15. Halbleiterspeichervorrichtung die aufweist:
eine erste Wortleitung, die einen aktivierten Zustand und einen inaktivierten Zustand hat;
eine zweite Wortleitung, die einen aktivierten Zustand und einen inaktivierten Zustand hat;
eine Decodiererschaltung, die einen Entladestromweg zu einer er­ sten Erdeleitung, wenn die erste Wortleitung von dem aktivierten Zustand in den inaktivierten Zustand übergeht, und einen Halte­ stromweg zu der zweiten Erdeleitung bereitstellt, wenn die zwei­ te Wortleitung in dem aktivierten Zustand ist.

16. Halbleiterspeichervorrichtung nach Anspruch 15, worin:
die Decodiererschaltung ein Steuersignal empfängt, das einen Entladestromweg-Freigabezustand und einen Entladestromweg-Sperr­ zustand hat; und
das Steuersignal in dem Entladestromweg-Sperrzustand ist, wenn die erste Wortleitung in dem aktivierten Zustand ist.

17. Halbleiterspeichervorrichtung nach Anspruch 16, worin der Haltestromweg gesperrt ist, wenn das Steuersignal in dem Entla­ destromweg-Freigabezustand ist.

18. Halbleiterspeichervorrichtung nach Anspruch 15, die weiter­ hin aufweist:
ein erstes Steuersignal, das einen Freigabezustand und einen Sperrzustand hat;
wobei die Decodiererschaltung einen Adressdecodierabschnitt, der ein Decodiersignal mit einem Decodierauswahlzustand, wenn eine empfangene Adresse einen vorgegebenen Wert hat, und mit einem Decodierungsauswahlzustand bereitstellt, wenn die empfangene Adresse nicht den vorgegebenen Wert hat; und
wobei der Haltestromweg gesperrt ist, wenn das erste Steuersig­ nal den Freigabezustand hat und das Decodiersignal den ersten Decodierzustand hat.

19. Halbleiterspeichervorrichtung nach Anspruch 18, worin:
der Entladestromweg gesperrt ist, wenn das Decodiersignal den Decodierungsauswahlzustand hat.

20. Halbleiterspeichervorrichtung nach Anspruch 19, die weiter­ hin aufweist:
ein zweites Steuersignal mit einem zweiten Steuerfreigabezustand und einen zweiten Steuersperrzustand; und
wobei der Entladestromweg freigegeben ist, wenn das zweite Steu­ ersignal den zweiten Steuersignal-Freigabezustand hat und das Decodiersignal den Decodierfreigabezustand hat.