DE3035197A1 - Anschlussvorrichtung einer speichereinrichtung an einen datenbus - Google Patents

Description

• Anschlußvorrichtung einer Speichereinrichtung an
• einen Datenbus Stand der Technik Die Erfindung geht aus von einer Anschlußvorrichtung nach der Gattung des Hauptanspruchs. Aus der DE-OS 2 850 534 ist eine solche Anschlußvorrichtung zwischen einem Mikroprozessor und Speichereinrichtungen (z.B. RAM, ROM, PROM, EPROM usw.) bekannt, die im wesentlichen aus einem mehradrigen Datenbus und einem mehradrigen Adressenbus besteht. Die Daten werden hierbei parallel übertragen.
• Soll eine Speichereinrichtung an einen Mikroprozessor angeschlossen werden, der keine Parallelschnittstelle aufweist oder auch z.B. keinen getrennten Daten-Adressenbus hat, so läßt sich der Anschluß nach der bekannten Methode nicht vollziehen.
• Vorteile der Erfindung Die erfindungsgemäße Anschlußvorrichtung mit den kennzeichnenden Merkmalen des Hauptanspruchs erlaubt einen Anschluß einer beliebigen Anzahl von Speichereinrichtungen an eine serielle Schnittstelle eines Mikroprozessors. Die Schaltungsstruktur der Anschlußvorrichtung ist einfach realisierbar und kann zusammen mit der Speichereinrichtung selbst auf dem gleichen Chip integriert werden. Die Datenübertragung ist mit üblichen und bereits bisher verwendeten Programm~ befehlen möglich. Dies erlaubt von der Software her gesehen einen kurzzeitigen Einsatz von seriell verbundenen Einheiten.
• Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen Anschlußvorrichtung möglich.
• Zeichnung Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Die einzige Figur zeigt eine schaltungsmäßige Ausgestaltung des Ausführungsbeispiels.
• Beschreibung des Ausführungsbeispieles Einer Speicheranordnung 10 sind - z.B. von einem Mikroprozessor aus - folgende Signale zugeführt: Taktfrequenzsignale CLK über eine Taktleitung 11, (Synchronisations-)Steuerbefehle SYNC über eine Steuerleitung 12, Adressen- und Dateninformationen über zwei Busleitungen 13, 14 und in üblicher Weise ein positives (VDD) und ein negatives (VSS) Versorgungspotential über zwei Versorgungsleitungen 15, 16 sowie - bei Vorliegen mehrerer Speichereinrichtungen - ein Chip-Auswahlsignal CS über eine Auswahlleitung 17. Die Leitungen 11, 12 sind mit Eingängen eines Taktfrequenzteilers 18 verbunden, dessen sechs Ausgänge der Speichereinrichtung 10 zugeführt sind. Weiterhin ist die Leitung 12 mit einer als'Eingabe/Ausgabe-Steuerung wirkenden Torschaltung 19 verbunden sowie über diese mit der Speichereinrichtung 10. Die beiden Busleitungen 13, 14 sind ebenfalls über die Torschaltung 19 mit der Speichereinrichtung 10 verbunden. Weiterhin sind die Busleitungen 13, 14 einer Adressdekodiereinrichtung 20 zugeführt, deren sechs Dekodierausgänge ebenfalls an die Speichereinrichtung 10 angeschlossen sind.
• Die Wirkungsweise der dargestellten Schaltungsanordnung besteht darin, daß über die beiden Busleitungen 13, 14 zunächst seriell eine Adresse übertragen wird. Im einfachsten Fall kann dies natürlich auch über eine einzige Busleitung erfolgen oder über weitere zusätzliche Busleitungen.
• Die für die Darstellung gewählte Zahl von zwei Busleitungen kann z.B. dadurch ausgenutzt werden, daß über die eine Busleitung die niederwertigeren Bits und über die andere Busleitung die höherwertigen Bits übertragen werden.
• Diese seriell eingehenden Informationen werden in der Adressdekodiereinrichtung auf die sechs Ausgänge verteilt und im Takt der Ausgangsimpulse des Takt frequenzteilers 18 nacheinander abgefragt. Der z.B. durch eine Hintereinanderschaltung von Flipflops realisierte Taktfrequenzteiler legt die eingehenden Taktsignale nacheinander auf die sechs Ausgänge des Taktfrequenzteilers 18 und fragt dadurch nacheinander die Ausgänge der Adressdekodiereinrichtung 20 ab. Bei einer für diesen Vorgang zu hohen Grundtaktfrequenz CLK kann diese im Taktfrequenzteiler 18 gleichzeitig heruntergeteilt werden. Dieser Vorgang wird durch Synchronisationssignale über die Leitung 12 gesteuert. Danach wird durch diese Synchronisationssignale 12 die z.B. als Latch ausgebildete Torschaltung 19 so gesteuert, daß z.B. die Information in aer über das Adressenwort angesprochenen Speicherzelle der Speichereinrichtung 10 nunmehr seriell über diese Torschaltung 19 in den Datenbus 13, 14 ausgelesen werden kann. Dies erfolgt wiederum im Takt der Ausgangssignale des Takt frequenzteilers 18.
• Ist die Speichereinrichtung z.B. als RAN ausgebildet, können also auch Informationen eingelesen werden, so kann dies nach Übermittlung des Adressenworts ebenfalls gesteuert über die Torschaltung 19 erfolgen.
• Wenn die beschriebene Gesamtanordnung 21 auf einem Chip integriert ist, so wird nur eine sehr geringe Anzahl von Anschlüssen benötigt. Die übrigen Anschlüsse können anderweitig genutzt werden, z.B. für Flaggensignale.

Claims (3)

1. Ansprüche Anschlußvorrichtung einer Speichereinrichtung an einen Datenbus, mit einer Taktfrequenzleitung und einer Steuerleitung, dadurch gekennzeichnet, daß der seriell arbeitende Datenbus (13, 14) über eine Adressdekodiereinrichtung (20) an die Speichereinrichtung (10) angeschlossen ist, daß jeder mit der Adressdekodiereinrichtung verbundene Eingang der Speichereinrichtung (10) ein diesen steuernder Takteingang zugeordnet ist, daß ein Taktfrequenzteiler (18) vorgesehen ist zur Taktfrequenzsteuerung der Takteingänge in einer bestimmten Reihenfolge und daß der Datenbus (13, 14) über eine bidirektionale, von der Steuerleitung (12) steuerbaren Torschaltung (19) mit der Speicheinrichtung (10) verbunden ist.
2. 2. Anschlußvorrichtung nach Anspruch 1, durch gekennzeichnet, daß der Taktfrequenzteiler (18) eine Frequentuntersetzung vornimmt.
3. 3. Anschlußvorrichtung nach Anspruch 1 oder 2,- dadurch gekennzeichnet, daß die Anschlußvorrichtung (18 bis 20) zusammen mit der Speichereinrichtung (10) auf einem Chip 21) integriert ist.