DE3781839T2 - Programmierbarer fifo-puffer. - Google Patents

Description

Anwendungsbereich der Erfindung:
• Die Erfindung bezieht sich auf integrierte Schaltungen allgemein und speziell auf einen FIFO-Puffer mit programmierbarer serieller-paralleler- serieller Umwandlung.
Beschreibung des Standes der Technik:
• Ein FIFO-Puffer (first-in-first-out) ist ein Schieberegister mit einem zusätzlichen Steuerabschnitt, der es Eingangsdaten ermöglicht, bis zu der ersten freien Stufe "durchzufallen". Wenn mit anderen Worten Daten in dem FIFO-Puffer gespeichert sind, sind diese am Ausgang verfügbar, obwohl die Gesamtheit der Stufen nicht gefüllt ist. Daher wirkt ein FIFO-Puffer tatsächlich als ein Schieberegister variabler Länge, dessen Länge immer der gespeicherten Datenlänge entspricht. (In den letzten Jahren sind viele FIFO-Puffer mit RAM-Speicher und -Zähler verwirklicht worden.)
• Als solche sind FIFO-Puffer insbesondere für Anwendungen geeignet, wenn es um die Kompensation von Unterschieden in der Datenströmrate geht. (Beispielsweise sind FIFO-Puffer insbesondere zur Speicherung von Daten geeignet, die codiert und in eine Diskette eingeschrieben und/oder aus einer Diskette ausgelesen und decodiert worden sind. Auch sind FIFO- Puffer insbesondere für die Speicherung von Daten geeignet, welche die individuellen Bildelemente für ein Videobild darstellen, bevor die Bildelemente ausgetaktet werden, um das Display anzutreiben. Ferner sind FIFO-Puffer insbesondere für die Speicherung von Daten geeignet, die übertragen und/oder in einem Datenbeschaffungssystem empfangen worden sind.)
• Viele dieser Anwendungen machen es aber erforderlich, daß das Datenformat von seriell zu parallel und/oder von parallel zu seriell umgewandelt wird. Natürlich sind Schaltungen verfügbar, welche die notwendige Formatumwandlung zwischen seriell zu parallel und/oder von parallel zu seriell durchführen. Die Verwendung zusätzlicher Schaltungen erhöht jedoch unglücklicherweise die Systemkosten und die Komplexität. Ferner sind die meisten Umsetzerschaltungen zwischen dem seriellen zum parallelen und/oder parallelen zum seriellen Format für eine spezifische (gemeinsame) Wortlänge (Anzahl von Bits) ausgelegt, welche nicht für die spezielle Anwendung optimal sein muß.
• Eine Umsetzerschaltung für serielles Format auf paralleles und paralleles Format auf serielles Format gemäß dem ersten Teil der Ansprüche 1 und 3 ist aus der US-A-3 972 034 bekannt und für eine spezifische Wortlänge ausgelegt.
Aufgabenlösung der Erfindung
• Es ist deshalb das erste Ziel der vorliegenden Erfindung, einen FIFO- Puffer mit programmierbarer Umsetzung zwischen seriellem-parallelem- seriellem Format und mit einstellbarer Wortlänge zu schaffen. Ein weiteres Ziel der vorliegenden Erfindung ist die Schaffung eines FIFO-Puffers mit serieller-zu-paralleler-zu-serieller Formatumsetzung, wobei alles in einer einzigen Vorrichtung integriert ist, die eine minimale Anzahl von Anschlüssen aufweist.
• Die Lösung des obigen Problems hat zwei Aspekte:
• 1. ein programmierbarer FIFO-Puffer zum Empfang von Signalen und
• 2. ein programmierbarer FIFO-Puffer zur Speicherung von Datenworten.
• Für jeden dieser Aspekte kann Programmierung, d.h. Einstellung der Wortlängen, von Bedeutung sein. In vielen Anwendungen umfaßt die Schaltung beide Aspekte.
• Kurz gesagt, umfaßt die zur Zeit bevorzugte Ausführungsform der vorliegenden Erfindung ein (serielles) Eingangsregister zum Empfang von Signalen, die im Serienformat ein Datenwort darstellen, und zur Entwicklung von Signalen, die ein in Parallelformat umgewandeltes Datenwort darstellen. Ferner sind vorgesehen: ein Steuerregister zur Steuerung des Umsetzverfahrens Seriell-Parallel, ein FIFO-Puffer des Typs Paralleler Eingang-Paralleler Ausgang zur Speicherung eines Datenworts, ein (serielles) Ausgangsregister zum Empfang von Signalen von dem Puffer, die ein in dem Puffer gespeichertes Datenwort in Parallelformat darstellen, und zur Entwicklung von Signalen, die das gespeicherte Datenwort umgewandelt in das Serienformat darstellen, und ein weiteres Steuerregister zur Steuerung des Umsetzprozesses Parallel-Seriell.
• Die Fähigkeit, einen FIFO-Puffer mit programierbarer serieller- paralleler-serieller Formatumwandlung mit einstellbarer Wortlänge auszustatten, ist der hauptsächlichste Vorteil der vorliegenden Erfindung.
• Ein weiterer Vorteil der vorliegenden Erfindung ist die gebotene Möglichkeit, einen FIFO-Puffer mit serieller-paralleler-serieller Formatumwandlung in seiner Gesamtheit in eine einzelne Vorrichtung zu integrieren, die eine minimale Anzahl von Anschlüssen aufweist.
• Diese und andere Ziele und Vorteile der vorliegenden Erfindung werden dem Fachmann nach Lesen der nachfolgenden Beschreibung des zur Zeit bevorzugten Ausführungsbeispiels klar, das in den beigefügten Zeichnungen dargestellt ist. Dabei zeigt:
• Fig. 1A und 1B zusammengenommen eine schematische Darstellung der zur Zeit bevorzugten Ausführungsform gemäß vorliegender Erfindung eines FIFO- Puffers mit programmierbarer serieller-paralleler-serieller Formatumwandlung und mit einstellbarer Wortlänge.
Detailbeschreibung der bevorzugten Ausführungsform
• In Fig. 1A und 1B der Zeichnung ist durch die allgemeine Bezugsziffer 10 die zur Zeit bevorzugte Ausführungsform eines (4K x 9) FIFO-Puffers mit programmierbarer serieller-paralleler-serieller Formatumwandlung und mit einstellbarer Wortlänge bezeichnet. Mit Bezug auf Fig. 1A der Zeichnung umfaßt der FIFO-Puffer 10 ein (serielles) Eingangsregister 12, ein Steuerregister 14 und einen FIFO-Puffer 16 (vom Typ paralleler Eingang- paralleler Ausgang).
• Das Eingangsregister 12 weist neun Flip-Flops vom D-Typ auf, die durch drei Flip-Flops 30, 32 und 34 vertreten sind. Die Flip-Flops sind zum Empfang von Signalen ausgebildet, die ein Datenwort in Serienformat darstellen, und zur Abgabe von Signalen, die das Datenwort umgewandelt in Parallelformat darstellen. Mehr ins einzelne gehend, ist der Dateneingang (D) jedes der Flip-Flops des Eingangsregisters 12 (einschließlich der Flip-Flops 30, 32 und 34) mit einer Leitung 36 verbunden, die über einen (verstärkerartigen) Puffer 38 mit einer Leitung (Anschluß) 40 in Verbindung steht, um ein den FIFO-Puffer antreibendes serielles (Daten-) Eingangssignal zu empfangen. In ähnlicher Weise ist der Takteingang jedes der Flip-Flops des Eingangsregisters 12 mit einer Leitung 42 verbunden, die über einen Puffer 44 mit einer Leitung 46 in Verbindung steht, um ein den FIFO-Puffer 10 antreibendes, serielles Daten-(Eingangs-)-Taktsignal zu empfangen. Der Vorbereitungseingang (EN) jedes der Flip-Flops des Eingangsregisters 12 ist mit einer entsprechenden Leitung von neun Leitungen verbunden, die durch drei Leitungen 48, 50 und 52 vertreten sind. Der Datenausgang (Q) jedes der Flip-Flops ist mit einer entsprechenden Leitung von weiteren neun Leitungen verbunden, die durch drei Leitungen 54, 56 und 58 vertreten sind.
• Das Steuerregister 14, das den seriellen zu parallelen Umwandlungsprozeß steuert, besitzt ebenfalls neun Flip-Flops vom D-Typ, die durch drei Flip-Flops 100, 102 und 104 dargetellt sind. In einer Ausführungsform sind die Flip-Flops des Steuerregisters 14 in Kaskade geschaltet. Im einzelnen ist der Dateneingang des Flip-Flops 100 mit einer Leitung 106 verbunden, die über einen Inverter 108 mit einer Leitung 110 gekoppelt ist, um das den FIFO-Puffer 10 antreibende, serielle Weiterführungssignal zu empfangen. Der (aktiv hohe) Datenausgang (Q) des Flip-Flops 100 ist mit dem Dateneingang des Flip-Flops 102 über die Leitung 48 verbunden. Der Datenausgang des Flip-Flops 102 ist mit dem Dateneingang des nächsten Flip-Flops höherer Ordnung über die Leitung 50 verbunden, und der Dateneingang des Flip-Flops 104 ist mit dem Datenausgang des nächsten Flip-Flops niedriger Ordnung über eine Leitung 112 verbunden. Mit der Leitung 42 ist der Takteingang jedes der Flip-Flops des Registers 14 einschließlich der Flip-Flops 100, 102 und 104 verbunden. Der (aktiv niedrige) Setz-Eingang ( ) jedes der Flip-Flops ist mit einer Leitung 114 verbunden, die über einen Inverter 115 mit einer Leitung 116 und über einen Puffer 117 mit einer Leitung 118 in Verbindung steht, um ein den FIFO-Puffer 10 antreibendes Schreibsteuersignal zu empfangen. Schließlich ist der aktiv niedrige Datenausgang ( ) jedes der Flip-Flops des Steuerregisters 14 (dargestellt durch die Flip-Flops 100, 102 und 104) mit einer der neun Leitungen verbunden, die durch drei Leitungen 122, 124 und 126 vertreten sind.
• Der FIFO-Puffer 10 umfaßt zusätzlich neun Paare von Puffern, die durch drei Pufferpaare 130 und 132, 134 und 136 sowie 138 und 140 vertreten sind, und neun Multiplexer, die durch drei Multiplexer 142, 144 sowie 146 vertreten sind. Die Puffer 130, 134 und 138 sind jeweils von einer Bauart mit einem Drei-Zustands-Ausgang. Die Multiplexer (MUX) 142, 144 und 146 sind jeweils von einer Bauart, die an einem Datenausgang ein Signal erzeugt, dessen Zustand dem Zustand eines Signals entspricht, welches an einem ausgewählten Dateneingang von zwei Dateneingängen entwickelt wird, wobei der ausgewählte Eingang durch den binären Zustand eines Signals bestimmt wird, das an einem Steuereingang entwickelt wird.
• Die zusätzlichen Puffer und Multiplexer sind so ausgebildet, daß sie an den FIFO-Puffer 16 entweder die vom Eingangsregister 12 in der seriellen Mode entwickelten neun Signale oder in der parallelen Betriebsweise neun den FIFO-Puffer 10 antreibende, parallele Dateneingangssignale abgeben, welche auf den neun Leitungen entwickelt werden, die durch drei Leitungen 148, 150 und 152 vertreten sind. Ferner koppeln in der seriellen Mode die zusätzlichen Puffer an die durch die Leitungen 148, 150 und 152 vertretenen Leitungen Signale, die von dem Steuerregister 14 stammen und welche das laufende Datenwortbit begrenzen. Im einzelnen sind die Puffer 130 und 132 und der Multiplexer 142 so ausgebildet, daß der Dateneingang des Puffers 130 mit der Leitung 122 verbunden ist. Der Steuereingang für den Drei-Zustands-Ausgang des Puffers 130 ist mit einer Leitung 154 verbunden, die über einen Puffer 156 mit einer Leitung 158 in Verbindung steht, um das den FIFO-Puffer 10 antreibende Steuersignal für die Betriebsart "paralleler Eingang/serieller Ausgang" zu empfangen. Der Datenausgang des Puffers 130 ist mit der Leitung 148 verbunden.
• Der Eingang des Puffers 132 ist mit der Leitung 148 verbunden, und der Ausgang des Puffers ist mit einem der Dateneingänge des Multiplexers 142 über eine Leitung 160 verbunden. Der andere Dateneingang des Multiplexers 142 ist mit der Leitung 54 verbunden; der Steuereingang des Multiplexers ist mit der Leitung 154 verbunden, und der Multiplexerausgang ist mit einem entsprechenden Dateneingang von neun parallelen Dateneingängen des FIFO-Puffers 16 über eine Leitung 162 verbunden. Die anderen Puffer und Multiplexer sind ähnlich beschaltet, und zwar um die Puffer 134 und 136 und den Multiplexer 144 an eine Leitung 164 zu koppeln, um den entsprechenden Dateneingang des FIFO-Puffers 16 anzutreiben, und zwar entweder infolge des auf dem Eingangsregister 12 auf der Leitung 56 entwickelte Signals oder infolge des auf der Leitung 150 entwickelte Signals. Die Puffer 138 und 140 und der Multiplexer 146 sind an eine Leitung 168 gekoppelt, um den entsprechenden Dateneingang des FIFO- Puffers 16 anzutreiben, und zwar entweder infolge des auf dem Eingangsregister 12 auf der Leitung 58 entwickelten Signals oder infolge des auf der Leitung 152 entwickelten Signals.
• Der FIFO-Puffer 16, der von einer Größe (4K x 9) ist, liegt in konventioneller Ausführung zum Empfang von Signalen vor, die im parallelen Datenformat Datenwörter darstellen, um die Datenwörter zu speichern, und zum Entwickeln von Signalen, die im Parallelformat gespeicherte Datenwörter darstellen.
• Zur parallelen Betriebsweise wird ein Steuersignal für eine Mode "paralleler Eingang/serieller Eingang" mit einem hohen logischen Pegel (äußerlich) auf der Leitung 158 entwickelt. Signale, welche ein zu pufferndes (zu speicherndes) Datenwort darstellen, werden (extern) auf den (neun Leitungen, vertreten durch die) Leitungen 148, 150 und 152 entwickelt und in den FIFO-Puffer 16 durch die ansteigende Flanke eines Schreibsteuersignals eingeschrieben, welches (extern) auf der Leitung 118 entwickelt wurde.
• Für die Betriebsweise in serieller Mode wird zunächst die gewünschte Wortlänge "programmiert", indem eine der durch die Leitungen 148, 150, 152 dargestellten neun Leitungen mit der Leitung 118 verbunden wird. (Die Leitung 148 wird für eine Bitwortlänge gewählt, die Leitung 150 für eine 2-Bit-Wortlänge und die Leitung 152 für eine 9-Bit-Wortlänge.) Ein serielles Weiterführungssignal mit einem hohen logischen Pegel wird (extern) auf der Leitung 110 entwickelt, und auf der Leitung 158 wird ein Steuersignal für die Mode "Paralleler Eingang/serieller Eingang" mit einem niedrig logischen Pegel (extern) entwickelt.
• Wie bald ersichtlich wird, steigt am Anfang jedes Datenworts das auf der Leitung (intern) entwickelte Signal, welches mit der Leitung 118 verbunden worden ist, auf einen hohen logischen Pegel gleichzeitig mit dem Auftreten (der steigenden Flanke) eines Zyklus eines seriellen Daten- (ein)-Taktsignals, welches (extern) auf der Leitung 46 entwickelt wurde. In Abhängigkeit von dem hohen logischen Pegel des auf der Leitung 118 entwickelten Signals werden die durch die Flip-Flops 100, 102 und 104 vertretenen Flip-Flops in den Zustand "gesetzt", in welchem sie die Signale auf den Leitungen 48, 50 und 52 im Sinne eines hohen logischen Pegels entwickeln und Signale auf (Leitungen 122, 124, 126, so daß diese einen niedrigen Pegel aufweisen und daher Signale auf) Leitungen 148, 150, 152 entwickeln, welche einen niedrigen logischen Pegel aufweisen. In Abhängigkeit von den hohen logischen Pegeln der Signale, welche auf den Leitungen 48, 50 und 52 entwickelt wurden, werden (alle) Flip-Flops des Eingangsregisters 12 (welche durch die Flip-Flops 30, 32, 34 vertreten werden) vorbereitet, um das erste Bit des Datenworts zu empfangen, welches durch ein (serielles Eingangs-) Signal dargestellt wird, das (extern) auf der Leitung 40 entwickelt wurde.
• Mit der steigenden Flanke des nächsten Zyklus des seriellen Daten-(ein)- Taktsignals, welches (extern) auf der Leitung 46 entwickelt wurde, wird das erste Bit des Datenworts in alle Flip-Flops des Eingangsregisters 12 (einschließlich der Flip-Flops 30, 32 und 34) "eingetaktet". Ferner wird der Zustand des Flip-Flop 100 geändert, was diesen dazu bringt, auf der Leitung 48 ein Signal mit niedrigem Pegel und auf der Leitung 148 ein Signal mit hohem logischem Pegel zu entwickeln. In Abhängigkeit von dem Signal niedrigen logischen Pegels auf der Leitung 48 wird das Flip-Flop 30 vom Empfang des nächsten (zweiten) Bits des Datenworts "abgeschaltet", und natürlich ist der logische Pegel des (auf der Leitung 48) entwickelten Signals am Dateneingang des Flip-Flops 102 nicht länger hoch, was das Flip-Flop dazu "präpariert", den Zustand mit der (steigenen Flanke des) nächsten Zyklus der seriellen Daten-(ein)-Taktsignals zu ändern, das auf der Leitung 46 entwickelt wird.
• Mit der (steigenden Flanke des) nächsten Zyklus der Seriendaten-(ein)- Taktsignals auf der Leitung 46 wird das zweite Bit des Datenworts in die Flip-Flops 32 und 34 "eingetaktet" (aber nicht in das Flip-Flop 30, welches das erste Datenwortbit speichert). Auch wird das Signal auf der Leitung 50 mit niedrigem logischem Pegel entwickelt, wodurch das Flip- Flop 32 "abgeschaltet" wird, und das Signal auf der Leitung 150 wird mit hohem logischem Pegel entwickelt.
• Das Verfahren dauert an, bis der Pegel des auf der Leitung entwickelten Signals (ausgewählt von den Leitungen, die durch 148, 150 und 152 repräsentiert werden), die mit der Leitung 118 verbunden ist, sich auf einen hohen logischen Pegel erhebt. In Abhängigkeit von dem hohen logischen Pegel des Signals auf der Leitung 118 werden die Bits des Datenworts, das in den Flip-Flops des Eingangsregisters 12 (einschließlich der Flip-Flops 30, 32 und 34) gespeichert sind (im parallelen Format), in den FIFO-Puffer 16 eingeschrieben. Zusätzlich werden die (Flip-Flops, vertreten durch die) Flip-Flops 100, 102 und 104 erneut "gesetzt", wodurch die Flip-Flops zum Empfang des ersten Bits des nächsten Datenwortes vorbereitet werden.
• Für Datenwörter, die länger als neun Bits sind, wird der FIFO-Puffer 10 in Kaskade mit einem oder mehreren ähnlichen Puffern geschaltet. Im einzelnen ist die Leitung 40 mit der ähnlichen Leitung jedes der anderen Puffer verbunden, um (extern) parallel durch ein serielles Eingangssignal angetrieben zu werden. Um (extern) parallel durch ein Seriendaten-(ein)- Taktsignal getrieben zu werden, ist die Leitung 46 mit der entsprechenden Leitung jedes der anderen Puffer verbunden. Die gewünschte Wortlänge wird dadurch "programmiert", daß eine der (neun Leitungen, vertreten durch die) Leitungen 148, 150 und 152 des zutreffenden FIFO-Puffers mit der Leitung 118 aller FIFO-Puffer verbunden wird. Ein serielles Weiterführungssignal mit einem hohen logischen Pegel wird (extern) auf der Leitung 110 des ersten FIFO-Puffers entwickelt, und die Leitung 110 jedes der nachfolgenden FIFO-Puffer wird mit der Leitung 152 des vorhergehenden FIFO-Puffers verbunden. Schließlich wird auf der Leitung 158 ein Steuersignal für die Mode "Paralleler Eingang/Serieller Eingang" mit niedriglogischem Pegel (extern) entwickelt.
• Man wende sich nunmehr Fig. 1B der Zeichnung zu. Der FIFO-Puffer 10 umfaßt zusätzlich, wie gezeigt, ein weiteres Flip-Flop 200 vom D-Typ, ein (serielles) Ausgangsregister 202 und ein weiteres Steuerregister 204. Das Flip-Flop 200 ist mit dem Flip-Flop-Dateneingang mit einer Leitung 210 verbunden, die über einen Puffer 212 mit einer Leitung 214 gekoppelt ist, um ein den FIFO-Puffer antreibendes (aktiv niedriges) Lesesteuersignal zu empfangen. Der Takteingang des Flip-Flops 200 ist mit einer Leitung 216 verbunden, die über einen Puffer 218 mit einer Leitung 220 in Verbindung steht, um ein weiteres, den FIFO-Puffer 10 antreibendes, serielles Daten- (aus)-Taktsignal zu empfangen. Schließlich ist der Datenausgang des Flip- Flops 200 mit dem Leseeingang des FIFO-Puffers 16 verbunden.
• Das Ausgangsregister 202 besitzt neun weitere Multiplexer, die durch drei Multiplexer 240, 242 und 244 vertreten sind, und neun weitere Flip-Flops, die durch drei Flip-Flops 246, 248 und 250 vertreten sind. Die Multiplexer und Flip-Flops des Ausgangsregisters 202 sind zum Empfang von Signalen vom FIFO-Puffer 16 ausgebildet, welche ein in dem Puffer gespeichertes Datenwort im Parallelformat darstellen, und entwickeln Signale, welche das gespeicherte Datenwort, umgewandelt in Serienformat, darstellen.
• Die Kombination eines einzelnen Multiplexers und eines einezlnen Flip- Flops bilden eine von neun ähnlichen Stufen des Ausgangsregisters 202. Der Multiplexer (240) und das Flip-Flop (246) bilden die erste Stufe und empfangen ein Signal auf einer Leitung 252 vom FIFO-Puffer 16, welches das erste Datenwortbit darstellt. Zu diesem Zweck ist der Multiplexer 240 an seinem Steuereingang mit der Leitung 210 verbunden, der Multiplexerdatenausgang ist mit dem Dateneingang des Flip-Flops 246 über eine Leitung 254 verbunden, eine der Multiplexerdateneingänge ist mit der Leitung 252 verbunden, und der andere Multiplexerdateneingang ist mit dem Datenausgang des Flip-Flops 248 über eine Leitung 256 verbunden. Der Datenausgang des Flip-Flops 246 ist mit einer Leitung 258 verbunden, die über einen Puffer 260 mit einer Leitung 262 in Verbindung steht, auf welcher der FIFO-Puffer 10 ein serielles (Daten-) Ausgangssignal entwickelt. Der Takteingang des Flip-Flops 246 ist über eine Leitung 264 mit dem Ausgang eines ODER-Gliedes 266 mit zwei Eingängen verbunden, die mit einer Leitung 268 bzw. mit einem Inverter 270 verbunden sind, dessen Eingang mit einer Leitung 272 in Verbindung steht.
• Der Puffer 260 ist vom Typ mit einem Drei-Zustands-Ausgang. Der den Drei- Zustands-Ausgang steuernde Eingang des Puffers 260 ist über eine Leitung 280 mit dem Ausgang eines NAND-Gliedes 282 mit zwei Eingängen verbunden, die einmal mit der Leitung 272 und zum anderen mit einer Leitung 284 verbunden sind.
• Der Multiplexer 242 und das Flip-Flop 248 bilden die zweite Stufe, welche ein Signal empfängt, das das zweite Datenwortbit auf einer Leitung 290 vom FIFO-Puffer 16 darstellt, und ein Signal, welches das neunte Datenwortbit darstellt, wird von dem Puffer auf einer Leitung 292 entwickelt und durch die neunte Stufe empfangen, die durch den Multiplexer 244 und das Flip-Flop 250 gebildet wird.
• Das Steuerregister 204, welches den Umwandlungsprozeß parallel zu seriell steuert, besitzt ein ODER-Glied 300 mit zwei Eingängen, zehn weitere Multiplexer, die durch vier Multiplexer 302, 304, 306 und 308 vertreten werden, ein weiteres Flip-Flop 310 vom D-Typ, zehn weitere Flip-Flops vom D-Typ, vertreten durch vier Flip-Flops 312, 314, 316 und 318 und neun UND-Glieder mit zwei Eingängen, vertreten durch drei Gatter 320, 322 und 324. In der zur Zeit bevorzugten Ausführungsform ist das Glied 300 mit einem seiner Gattereingänge mit einer Leitung 330 verbunden, um ein weiteres, den FIFO-Puffer 10 antreibendes, serielles Weiterführungssignal zu empfangen, während der andere Gattereingang mit einer Leitung 336 in Verbindung steht, um ein anderes, den FIFO-Puffer antreibendes Steuersignal für die Mode "Paralleler Ausgang/serieller Ausgang" zu empfangen. Der Ausgang des Gliedes 300 ist über eine Leitung 342 sowohl mit einem der Dateneingänge des Multipkexers 302 als auch mit dem Dateneingang des Flip-Flops 310 verbunden. Der andere Dateneingang des Multiplexers 302 steht über eine Leitung 344 mit dem Datenausgang des Flip-Flops 310 in Verbindung, dessen Takteingang mit einer Leitung 346 verbunden ist, um ein den FIFO-Puffer 10 antreibendes, serielles Ausgangsrücksetzsignal zu empfangen.
• Die Kombination eines einzelnen Multiplexers und ein einzelnes der Flip- Flops, die durch die Flip-Flops 312, 314, 316 und 318 vertreten werden, bilden eine von zehn ähnlichen Stufen des Ausgangsregisters 204. Der Multiplexer (302) und das Flip-Flop (312) bilden die erste Stufe und empfangen das serielle Weiterführungssignal auf der Leitung 342 und entwickeln auf einer Leitung 352 ein Signal, welches von ähnlichem Zustand ist, aber um eine Taktperiode verzögert ist. Zu diesem Zweck ist der Multiplexer 302 mit seinem Steuereingang mit der Leitung 210 verbunden, und der Datenausgang steht mit dem Dateneingang des Flip-Flops 312 über eine Leitung 354 in Verbindung. Der Datenausgang des Flip-Flops 312 ist über die Leitung 272 mit einem der Dateneingänge des Multiplexers 304 verbunden, und der andere Dateneingang des Multiplexers sowie der entsprechende Eingang jedes der anderen Multiplexer des Steuerregisters 204 sind mit einem Potential von niedrig logischem Pegel gekoppelt. Der Takteingang jedes der Flip-Flops, vertreten durch die Flip-Flops 312, 314, 316 und 318, sind zum Empfang des Taktsignals auf der Leitung 268 geschaltet, und der (aktiv niedrige) Setz-( )-Eingang der Flip-Flops ist zum Empfang des seriellen Ausgangsrücksetzsignals auf der Leitung 346 geschaltet.
• Der Mulitplexer 304 und das Flip-Flop 314 bilden die zweite Stufe, die auf einer Leitung 360 ein Signal entwickelt, welches um eine weitere Taktperiode verzögert ist. Ein um neun Taktperioden verzögertes Signal wird auf einer Leitung 362 durch die neunte Stufe entwickelt, die durch den Multiplexer 306 und das Flip-Flop 316 gebildet wird. Die zehnte Stufe wird durch den Multiplexer 308 und das Flip-Flop 318 gebildet und entwickelt auf der Leitung 284 ein (aktiv niedriges) Signal, welches um eine weitere Taktperiode verzögert ist.
• In einer weiteren Ausführungsform wird eine (asynchrone) Steuerregisterkonfiguration ähnlich der in Fig. 1A gezeigten für das Steuerregister 14 zur Steuerung des Registers 204 verwendet. In der zur Zeit bevorzugten Ausführungsform wird eine (synchrone) Steuerregisterkonfiguration ähnlich der für das Steuerregister 204 gezeigten für das Steuerregister 14 verwendet. Jedoch wird die letzte Stufe nicht benutzt, und der andere Dateneingang jedes der Multiplexer, vertreten durch die Multiplexer 304 und 306, ist mit einem Potential für einen hohen logischen Pegel gekoppelt.
• Die neun Glieder, vertreten durch die Gatter 320, 322 und 324, koppeln die neun Signale auf den durch die Leitungen 272, 360 und 362 vertretenen Leitungen jeweils zu einer korrespondierenden Leitung von neun Leitungen, die durch drei Leitungen 370, 372 und 374 vertreten sind, außer wenn das auf der Leitung 346 entwickelte serielle Ausgangsrücksetzsignal aktiv (niedrig) ist. Zu diesem Zweck ist ein Eingang jedes der durch die Gatter 320, 322 und 324 vertretenen Glieder mit einer entsprechenden Leitung aus den neun Leitungen, die durch die Leitungen 272, 360 und 362 vertreten werden, verbunden, und der andere Eingang der Glieder ist mit der Leitung 346 verbunden. Der Ausgang jedes der Glieder, die durch die Gatter 320, 322 und 324 vertreten sind, ist mit einer entsprechenden Leitung der neun Leitungen verbunden, die durch die Leitungen 370, 372 und 374 vertreten werden.
• Um das Taktsignal auf der Leitung 268 zu entwickeln, umfaßt der FIFO- Puffer 10 ein ODER-Glied mit zwei Eingängen, dessen einer Eingang mit der Leitung 216 zum Empfang der seriellen Daten-(aus)-Taktsignals verbunden ist und dessen anderer Eingang mit der Leitung 336 in Verbindung steht, um das Steuersignal für die Mode "Paralleler Ausgang/serieller Ausgang" zu empfangen, und dessen Ausgang mit der Leitung 268 verbunden ist.
• Der FIFO-Puffer 10 umfaßt ferner neun weitere Multiplexer, die durch drei Multiplexer 380, 382 und 384 vertreten werden. Die zusätzlichen Multiplexer sind so ausgebildet, daß sie entweder die Neun-Bit- Begrenzungssignale, die von dem Steuerregister 204 entwickelt sind, in der seriellen Mode weiterkoppeln oder die neun parallelen (Daten-) Ausgangssignale, die vom FIFO-Puffer 16 entwickelt wurden, mit neun Leitungen verbinden, die durch drei Leitungen 386, 388 und 390 vertreten werden. Im einzelnen sind die durch die Multiplexer 380, 382 und 384 vertretenen Multiplexer so ausgebildet, daß ihr jeweiliger Steuereingang mit der Leitung 336 verbunden ist, daß einer der Multiplexerdateneingänge mit einer entsprechenden Leitung verbunden ist, die durch drei Leitungen 272, 360 und 362 vertreten werden, und daß der andere Dateneingang des Multiplexers mit einer entsprechenden Leitung in Verbindung steht, die durch die Leitungen 252, 290 und 292 vertreten werden, und daß der Datenausgang des Multiplexers mit einer entsprechenden Leitung verbunden ist, von denen die Leitungen 386, 388 und 390 vertreten sind.
• Für die serielle (Mode-) Betriebsweise wird die gewünschte Wortlänge dadurch "programmiert", daß mit der Leitung 314 eine einzelne oder die neun Leitungen verbunden werden, die durch die Leitungen 386, 388 und 390 vertreten sind. Auch wird ein serielles Weiterführungssignal mit einem hohen logischen Pegel (extern) auf der Leitung 330 entwickelt, und auf der Leitung 336 wird ein Steuersignal für die Mode "Paralleler Eingang/serieller Eingang" mit einem niedrig logischen Pegel (extern) entwickelt.
• Wenn das serielle Ausgangsrücksetzsignal, (extern) auf der Leitung 346 entwickelt, einen logisch niedrigen Pegel annimmt, werden die (Flip- Flops, vertreten durch die) Flip-Flops 312, 314 und 316 in einen Zustand "gesetzt", in welchem sie Signale mit einem hohen logischen Pegel auf den (Leitungen, vertreten durch die) Leitungen 272, 360 und 362 entwickeln. Wenn danach das serielle Ausgangsrücksetzsignal, welches (extern) auf der Leitung 346 entwickelt wurde, einen hohen logischen Pegel annimmt, nehmen die auf den (Leitungen, vertreten durch die) Leitungen 386, 388 und 390 entwickelten Signale auch einen hohen logischen Pegel an. Zu dieser Zeit wird zusätzlich ein Signal hohen logischen Pegels auf der Leitung 342 (welches auf das Signal hohen logischen Pegels anspricht, das (extern) auf der Leitung 330 entwickelt wurde) in das Flip-Flop 310 getaktet und bringt dieses dazu, ein Signal mit einem hohen logischen Pegel auf der Leitung 344 zu erzeugen.
• Da, wie zuvor angedeutet, eine der (Leitungen, vertreten durch die) Leitungen 386, 388 und 390 mit der Leitung 214 verbunden ist (um die gewünschte Wortlänge zu "programmieren"), wird ein Signal mit hohem logischem Pegel auf der Leitung 210 entwickelt. Infolgedessen entwickelt der Multiplexer 302 an dem Dateneingang des Flip-Flops 312 auf der Leitung 354 ein Signal mit einem Zustand, der dem Zustand des Signals auf der Leitung 344 entspricht (hoher logischer Pegel). Als weitere Folge entwickelt jeder der (Multiplexer, vertreten durch die) Multiplexer 304, 306 und 308 an dem Dateneingang des entsprechenden Flip-Flops der (Flip- Flops, vertreten durch die) Flip-Flops 314, 316 und 318 ein Signal mit niedrigem logischem Pegel (entsprechend dem Pegel des Signals an dem Multiplexereingang, der mit dem Potential von niedrig logischem Pegel verbunden ist).
• Mit der (steigenden Flanke des) nächsten Zyklus des seriellen Daten- (aus)-Taktsignals, welches (extern) auf der Leitung 220 entwickelt wurde, werden die (Flip-Flops, vertreten durch die) Flip-Flops 314, 316 und 318 in den Zustand getaktet, in welchem die Signale mit niedrig logischem Pegel auf den (Leitungen, vertreten durch die) Leitungen 360 und 362 entwickelt werden, und ein Signal hohen logischen Pegels wird auf der Leitung 284 abgegeben. Infolgedessen werden Signale niedrigen logischen Pegels auf den (Leitungen, vertreten durch die) Leitungen 388 und 390 erzeugt, und ein Lesesteuersignal niedrigen logischen Pegels auf der Leitung 214 abgegeben.
• Auch mit der (steigenden Flanke des) Zyklus des seriellen Daten-(aus)- Taktsignals, welches (extern) auf der Leitung 220 entwickelt wird, führt das Lesesteuersignal niedrigen logischen Pegels auf der Leitung 214 dazu, daß in die Flip-Flops des Ausgangsregisters 202 der Zustand der Signale eingeladen wird, die (im parallelen Format) ein Datenwort darstellen und die von dem FIFO-Puffer 18 auf den (Leitungen, vertreten durch die) Leitungen 252, 290 und 292 entwickelt werden. Bis zu dem Auftreten (der steigenden Flanke) des nächsten Zylkus des seriellen Daten-(aus)- Taktsignals, welches (extern) auf der Leitung 220 entwickelt wird, wird ein Signal auf der Leitung 262 mit einem Zustand abgegeben, welcher das erste Bit des Datenworts darstellt.
• Mit der (steigenden Flanke des) nächsten Zyklus des Seriendaten-(aus)- Taktsignals, welches (extern) auf der Leitung 220 entwickelt wird, wird das Flip-Flop 314 in den Zustand getaktet, in welchem ein Signal niedrigen logischen Pegels auf der Leitung 388 abgegeben wird. Mit dem Auftreten (der steigenden Flanke) des Zyklus des Seriendaten-(aus)- Taktsignals, welches (extern) auf der Leitung 220 entwickelt wurde, wird auch ein Datenwort in den Flip-Flops des Ausgangsregisters 202 verschoben, was den Zustand des Signals auf der Leitung 262 dazu bringt, das zweite Bit des Datenwortes während dieses Taktzyklus darzustellen.
• Mit der steigenden Flanke der nachfolgenden Zyklen des Seriendaten-(aus)- Taktsignals auf der Leitung 220 werden andere Bits des Datenworts dargestellt (ausgetaktet). Nach einer festgelegten Anzahl von Zyklen des Seriendaten-(aus)-Taktsignals auf der Leitung 220, wie durch die Leitung bestimmt (aus den Leitungen, vertreten durch die Leitungen 386, 388 und 390), die zur Verbindung zur Leitung 214 ausgewählt wurde, kehrt schließlich das Lesesteuersignal auf der Leitung 214 erneut zu dem hohen logischen Pegel zurück und signalisiert das Ende des laufenden Datenwortes. Mit der nächsten steigenden Flanke des seriellen Daten- (aus)-Taktsignals werden Signale, welche von dem FIFO-Puffer 16 auf den Leitungen 252, 290 und 292 abgegeben werden und welche das nächste Datenwort darstellen (im parallelen Format) in die Flip-Flops des seriellen Ausgangsregisters 202 geladen. Gleichzeitig werden die (Flip- Flops, vertreten durch die) Flip-Flops 314, 316 und 318 in den Zustand getaktet, in welchem die Signale niedrigen logischen Pegels auf den (Leitungen, vertreten durch die) Leitungen 360 und 362 abgegeben werden, und ein Signal hohen logischen Pegels wird auf der Leitung 384 entwickelt.
• Bei Datenwortlängen länger als 9 Bits wird der FIFO-Puffer 10 in Kaskade mit einem oder mehreren ähnlichen Puffern geschaltet. Im einzelnen wird die Leitung 370 zu einer entsprechenden Leitung jedes der Ausgangspuffer verbunden, wie mit der Leitung 220. Die gewünschte Wortlänge wird dadurch "programmiert", daß eine der (neun Leitungen, vertreten durch die) Leitungen 386, 388 und 390 der entsprechenden FIFO-Puffer mit der Leitung 214 aller FIFO-Puffer verbunden wird. Auch wird ein serielles Weiterführungssignal mit einem hohen logischen Pegel (extern) auf der Leitung 330 des ersten FIFO-Puffers entwickelt, und die Leitung 330 jedes der nachfolgenden FIFO-Puffer wird mit der Leitung 390 des vorhergehenden FIFO-Puffers verbunden.
• In der vorliegenden, bevorzugten Ausführungsform sind die Komponenten des FIFO-Puffers 10 alle in einer einzelnen Vorrichtung unter Verwendung der CMOS-Technologie integriert.

Claims (3)

1. FIFO-Puffer zum Empfang von Signalen, die ein Datenwort in Parallelformat in paralleler Betriebsweise und in Serienformat in serieller Betriebsweise darstellen, und zum Speichern des Datenwortes, mit folgenden kombinierten Merkmalen:

eine Mehrzahl von parallelen Eingangsleitungen (148, 150, 152) ist zum Empfang der Datenwortsignale im Parallelformat in paralleler Betriebsweise und zum Empfang einer Mehrzahl von Signalen vorgesehen, welche das laufende Bit des Datenworts in der seriellen Betriebsweise darstellen;

eine serielle Eingangsleitung (40) ist zum Empfang der Datensignale im seriellen Format in der seriellen Betriebsweise vorgesehen;

ein serielles Eingangsregister (12) ist mit der seriellen Eingangsleitung (40) verbunden und dient zum Empfang des Datenwortsignals im seriellen Format auf der seriellen Eingangsleitung, ferner zur Umwandlung des Formats des Datenworts in das parallele Format und zur Entwicklung von Signalen, welche das Datenwort in umgewandeltem Format darstellen;

eine parallele FIFO-Puffereinrichtung (16) dient zum Empfang der Datenwortsignale im Parallelformat auf den parallelen Eingangsleitungen in der parallelen Betriebsweise, ferner zum Empfang der Datenwortsignale im umgewandelten Format im seriellen Eingangsregister in der seriellen Betriebsweise und zum Speichern des Datenworts zu einem Zeitpunkt, der durch ein Schreibsteuersignal bestimmt wird;

eine Eingangskoppeleinrichtung (130, 132, 134, 136, 138, 140, 142, 144, 146) ist mit den parallelen Eingangsleitungen (148, 150, 152), ferner mit dem seriellen Eingangsregister (12) und mit der parallelen FIFO-Puffereinrichtung (16) verbunden und dient zur Kopplung der Datenwortsignale an die parallele FIFO-Puffereinrichtung (16), und zwar der Datenwortsignale im parallelen Format auf den parallelen Eingangsleitungen in der parallelen Betriebsweise und der Datenwortsignale im umgewandelten Format im seriellen Eingangsregister in der seriellen Betriebsweise;

ein Eingangssteuerregister (14) ist mit den parallelen Eingangsleitungen, ferner mit dem seriellen Eingangsregister (12) und mit der parallelen FIFO-Puffereinrichtung (16) verbunden und dient zur Steuerung der Datenwortumwandlung seriell auf parallel, ferner zur Entwicklung der Bits darstellenden Signale auf den parallelen Eingangsleitungen und zur Entwicklung des Schreibsteuersignals der parallelen FIFO-Puffereinrichtung,

dadurch gekennzeichnet,

daß das Eingangssteuerregister (14) eine Schreibsteuerleitung (118) zur Verbindung mit einer bestimmten parallelen Eingangsleitung (148, 150, 152) umfaßt, um die Wortlänge einzustellen und den FIFO-Puffer (10) programmierbar zu machen,

daß das serielle Eingangsregister (12) eine Mehrzahl von Flip-Flops (30, 32, 34) umfaßt, die jeweils einen mit der seriellen Eingangsleitung (40) verbundenen Dateneingang und einen mit der Eingangskoppeleinrichtung (130, 132, 134, 136, 138, 140, 142, 144, 146) verbundenen Datenausgang (54, 56, 58) aufweisen,

daß jedes der Flip-Flops (30, 32, 34) des seriellen Eingangsregisters zusätzlich eine Eingangsvorbereitungseinrichtung aufweist,

daß das Eingangssteuerregister (14) eine Mehrzahl von Flip-Flops (100, 102, 104) aufweist, die jeweils eine Dateneingangs- und Datenausgangseinrichtung besitzen,

daß die Datenausgangseinrichtung jedes Flip-Flops (100, 102, 104) des Eingangssteuerregisters mit der Eingangskoppeleinrichtung (130, 132, 134, 136, 138, 140, 142, 144, 146) verbunden ist und mit der Eingangsvorbereitungseinrichtung eines entsprechenden Flip-Flops (30, 32, 34) des seriellen Eingangsregisters gekoppelt ist und

daß die Datenausgangseinrichtung jedes Flip-Flops (100, 102) des Eingangssteuerregisters, außer einem (104), mit dem Dateneingang des nächsten Flip-Flops des Eingangssteuerregisters gekoppelt ist.

2. FIFO-Puffer nach Anspruch 1,

dadurch gekennzeichnet,

daß die parallele FIFO-Puffereinrichtung (16) zusätzlich Datenwortsignale in Parallelformat zu einem Zeitpunkt entwickelt, der durch ein Lesesteuersignal (bei 214) bestimmt wird, und

daß der programmierbare FIFO-Puffer (10) folgende zusätzliche Merkmale aufweist:

eine serielle Ausgangsleitung (262);

ein serielles Ausgangsregister (202), das mit der seriellen Ausgangsleitung (262) und mit der parallelen FIFO-Puffereinrichtung (16) verbunden ist, und zum Empfang der Datenwortsignale im parallelen Format in der parallelen FIFO-Puffereinrichtung, ferner zur Umwandlung des Formats des Datenworts in das serielle Format und zur Entwicklung eines Signals auf der seriellen Ausgangsleitung (262) dient, welches das Datenwort im umgewandelten Format darstellt;

eine Mehrzahl von parallelen Ausgangsleitungen (386, 388, 390);

ein Ausgangssteuerregister (204) ist mit der parallelen FIFO- Puffereinrichtung (16) und mit dem seriellen Ausgangsregister (202) verbunden und umfaßt eine Lesesteuerleitung (210, 214) zur Verbindung mit einer vorbestimmten parallelen Ausgangsleitung (386, 388, 390), um eine Einstellung hinsichtlich der Wortlänge vorzunehmen, das Ausgangssteuerregister (204) dient ferner zur Steuerung der Datenwortumwandlung parallel in seriell, zur Entwicklung einer Mehrzahl von Signalen, welche das laufende Bit des Datenworts in der seriellen Betriebsweise darstellen, und zur Entwicklung der Lesesteuersignale der parallelen FIFO-Puffereinrichtung;

eine Ausgangskoppeleinrichtung (380, 382, 384) ist mit der parallelen FIFO-Puffereinrichtung (16), mit den parallelen Ausgangsleitungen (386, 388, 390) und mit dem Ausgangssteuerregister (204) verbunden und dient zur Kopplung von Signalen mit den parallelen Ausgangsleitungen (386, 388, 390), und zwar der Datenwortsignale im parallelen Format der parallelen FIFO-Puffereinrichtung in der parallelen Betriebsweise und der Signale zur Darstellung des im Ausgangssteuerregister entwickelten Bits in der seriellen Betriebsweise.

3. FIFO-Puffer zur Speicherung eines Datenworts und zur Entwicklung von Signalen, welche das Datenwort im parallelen Format in einer parallelen Betriebsweise und im seriellen Format in einer seriellen Betriebsweise darstellen, mit folgenden kombinierten Merkmalen:

eine parallele FIFO-Puffereinrichtung (16) dient zur Speicherung des Datenworts und zur Entwicklung von Datenwortsignalen im parallelen Format zu einem Zeitpunkt, der durch ein Lesesteuersignal (bei 214) bestimmt wird;

eine serielle Ausgangsleitung (262);

ein serielles Ausgangsregister (202) ist mit der seriellen Ausgangsleitung (262) und mit der parallelen FIFO-Puffereinrichtung (16) verbunden und dient zum Empfang der Datenwortsignale im parallelen Format der FIFO-Puffereinrichtung, ferner zur Umwandlung des Formats des Datenworts in das serielle Format, und zur Entwicklung auf der seriellen Ausgangsleitung (262) eines Signals, welches das Datenwort im umgewandelten Format darstellt;

eine Mehrzahl von parallelen Ausgangsleitungen (386, 388, 390);

ein Ausgangssteuerregister (204) ist mit der parallelen FIFO- Puffereinrichtung (16) und mit dem seriellen Ausgangsregister (202) verbunden und dient zur Steuerung der Datenwortumwandlung parallel in seriell, zur Entwicklung einer Mehrzahl von Signalen, welche das laufende Bit des Datenworts in der seriellen Betriebsweise charakterisieren, und zur Entwicklung der Lesesteuersignale der parallelen FIFO-Puffereinrichtung;

die Ausgangskoppeleinrichtung (380, 382, 384) ist mit der parallelen FIFO-PuffereinrichtunG (16), den parallelen Ausgangsleitungen (386, 388, 390) und mit dem Ausgangssteuerregister (204) verbunden und dient zur Kopplung von Signalen mit den parallelen Ausgangsleitungen (386, 388, 390), und zwar der Datenwortsignale im parallelen Format der parallelen FIFO-Puffereinrichtung in der parallelen Betriebsweise und der Signale zur Charakterisierung des in dem Ausgangssteuerregister entwickelten Bits in der seriellen Betriebsweise,

dadurch gekennzeichnet,

daß das Ausgangssteuerregister (204) eine Lesesteuerleitung (210, 214) zur Verbindung mit einer vorbestimmten parallelen Ausgangsleitung (386, 388, 390) aufweist,

daß das serielle Ausgangsregister (202) eine Mehrzahl von Multiplexern (240, 242, 244) aufweist, die jeweils zwei Dateneingänge und einen Datenausgang aufweisen,

daß einer der Dateneingänge jedes Multiplexers (240, 242, 244) des seriellen Ausgangsregisters mit der parallelen FIFO-Puffereinrichtung (16) und einer Mehrzahl von Flip-Flops (246, 248, 250) verbunden ist, die jeweils einen Dateneingang und einen Datenausgang aufweisen,

daß der Datenausgang jedes Flip-Flops (246, 248, 250) der seriellen Ausgangsregister mit dem jeweils anderen Dateneingang eines entsprechenden Multiplexers (240, 242, 244) des seriellen Ausgangsregisters verbunden ist, dessen Datenausgang mit dem Dateneingang des nächsten einen Flip-Flops des seriellen Datenregisters verbunden ist, außer dem Datenausgang des einen (246) Flip-Flop des seriellen Ausgangsregisters, welches an die serielle Ausgangsleitung (262) angekoppelt ist,

daß das Ausgangssteuerregister (204) eine Mehrzahl von Flip-Flops (312, 314, 316, 318) umfaßt, die jeweils eine Dateneingangs- und Datenausgangseinrichtung aufweisen,

daß die Datenausgangseinrichtung jedes Flip-Flops (312, 314, 316, 318) des Ausgangssteuerregisters mit der Ausgangskoppeleinrichtung (380, 382, 384) verbunden ist,

daß die Datenausgangseinrichtung jedes Flip-Flops des Ausgangssteuerregisters außer einem (318) mit dem Dateneingang des nächsten Flip-Flops des Ausgangssteuerregisters verbunden ist,

daß das Ausgangssteuerregister (204) eine Mehrzahl von Multiplexern (302, 304, 306, 308) umfaßt, die jeweils zwei Dateneingänge, einen Steuereingang und einen Datenausgang aufweisen,

daß der Datenausgang jedes Multiplexers (302, 304, 306, 308) des Ausgangssteuerregisters an dem Dateneingang eines korrespondierenden Flip-Flops (312, 314, 316, 318) des Ausgangssteuerregisters angeschlossen ist,

daß einer der Dateneingänge jedes Multiplexers des Steuerregisters außer einem (302) mit dem Datenausgang des vorhergehenden Flip-Flops (312, 314, 316, 318) des Steuerregisters verbunden ist,

daß der andere Dateneingang jedes Multiplexers des Steuerregisters außer dem einen (302) an einen vorbestimmten logischen Pegel gekoppelt wird und

daß der Steuereingang jedes Multiplexers (302, 304, 306, 308) des Steuerregisters mit einer Lesesteuerleitung (210, 214) gekoppelt ist.