DE69018587T2

DE69018587T2 - Steuerschaltung.

Info

Publication number: DE69018587T2
Application number: DE69018587T
Authority: DE
Inventors: Teruyuki Fujii; Yasuhiro Shin
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1989-12-15
Filing date: 1990-12-14
Publication date: 1996-01-25
Anticipated expiration: 2010-12-15
Also published as: DE69018587D1; EP0432798B1; EP0432798A2; EP0432798A3; US5164970A

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Treiberschaltung für eine Einrichtung wie ein Flüssigkristalldisplay (LCD), und insbesondere eine Treiberschaltung, die für sehr schnelle kaskadierte Operationen geeignet ist.
Treiberschaltungen für große LCDS müssen parallele Ausgangssignale auf zahlreichen Signalleitungen liefern wie z.B. 640 Signalleitungen oder mehr. Dies überschreitet bei weitem die Zahl der Ausgangsanschlußstifte sogar einer großen integrierten Schaltung (IC), so daß es üblich ist, mehrere Treiber-ICs in Kaskade miteinander zu verbinden. Es können z.B. acht ICs mit jeweils 80 Ausgangsanschlußstiften oder vier ICS des Typs automatische Streifenbondierung (TAB) mit jeweils 160 Ausgangsanschlußstiften kaskadiert werden, um 640 Signalleitungen zu betreiben.
In einer solchen kaskadierten Konfiguration werden die Eingangsdaten in serieller Form an alle Treiber-ICs gemeinsam geliefert. Jede integrierte Schaltung empfängt auch ein Freigabesignal von der in der Kaskade vorgeschalteten integrierten Schaltung. Die ICs speichern die seriellen Eingangsdaten der Reihe nach zwischen: Die integrierte Schaltung der ersten Stufe speichert die ersten N Bits zwischen, die integrierte Schaltung der zweiten Stufe speichert die nächsten N Bits zwischen, usw. Sobald jedes IC seine eigenen N Bits der Daten zwischengespeichert hat, muß es sofort sein Freigabesignal aktivieren, so daß das IC der nächsten Stufe mit dem Zwischenspeichern der nächsten N Bits beginnen kann.
Zum Aktivieren des Freigabesignals muß eine integrierte Schaltung das Freigabesignal intern erzeugen und es auf eine externe Signalleitung ausgeben. Das Freigabesignal muß dann empfangen, verstärkt und in einem Zwischenspeicher in der nächsten IC-Stufe gespeichert werden. Diese Vorgänge benötigen eine gewisse Zeit aufgrund der internen Gate- und Verstärker-Laufzeit, der Ausbreitungsverzögerung in der externen Signalleitung, und weil Erfordernisse der Zwischenspeicher-Einstellung erfüllt werden müssen.
Ein Problem besteht darin, daß die Vorgänge innerhalb eines Taktzyklusses abgeschlossen sein müssen: z.B. der Taktzyklus, während dem das IC der ersten Stufe das Nte Bit zwischenspeichert.
Daher muß die folgende Bedingung erfüllt sein:
Taktzykluszeit ≥ Freigabe-Verzögerungszeit + Freigabe-Einstellungszeit
Werden die ICs in CMOS-Technologie mit Entwurfsregeln für 4 u hergestellt, liegt die Freigabe-Verzögerungszeit im wesentlichen bei 170 ns, wohingegen die Einstellungszeit im wesentlichen bei 40 ns liegt, so daß der Taktzyklus im wesentlichen nicht kürzer als 210 ns und die Taktfrequenz im wesentlichen nicht höher als 4,76 MHz sein kann.
Diese Geschwindigkeit ist unbefriedigend: In vielen Anwendungen wäre es wünschenswert, 64.000 Bit Daten 80 Mal pro Sekunde zu übertragen, was eine Taktfrequenz von 5,12 MHz voraussetzt; zukünftige hochauflösende LCDs werden noch schnellere Taktfrequenzen benötigen. Die Verzögerung und Einstellungserfordernisse des Freigabesignals in einer Kaskadenkonfiguration sind die Haupthindernisse, die dem Erreichen solcher Frequenzen im Wege stehen.
Als Beispiel für den Stand der Technik siehe EP-A-0 244 978.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist folglich eine Aufgabe der vorliegenden, in den Ansprüchen 1 und 4 definierten Erfindung, Stufen einer Treiberschaltung kaskadieren zu können, ohne daß dabei die Taktfrequenz durch das Freigabesignal, das von einer Stufe zur nächsten gesendet wird, begrenzt wird.
In einer kaskadierten Treiberschaltung mit zwei oder mehr Stufen, die gemeinsam mit einer seriellen Daten-Signalleitung und einer Taktimpuls-Signalleitung verbunden sind, umfaßt jede Stufe:
eine Zählerschaltung zur Frequenzteilung der Taktimpulssignale;
eine Freigabe-Latchschaltung zur Zwischenspeicherung eines Freigabesignals, das von der vorgeschalteten Stufe empfangen wurde, in Reaktion auf das frequenzgeteilte Taktimpulssignal;
eine Daten-Zwischenspeichereinrichtung zum Zwischenspeichern serieller Daten in Reaktion auf ein Taktimpulssignal, die damit beginnt, wenn die Freigabe- Latchschaltung das Freigabesignal zwischenspeichert, und damit endet, wenn die Daten-Zwischenspeichereinrichtung eine erste Anzahl von Bits der seriellen Daten zwischengespeichert hat; und eine Freigabe-Ausgangsschaltung zum Senden eines Freigabesignals an die nächste Stufe, wenn die Daten-Zwischenspeichereinrichtung eine zweite Anzahl an Bits der seriellen Daten zwischengespeichert hat, wobei die zweite Anzahl an Bits mindestens um zwei niedriger als die erste Anzahl an Bits ist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein schematisches Diagramm, das zwei neuartige, in einer Kaskadenkonfiguration verbundene Treiberschaltungs-Stufen darstellt.
Fig. 2A, 2B und 2C sind Zeitablaufsdiagramme, die die Arbeitsweise der Treiberschaltung aus Fig. 1 darstellen.
Fig. 3 ist ein schematisches Diagramm, das Teile einer weiteren neuartigen Treiberschaltung darstellt.
Fig. 4 ist ein Zeitablaufsdiagramm, das die Arbeitsweise der Treiberschaltung aus Fig. 3 darstellt.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Eine Treiberschaltung gemäß der vorliegenden Erfindung wird unter Bezugnahme auf Fig. 1 und 2 beschrieben, danach wird eine Variation beschrieben unter Bezugnahme auf Fig. 3 und 4. Diese Zeichnungen sind zur Veranschaulichung vorgesehen und schränken den Schutzumfang der Erfindung nicht ein, der nur durch die nachfolgenden Ansprüche bestimmt sein soll.
Fig. 1 zeigt zwei identische Treiberschaltungs-ICs, eine erste IC-Stufe 37 und eine zweite IC-Stufe 74, die gemeinsam mit einer seriellen Daten(Ds)-Signalleitung, einer Taktimpuls(CP)-Signalleitung und einer Latchimpuls(LP)-Signalleitung verbunden sind. Auf diesen Signalleitungen werden serielle Daten, Taktimpulssignale und Latchimpulssignale von einer Daten erzeugenden Schaltung wie z.B. einem in der Zeichnung nicht gezeigten Mikroprozessor geliefert.
Jedes Treiberschaltungs-IC weist einen ersten Anschluß T&sub1; für die Eingabe der seriellen Daten Ds, einen zweiten Anschluß T&sub2; für die Eingabe des Taktimpulssignals CP, einen dritten Anschluß T&sub3; für die Eingabe des Latchimpulssignals LP, einen vierten Anschluß T&sub4; für die Eingabe eines Freigabe-Eingangssignals und einen fünften Anschluß T&sub5; für die Ausgange eines Freigabe-Ausgangssignals auf. Der fünfte Anschluß T&sub5; der ersten IC-Stufe 37 ist mit dem vierten Anschluß T&sub4; der zweiten IC-Stufe 74 verbunden, so daß das Freigabe-Ausgangssignal der ersten IC-Stufe 37 das Freigabe-Eingangssignal der zweiten IC-Stufe 74 wird. Ähnlich ist der fünfte Anschluß T&sub5; der zweiten IC-Stufe 74 mit dem vierten Anschluß T&sub4; einer Treiberschaltung 80 der dritten Stufe verbunden. Der vierte Anschluß T&sub4; der ersten IC-Stufe 37 ist geerdet.
Der erste bis vierte Anschluß T&sub1; bis T&sub4; sind mit den entsprechenden Verstärkern A&sub1; bis A&sub4; verbunden, die die Eingangssignale verstärken. Der Verstärker A&sub4; ist ein invertierender Verstärker, der das Freigabe-Eingangssignal invertiert. Die Freigabe-Ein- und Ausgangssignale sind dementsprechend bei niedrigem Niveau aktiviert, d.h., ihr Niveau ist niedrig, wenn sie angelegt sind, und ihr Niveau ist hoch wenn sie nicht angelegt sind. Außer in Fällen, in denen eine Unterscheidung zwischen den beiden Signalen wichtig ist, wird auf das Freigabe-Eingangssignal und das Freigabe-Ausgangssignal einfach mit ENABLE-Signal Bezug genommen. Dieses ENABLE-Signal ist ein Beispiel des in der Zusammenfassung der Erfindung und den nachfolgenden Ansprüchen erwähnten Freigabesignals.
Ein weiteres Eingehen auf die Verstärker A&sub1; bis A&sub4; wird im allgemeinen unterlassen.
Jedes Treiberschaltungs-IC weist des weiteren eine Daten-Latchschaltung 1, eine Diskriminatorschaltung 2 für die erste Stufe/nächste Stufe, eine Takt- Steuerschaltung 3, eine Freigabe-Latchschaltung 4, ein Schieberegister 5, eine Freigabe-Ausgangsschaltung 6, eine Treiberschaltung 7 mit Latch und eine Zählerschaltung 8 auf. Die Daten-Latchschaltung 1, die Takt-Steuerschaltung 3 und das Schieberegister 5 bilden eine Daten-Zwischenspeichereinrichtung, wie sie in der Zusammenfassung der Erfindung beschrieben ist.
Die Struktur und Arbeitsweise der internen Blöcke in den ICs werden im einzelnen weiter unten beschrieben, danach schließt sich die Beschreibung der Gesamtbetriebsweise der Treiberschaltung an. Zunächst wird jedoch über die Bertriebsweise eines D-Flipflops wie die Flipflops 9 bis 12,15,17 bis 21, 75 und 76 in Fig. 1 ein kurzer Überblick gegeben.
Ein D-Flipflop hat die folgenden Eingangsanschlüsse: D (Daten), S (Setzen), R (Rücksetzen) und Takt; und die Ausgangsanschlüsse Q und Q. Ein Eingangssignal mit hohem Niveau am Anschluß S setzt das Flipflop, so daß das Ausgangssignal Q ein hohes und das Ausgangssignal Q ein niedriges Niveau annimmt. Ein Eingangssignal mit hohem Niveau am Anschluß R setzt das Flipflop zurück, so daß das Ausgangssignal Q ein niedriges und das Ausgangssignal Q ein hohes Niveau annimmt.
Ein hoch-niedrig-Übergang am Eingangsanschluß des Taktsignals verursacht, daß das Flipflop das logische Niveau-Eingangssignal an seinem Anschluß D speichert, dieses logische Niveau an seinem Anschluß Q ausgibt und das invertierte logische Niveau an seinem Anschluß Qausgibt. Das Flipflop speichert das Eingangssignal D in Reaktion auf das Eingangssignal am Takt-Anschluß zwischen, d.h., es wird durch das Eingangssignal am Takt-Anschluß getaktet.
In den Zeichnungen wird der Taktsignal-Eingangsanschluß mit einem Dreieckssymbol (> ) und die anderen Anschlüsse mit den Buchstaben D, S, R, Q und Q bezeichnet. Unverbundene Anschlüsse werden in den Zeichnungen nicht gezeigt.
Die Struktur und Betriebsweise der Zählerschaltung 8, die ein neues Merkmal dieser Erfindung darstellt, wird nun beschrieben.
Die Zählerschaltung 8 umfaßt ein T-Flipflop 75 und ein UND-Glied 76. Ein T- Flipflop ist ein D-Flipflop, bei dem der Ausgangsanschluß Q mit dem Eingangsanschluß D verbunden ist, wodurch die Ausgangsignale Q und Q bei jedem hochniedrig-Übergang am Taktsignal-Eingangsanschluß kippen. Der Taktsignal-Eingangsanschluß des T-Flipflops 75 ist mit dem zweiten Anschluß T&sub2; verbunden, so daß das T-Flipflop 75 durch das Taktimpulssignal CP getaktet ist.
Der Eingangsanschluß R des T-Flipflops 75 ist mit dem dritten Anschluß T&sub3; verbunden, so daß das T-Flipflop 75 durch das Latchimpulssignal LP zurückgesetzt wird. Das Ausgangssignal Q des T-Flipflops 75 ist mit einem Eingangsanschluß des UND-Glieds 76 verbunden.
Der andere Eingangsanschluß des UND-Glieds 76 ist mit dem zweiten Anschluß T&sub2; verbunden und empfängt das Taktimpulssignal CP. Das Ausgangssignal des UND-Glieds 76 wird an die Freigabe-Latchschaltung 4 geliefert.
Die Arbeitsweise der Zählerschaltung 8 wird als nächstes unter Bezugnahme auf Fig. 2A bis 2C beschrieben. Die Schwingungsverläufe des seriellen Datensignals Ds, des Taktimpulssignals CP und des Latchimpulssignals LP sind in Fig. 2A gezeigt. In Fig. 2B werden die von verschiedenen Flipflops und Iogischen Gliedern in der ersten IC-Stufe 37 ausgegebenen Schwingungsverläufe und in Fig. 2C die von denselben Flipflops und logischen Gliedern in der zweiten IC-Stufe 74 ausgegebenen Schwingungsverläufe gezeigt.
Unter Bezugnahme auf Fig. 2A ist die Vorderflanke des Latchimpulssignals LP zeitlich so festgelegt, daß sie mit der Rückflanke des Taktimpulssignals CP zusammenfällt. Der Latchimpuls LP wird nur einen halben Taktimpuls lang angelegt und fällt an der nächsten Vorderflanke des Taktimpulses CP ab. Die ersten seriel- Ien Daten Ds1 werden auf der Signalleitung Ds sofort nach dem Latchimpuls LP ausgegeben.
Wenn das Latchimpuissignal LP in Fig. 2A ein hohes Niveau annimmt, wird das T-Flipflop 75 in beiden Figuren 2B und 2C zurückgesetzt und das Ausgangssignal Q nimmt ein niedriges Niveau an, folglich nimmt das Ausgangssignal des UND-Glieds 76 ein niedriges Niveau an. Danach kippt der Q-Ausgang des T- Flipflops 75 an jeder Rückflanke des Taktimpulssignals CP zwischen einem hohen und einem niedrigen Zustand. Wird der Q-Ausgang des T-Flipflops 75 mit dem Taktimpuis CP durch ein UND-Funktion verknüpft, teilt das UND-Glied 76 die Taktsignale CP durch einen Faktor zwei in ihrer Frequenz: Das Ausgangssignal des UND-Glieds 76 nimmt nur während jedem zweiten hohen Impuls CP ein hohes Niveau an.
Das Ausgangssignal des UND-Glieds 76 wird weiter unten als frequenzgeteiltes Taktimpuissignal bezeichnet werden. Da das Flipflop 75 durch den Latchimpuls LP zurückgesetzt wird, fallen die frequenzgeteilten Taktimpulse mit den geradzah- ligen seriellen Ds2 DsN-2, DsN, ... zusammen.
Als nächstes wird die Struktur und Arbeitsweise der Freigabe-Latchschaltung 4 beschrieben.
Wiederum unter Bezugnahme auf Fig. 1 umfaßt die Freigabe-Latchschaltung 4 ein einziges D-Flipflop 12, dessen Eingangsanschluß D das Signal ENABLE vom vierten Anschluß T&sub4; empfängt. Der Eingangsanschluß R des Flipflops 12 empfängt das Latchimpulssignals LP vom dritten Anschluß T&sub3;. Der Taktimpuls-Eingangsanschluß des Flipflops 12 empfängt das frequenzgeteilte Taktimpulssignal vom UND-Glied 76.
Das Ausgangssignal Q des Flipflops 12 wird an die Takt-Steuerschaltung 3 geliefert und wird als zwischengespeichertes Freigabesignal bezeichnet. Da das ENABLE-Signal durch den invertierenden Verstärker A&sub4; invertiert wird, ist das zwischengespeicherte Freigabesignal bei hohem Niveau aktiv.
Unter Bezugnahme auf Fig. 2A, 2B und 2C wird das Flipflop 12 zurückgesetzt und sein Ausgangssignal Q nimmt ein niedriges Niveau an, wenn der Latchimpuls LP angelegt wird. Danach speichert das Flipflop 12 jedes Mal, wenn ein frequenzgeteilter Taktimpuls vom UND-Glied 76 empfangen wird, das vom vierten Anschluß T&sub4; über den invertierenden Verstärker A&sub4; empfangene, invertierte Freigabesignal zwischen. Da in Fig. 2B der vierte Anschluß T&sub4; der ersten IC-Stufe 37 geerdet ist nimmt das Ausgangssignal Q des Flipflops 12 beim ersten frequenzgeteilten Taktimpuls ein hohes Niveau an und bleibt danach auf dem hohen Niveau. In Fig. 2C nimmt das Ausgangssignal Q des Flipflops 12 beim ersten frequenzgeteilten Taktimpuls ein hohes Niveau an, nachdem die erste IC-Stufe 37 das ENABLE-Signal angelegt hat.
Als nächstes wird die Struktur und Arbeitsweise der Diskriminatorschaltung 2 für die erste Stufelnächste Stufe beschrieben. Die Funktion der Diskriminatorschaltung 2 liegt darin, ein Erkennungssignal der ersten Stufe zu erzeugen, das ange- legt wird (hohes Niveau), wenn die integrierte Schaltung die erste Stufe in der Kaskade ist, und anderenfalls nicht angelegt ist (niedriges Niveau).
Wiederum unter Bezugnahme auf Fig. 1 umfaßt die Diskriminatorschaltung 2 für die erste Stufe/nächste Stufe drei D-Flipflops 9,10 und 11. Der Takteingang des Flipflops 9 und der R-Eingang des Flipflops 10 empfangen das Latchimpulssignal LP vom dritten Anschluß T&sub3;. Der D-Eingang des Flipflops 9 ist mit der Stromquelle (VDD) verbunden und ist immer auf einem hohen Niveau. Das Ausgangssignal Q des Flipflops 9 wird an den D-Eingang des Flipflops 10 geliefert. Das Ausgangssignal Q des Flipflops 10 wird dem R-Eingang des Flipflops 9 und dem Takteingang des Flipflops 11 zugeführt. Der D-Eingang des Flipflops 11 ist über den invertierenden Verstärker A&sub4; mit dem vierten Anschluß T&sub4; verbunden und empfängt das invertierte Freigabe-Eingangssignal. Das Ausgangssignal Q des Flipflops 11 ist das oben genannte Erkennungssignal der ersten Stufe.
Unter Bezugnahme auf Fig. 2A und 2B nimmt das Ausgangssignal Q des Flipflops 9 ein hohes, und das Ausgangssignal Q des Flipflops 10 ein niedriges Niveau an (oder bleibt niedrig), wenn ein Latchimpuls LP am Takteingangsanschluß des Flipflops 9 und am Eingangsanschluß R des Flipflops 10 empfangen wird. An der nächsten Rückflanke des Taktimpulses CP speichert das Flipflop 10 das Ausgangssignal mit hohem Niveau des Flipflops 9 zwischen, und das Ausgangssignal Q des Flipflops 10 nimmt ein hohes Niveau an, wodurch das Flipflop 9 zurückgesetzt wird. An der nächsten nachfolgenden Rückflanke des Taktimpulses CP speichert das Flipflop 10 das Ausgangssignal mit niedrigem Niveau des Flipflops 9 zwischen, so daß das Ausgangssignal Q des Flipflops 10 ein niedriges Niveau annimmt. Dieser hoch-niedrig-Übergang des Ausgangssignals Q des Flipflops 10 verursacht, daß das Flipflop 11 das invertierte Freigabe-Eingangssignal zwischenspeichert.
Von diesem Punkt an bis zum nächsten Latchimpuls LP bleiben die Ausgangssignale Q der Flipflops 9 und 10 auf einem niedrigen Niveau, so daß kein weiteres Eingangssignal an den Taktimpulsanschluß des Flipflops 11 geliefert wird und so das Ausgangssignal Q des Flipflops 11 unverändert bleibt.
Da in Fig. 2B der vierte Anschluß T&sub4; der ersten IC-Stufe 37 geerdet ist, ist das invertierte Freigabe-Eingangssignal stets auf einem hohen Niveau. Das Erkennungssignal der ersten Stufe, das vom Flipflop 11 in der ersten IC-Stufe 37 ausgegeben wird, ist daher stets auf einem hohen Niveau, außer möglicherweise im Intervall vom Einschalten bis zu zwei Taktimpulsen CP nach dem ersten Latchimpuls LP.
Wie später erklärt wird, ist das Freigabe-Ausgangssignal am Eingang eines Latchimpulses LP stets nicht aktiviert (nimmt ein hohes Niveau an) und bleibt für einige Zeit danach auf einem hohen Niveau. Zum Beispiel sieht man, wie die von den Anschlüssen T&sub5; der ICs der ersten und zweiten Stufe 37 und 74 in den Figuren 2B und 2C ausgegeben ENABLE-Signale beide ein hohes Niveau annehmen wenn der Latchimpuls LP aktiviert wird.
Das invertierte Freigabe-Eingangssignal, das vom Flipflop 11 in der zweiten IC-Stufe 74 und in höherstufigen Treiberschaltungen zwischengespeichert wird, ist dementsprechend niedrig. Das vom Flipflop 11 in die zweite IC-Stufe 74 und höherstufige Treiberschaltungen ausgegebene Erkennungssignal der ersten Stufe ist dementsprechend stets auf einem niedrigen Niveau, wie es in Fig. 2C gezeigt ist, außer möglicherweise während des Intervalls zwischen dem Einschalten und zwei Taktimpulsen CP nach dem ersten Latchimpuls LP.
Als nächstes wird die Struktur und Arbeitsweise des Schieberegisters 5 beschrieben.
Unter erneuter Bezugnahme auf Fig. 1 umfaßt das Schieberegister 5 N+1 D- Flipflops, wobei N eine positive Zahl ist, typischerweise eine große Zahl wie 80 oder 160. In der Zeichnung sind nur sechs repräsentative Flipflops 15,17,18,19, 20 und 21 gezeigt.
Der D-Eingang des ersten Flipflops 15 ist geerdet. Der Ausgangsanschluß Q eines jeden Flipflops 15,17, ..., 20 ist mit dem D-Eingang des nächsten Flipflops 17,18, ..., 21 verbunden. Die Taktimpuls-Eingangsanschlüsse all der Flipflops 15, 17, ..., 21 sind über ein UND-Glied 14 mit drei Ausgängen in der Taktimpuls- Steuerschaltung 3 mit dem zweiten Anschluß T&sub2; verbunden. Die Flipflops 15,17, ..., 21 werden demgemäß durch die Taktimpulse CP, die vom UND-Glied 14 empfangen werden, getaktet.
Der S-Eingang des ersten Flipflops 15 und die R-Eingänge des zweiten bis (N+1)ten Flipflops 17, ..., 21 empfangen das Latchimpulssignal LP vom dritten Anschluß T&sub3;. Der Ausgangssignal Q des (N+1)ten Flipflops 21 wird an die Taktimpuls-Steuerschaltung 3 geliefert. Der Q-Ausgang des (N+1 )ten Flipflops 21 ist nicht weiterverbunden.
Die Aufgabe des Schieberegisters 5 liegt darin, ein Daten-Latchsignal von einem Flipflop zum nächsten zu schieben, wobei eine Sequenz von N Daten- Latchsignalen erzeugt wird. Diese N Daten-Latchsignale werden von den Ausgangsanschlüssen Q des ersten bis Nten Flipflops 15,17, ..., 20, wie als nächstes beschrieben wird, ausgegeben.
Unter Bezugnahme auf Fig. 2A, 2B und 2C nimmt das Ausgangssignal Q des ersten Flipflops 15 ein hohes Niveau an, wenn der Latchimpuls LP ein hohes Niveau annimmt, und wird zum ersten der N Daten-Latchsignale, während die Ausgangssignale Q des zweiten bis Nten Flipflops 17, ..., 20 alle ein niedriges Niveau annehmen. Das Ausgangssignal Q des (N+1)ten Flipflops 21 nimmt ein hohes Niveau an. Dieser Zustand hält bis zu dem Punkt an, an dem der erste, vom UND- Glied 14 in der Taktimpuls-Steuerschaltung 3 empfangene Taktimpuls CP ein niedriges Niveau annimmt.
Unter Bezugnahme auf die beiden Figuren 2B und 2C wird das Ausgangssignal Q mit hohem Niveau des ersten Flipflops 15 vom zweiten Flipflop 17 an dem Punkt zwischengespeichert, an dem der erste, vom UND-Glied 14 ausgegebene Taktimpuls CP ein niedriges Niveau annimmt, und verursacht, daß das Ausgangssignal Q des zweiten Flipflops 17 ein hohes Niveau annimmt und so zum zweiten der oben genannten N Daten-Latchsignale wird. Zur gleichen Zeit speichert das erste Flipflop 15 das niedrige (geerdete) Eingangssignal an seinem D-Anschluß zwischen, wodurch das Ausgangssignal Q ein niedriges Niveau annimmt und so das erste Daten-Latchsignal beendet.
An der Rückflanke des nächsten, vom UND-Glied 14 ausgegebenen Taktimpulses CP speichert das dritte Flipflop 18 das Ausgangssignal Q mit hohem Niveau des zweiten Flipflops 17 zwischen, und das zweite Flipflop 17 speichert das Ausgangssignal Q mit niedrigem Niveau des ersten Flipflops 15 zwischen. Folglich ist das Daten-Latchsignal vom zweiten Flipflop 17 zum dritten Flipflop 18 verschoben worden. Die Operation wird auf diese Weise fortgeführt, wobei das Daten- Latchsignal von einem Flipflop zum nächsten bei jedem Taktimpuls CP geschoben wird, bis N Daten-Latchsignale erzeugt worden sind.
An diesem Punkt wird das Daten-Latchsignal vom Nten Flipflop 20 zum (N+1 )ten Flipflop 21 geschoben. Es wird kein (N+1 )tes Daten-Latchsignal ausgegeben, das Ausgangssignal Q des (N+1)ten Flipflops 20 wird allerdings niedrig.
Wie in Fig. 2C dargestellt ist, kann zwischen dem Latchimpuls LP und dem ersten, vom UND-Glied 14 empfangenen Taktimpuls CP beträchtliche Zeit vergehen. Um zu verhindern, daß das erste Daten-Latchsignal für eine ungebührend lange Zeit auf einem hohen Niveau bieibt, ist das vom ersten Flipflop 15 ausgegebene Daten-Latchsignal durch ein UND-Glied 16 mit zwei Eingängen verbunden das in Fig. 1 dargestellt ist. Ein Eingangsanschluß des UND-Glieds 16 empfängt das Ausgangssignal Q des ersten Flipflops 15, während der andere Eingangsanschluß das vom UND-Glied 14 ausgegebene Taktimpulssignal CP empfängt. Das Ausgangssignal des UND-Glieds 16 ist nur dann auf einem hohen Niveau, wenn beide dieser Eingangssignale ein hohes Niveau aufweisen; das heißt nur während des Intervalls mit hohem Niveau des ersten, vom UND-Glied 14 empfangenen Taktimpulses CP, wie in Fig. 2B und 2C gezeigt.
Als nächstes wird die Struktur und Arbeitsweise der Taktsignal-Steuerschaltung 3 beschrieben.
Unter erneuter Bezugnahme auf Fig. 1 umfaßt die Taktimpuls-Steuerschaltung 3 ein ODER-Glied 13 mit zwei Eingängen und ein UND-Glied 14 mit drei Eingängen. Die Eingangsanschlüsse des ODER-Glieds 13 sind mit den Ausgangsanschlüssen Q der Flipflops 11 und 12 verbunden, so daß das ODER-Glied 13 ein Ausgangssignal erzeugt, das ein hohes Niveau aufweist, wenn das Erkennungssignal der ersten Stufe oder das zwischengespeicherte Freigabesignal angelegt wird (hohes Niveau), anderenfalls weist es ein niedriges Niveau auf. Das vom ODER-Glied 13 ausgegebene Signal wird an den zweiten Eingangsanschluß der UND-Glieds 14 mit drei Eingängen geliefert.
Der erste Eingangsanschluß des UND-Glieds 14 mit drei Eingängen empfängt das Ausgangssignal Q des (N+1)ten Flipflops 21 im Schieberegister 5. Der dritte Eingangsanschluß des UND-Glieds 14 mit drei Eingängen empfängt das Taktimpulssignal CP vom zweiten Anschluß T&sub2;. Das Ausgangssignal des UND- Glieds 14 mit drei Eingängen wird an die Taktimpuls-Eingangsanschlüsse der Flipflops 15,17, ..., 21 im Schieberegister 5 und an einen Eingangsanschluß des UND-Glieds 16, wie oben beschrieben, geliefert.
Wenn die Eingangssignale am ersten und zweiten Eingangsanschluß des UND-Glieds 14 mit drei Eingängen beide hoch sind, werden Taktimpulse CP vom zweiten Anschluß T&sub2; über das UND-Glied 14 mit drei Eingängen an das Schieberegister 5 geliefert. Wenn das Eingangssignal des ersten oder zweiten Eingangsanschlusses des UND-Glieds 14 mit drei Eingängen ein niedriges Niveau annimmt endet die Ausgabe von Taktimpulsen CP an das Schieberegister 5.
Als nächstes wird die Struktur und Arbeitsweise der Daten-Latchschaltung 1 beschrieben.
Die Daten-Latchschaltung 1 umfaßt N D-Flipflops 26, 27, ..., 30, die Eingangsanschlüsse L (Latch) statt der Taktimpuls-EingangsanschIüssen aufweisen. Die Flipflops 26, 27, ..., 30 speichern die Eingangssignale an ihren Anschlüssen D während dem Intervall, in dem ihr Eingangssignal L ein hohes Niveau aufweist, zwischen und behalten daraufhin den zwischengespeicherten Wert.
Die D-Eingänge der Flipflops 26, 27, ..., 30 empfangen das seriellen Datensignal Ds vom ersten Anschluß T&sub1;. Die L-Eingänge empfangen die vom UND-Glied 16 und den entsprechenden Flipflops 17, ... 20 im Schieberegister 5 erzeugten N Daten-Latchsignale. Beim Empfangen eines Daten-Latchsignals mit hohem Niveau speichert jedes der Flipflops 26, 27, ..., 30 die seriellen Daten, die gegenwärtig auf der Signalleitung Ds vorhanden sind, zwischen. Nachdem alle N Daten- Latchsignale empfangen worden sind, halten die Flipflops 26, 27, ..., 30 N sukzessive Bits der seriellen Daten Ds, deren Ausgangssignal parallel an die Treiberschaltung 7 mit Latch geliefert wird.
Statt der D-Flipflops 26, 27, ..., 30 können Daten-Latchschaltungen (D- Latchschaltungen) verwendet werden. In diesem Fall ist das UND-Glied 16 nicht nötig.
Als nächstens wird die Struktur und Arbeitsweise der Treiberschaltung 7 mit Latch beschrieben.
Die Treiberschaltung 7 mit Latch empfängt die Ausgangssignale der Flipflops 26, ..., 30 in der Daten-Latchschaltung 1 wie oben beschrieben; sie weist einen Eingangsanschluß L (Latch) auf, der mit dem dritten Anschluß T&sub3; verbunden ist. Wenn am dritten Anschluß T&sub3; ein Latchimpuls LP empfangen wird, speichert die Treiberschaltung 7 mit Latch die N Bits der von der Daten-Latchschaltung 1 auf einmal ausgegebenen, seriellen Daten zwischen und beginnt mit der parallelen Ausgabe von N entsprechenden Treibersignalen an N Ausgangsanschlüsse 32, 33, ..., 36 der integrierten Treiberschaltung.
Als nächstes wird die Struktur und Arbeitweise der Freigabe-Ausgangsschaltung 6 beschrieben.
Die Freigabe-Ausgangsschaltung 6 umfaßt ein Paar NOR-Glieder 22 und 23 und einen Inverter 24. Das NOR-Glied 22 empfängt das Latchimpulssignal LP vom dritten Anschluß T&sub3; sowie das Ausgangssignal des NOR-Glieds 23 und führt auf dieser Basis eine logische NOR-Operation durch. Das NOR-Glied 23 empfängt das Ausgangssignal des NOR-Glieds 22 und das vom (N-1)ten Flipflop 19 im Schieberegister 5 ausgegebene Daten-Latchsignal und führt auf dieser Basis eine logische NOR-Operation durch. Das Ausgangssignal des NOR-Glieds 22 wird vom Inverter 24 invertiert und am fünften Anschluß T&sub5; als ENABLE-Signal ausgegeben.
Die NOR-Glieder 22 und 23 bilden ein SR-Flipflop, das von dem vom (N-1 )ten Flipflop 19 ausgegebenen Daten-Latchsignal gesetzt und vom Latchimpulssignal LP zurückgesetzt wird. Die Theorie der Arbeitsweise des SR-Flipflops ist wohlbekannt, so daß hier keine gründliche Beschreibung gegeben wird. Es soll die Aussage genügen, daß ein Latchimpuls LP mit hohem Niveau, der den (N-1)ten Flipflop 19 zurücksetzt, ein Ausgangssignal mit niedrigem Niveau vom NOR-Glied 22, ein Ausgangssignal mit hohem Niveau vom NOR-Glied 23 und ein Ausgangssignal mit hohem Niveau vom Inverter 24 zur Folge hat. Wenn also der Latchimpuls LP angelegt wird, deaktiviert die Freigabe-Ausgangsschaltung 6 das ENABLE-Signal.
Das ENABLE-Signal bleibt sogar nach dem Fallen des Latchimpulses LP inaktiv, bis das Daten-Latchsignal im Schieberegister 5 in das (N-1)te Flipflop 19 geschoben wird und so den Niveauanstieg des Ausgangssignals Q des (N-1)ten Flipflops 19 verursacht. Danach nimmt das Ausgangssignal des NOR-Glieds 23 ein niedriges, das Ausgangssignal des NOR-Glieds 22 ein hohes und das Ausgangssignal des Inverters ein niedriges Niveau an, das ENABLE-Signal wird angelegt und auf die nächste Stufe übertragen.
Als nächstes wird die Gesamtarbeitsweise der kaskadierten Treiberschaltung beschrieben.
Nach dem ersten Einschalten beginnt die Daten erzeugende Schaltung damit, Taktimpulse CP an den zweiten Anschluß T&sub2; aller Treiberschaltungen zu senden. Die Taktsignale CP werden solange gesendet, bis der Strom abgeschaltet wird.
Zur Initialisierung der Diskriminatorschaltung 2 für die erste Stufe/nächste Stufe gibt die Daten erzeugende Schaltung kurz nach dem Einschalten und vor dem Senden jeglicher serieller Daten einen Latchimpuls LP aus. Wie bereits erläutert, verursacht dies, daß das Erkennungssignal der ersten Stufe (das Ausgangssignal Q des Flipflops 11) in der ersten IC-Stufe 37 ein hohes Niveau annimmt und in der zweiten IC-Stufe 74 und in höherstufigen ICs ein niedriges Niveau annimmt, wobei diese niedrigen und hohen Ausgangssignale danach unverändert bleiben.
Unter Bezugnahme auf Fig. 2A beginnt die Daten erzeugende Schaltung nun mit dem Senden serieller Daten. Zunächst sendet sie einen Latchimpuls LP, dann Bits von seriellen Daten Ds1, Ds2, ..., DsN-1, DsN, DsN+1 die z.B. einer Punktzeile auf einem LCD-Display entsprechen.
Unter Bezugnahme auf Fig. 2B und 2C deaktiviert der Latchimpuls LP alle ENABLE-Signale und setzt die Flipflops 12 zurück, so daß die zwischengespeicherten Freigabesignale ebenfalls deaktiviert werden.
Unter Bezugnahme auf Fig. 2C wird in der zweiten IC-Stufe 74 und höherstufigen ICs das vom Flipflop 11 ausgegebene Erkennungssignal der ersten Stufe ebenfalls deaktiviert, so daß beide Eingangssignale für das ODER-Glied 13 niedrig sind und ihre Ausgangssignale ein niedriges Niveau aufweisen. Da dieses niedrige Ausgangssignal das zweite Eingangssignal des UND-Glieds 14 mit drei Eingängen ist, werden zu diesem Zeitpunkt keine Taktimpulse CP vom UND-Glied 14 mit drei Eingängen ausgegeben.
Unter Bezugnahme auf Fig. 2B weist in der ersten IC-Stufe 37 das vom Flipflop 11 ausgegebene Erkennungssignal der ersten Stufe ein hohes Niveau auf, so daß das Ausgangssignal des ODER-Gliedes 13 ein hohes Niveau und das zweite Eingangssignal an das UND-Glied 14 mit drei Eingängen ein hohes Niveau aufweist. Das erste Eingangssignal an das UND-Glied 14 mit drei Eingängen weist ebenfalls ein hohes Niveau auf, weil der Latchimpuls LP das Flipflop 21 zurückgesetzt hat. Demgemäß beginnt das UND-Glied 14 mit drei Eingängen in der ersten IC-Stufe 37 mit dem Senden von Taktimpulsen CP an das Schieberegister 5, sobald der Latchimpuls LP angelegt ist.
Diese Taktimpulse verursachen, daß die Flipflops 15,17, ..., 20 im Schieberegister 5 eine Sequenz von N Daten-Latchsignalen erzeugen. Die Flipflops 26, 27 30 in der Daten-Latchschaltung 1 in der ersten IC-Stufe 37 speichern daher die ersten N Bits der seriellen Daten Ds1, Ds2, ..., DsN zwischen. (Die Zahl N ist die erstgenannte Zahl in der Zusammenfassung der Erfindung.)
Wenn N-2 Bits serielle Daten zwischengespeichert worden sind, wird das Daten-Latchsignal in das (N-1)te Flipflop 19 geschoben und verursacht, daß dessen Ausgangssignal Q ein hohes Niveau annimmt. Dies wiederum verursacht, daß die Freigabe-Ausgangsschaltung 6 in der ersten IC-Stufe 37 das ENABLE-Signal an legt. (Die Zahl N-2 ist die zweitgenannte Zahl in der Zusammenfassung der Erfindung.)
Zwei Taktimpulse CP später, wenn N Bits serielle Daten zwischengespeichert sind, wird das Daten-Latchsignal in das (N+1)te Flipflop 21 geschoben und verursacht, daß das Ausgangssignal Qein niedriges Niveau annimmt. Dies hält die Ausgangssignale des UND-Glieds 14 mit drei Eingängen auf einem niedrigen Niveau, so daß keine weiteren Taktimpulse CP das Schieberegister 5 erreichen.
Genau in dem Moment, in dem die Taktimpulse das Schieberegister 5 in der ersten IC-Stufe 37 nicht mehr erreichen, verursacht jedoch ein frequenzgeteilter Taktimpuls, der vom UND-Glied 76 in der zweiten IC-Stufe 74 ausgegeben wurde und in Fig. 2C mit einem Pfeil gekennzeichnet ist, daß das Flipflop 12 in der zweiten IC-Stufe 74 das von der ersten IC-Stufe 37 empfangene, invertierte ENABLE- Signal zwischengespeichert. Das Ausgangssignai des ODER-Glieds 13 in der zweiten IC-Stufe 74 wird demgemäß hoch, das Ausgangssignal Q des Flipflops 21 in der zweiten IC-Stufe 74 ist schon hoch, so daß das UND-Glied 14 mit drei Eingängen in der zweiten IC-Stufe 74 nun zuläßt, daß Taktimpulse CP an das Schieberegister 5 weitergeleitet werden.
Die nächsten N Bits serielle Daten DsN+1, DsN+2, ... werden nun in der zweiten IC-Stufe 74 auf dieselbe Weise wie die ersten N Bits in der ersten IC-Stufe 37 zwischengespeichert. Diese Operation wird in ähnlicher Weise in der ganzen Kaskade durchgeführt, bis eine ganze Zeile von seriellen Daten zwischengespeichert worden ist.
Wenn der nächste Latchimpuls LP empfangen wird, werden die Daten, die in den Daten-Latchschaltungen 1 in den Treiberschaltungs-ICs gehalten werden, alle auf einmal in die Treiberschaltungen 7 mit Latch bewegt, die mit der Ausgabe der entsprechenden Treibersignale beginnen.
Auf diese Weise werden die Daten-Latchschaltungen 1 geleert, so daß die nächste Zeile serieller Daten empfangen werden kann.
Da es ein Intervall von zwei Taktimpulsen CP (ein frequenzgeteilter Taktimpuls) zwischen der Zeit, in der das Erzeugen des ENABLE-Signals in einer Stufe beginnt und dieses Signal in der nächsten Stufe zwischengespeichert wird, gibt, ist die Bedingung, wenn die Freigabeverzögerung und die Freigabe-Einstellungszeit im wesentlichen 170 ns bzw. 40 ns, wie im Hintergrund der Erfindung genannt, betragen, für ein erfolgreiches Arbeiten die folgende:
zwei Taktzyklen CP ≥ 210 ns
Das Arbeiten bei einer gewünschten Taktfrequenz von 5,12 MHz ist leicht möglich, da bei dieser Frequenz zwei Taktzyklen CP gleich im wesentlichen 391 ns sind. In der Tat sind theoretisch Taktfrequenzen, die in einer Größenordnung von im wesentlichen 9,52 MHz liegen, möglich.
Als nächstes wird eine zweite neuartige Treiberschaltung unter Bezugnahme auf Fig. 3 und 4 beschrieben. Diese Treiberschaltung ist ähnlich der in Fig. 1 mit Ausnahme der Struktur der Zählerschaltung 8 und der Verbindung zwischen dem Schieberegister 5 und der Freigabe-Ausgangsschaltung 6. In Fig. 3 werden nur die unterschiedlichen Teile gezeigt.
Unter Bezugnahme auf Fig. 3 umfaßt die Zählerschaltung 8 nun ein erstes T- Flipflop 77, ein zweites T-Flipflop 78 und ein UND-Glied 79 mit drei Eingängen. Das erste und zweite T-Flipflop 77 und 78 werden beide vom Latchimpulssignal LP zurückgesetzt. Das erste T-Flipflop 77 ist durch das Taktimpulssignal CP getaktet. Das zweite T-Flipflop 78 ist durch das Ausgangssignal Q des ersten T-Flipflops 77 getaktet.
Das UND-Glied 79 mit drei Eingängen empfängt das Ausgangssignal Q des ersten T-Flipflops 77 an seinem ersten Eingangsanschluß, das Ausgangssignal Q des zweiten T-Flipflops 78 an seinem zweiten Eingangsanschluß und das Taktimpulssignal CP an seinem dritten Eingangsanschluß. Unter Bezugnahme auf Fig. 4 teilt das erste T-Flipflop 77 die Frequenz des Taktimpulssignals durch zwei, danach teilt das zweite T-Flipflop 78 die Frequenz des Ausgangssignals Q des ersten T-Flipflops 77 erneut durch zwei. Durch das Verbinden des Taktimpulssignals CP mit den Ausgangssignalen Q des ersten und zweiten T-Flipflops 77 und 78 über eine UND-Funktion teilt das UND-Glied 79 mit drei Eingängen das Taktimpulssignal CP durch einen Faktor vier in der Frequenz.
Dies ermöglicht, daß die Freigabe-Verzögerungszeit und die Einstellungszeit gleich maximal vier Taktzyklen CP sind. Das optimale Intervall zwischen der Erzeugung und dem Zwischenspeichern eines ENABLE-Signals kann von der Taktfrequenz abhängen, daher sind Schalter angebracht, um das auszuwählende Intervall zu aktivieren.
Unter erneuter Bezugnahme auf Fig. 3 weist das Schieberegister 5 die Schalter S&sub1;, S&sub2; und S&sub3; zur Auswahl des Ausgangssignals Q aus dem (N-3)ten Flipflop, dem (N-2)ten Flipflop 18 oder dem (N-1)ten Flipflop 19 auf. [Das (N-3)te Flipflop ist in der Zeichnung nicht gezeigt.] Das ausgewählte Ausgangssignal Q wird an einen Eingangsanschluß des NOR-Glieds 23 in der Freigabe-Ausgangsschaltung 6 geliefert.
Das Ausgangs-Timing des ENABLE-Signals ist in Fig. 4 dargestellt. Wenn der Schalter S&sub1; geschlossen ist, wird das ENABLE-Signai angelegt, sobald N-2 Bits serielle Daten zwischengespeichert sind. Wenn der Schalter S&sub2; geschlossen ist, wird das ENABLE-Signal angelegt, sobald N-3 Bits zwischengespeichert sind. Wenn der Schalter S&sub3; geschossen ist, wird das ENABLE-Signal angelegt, sobald N-4 Bits zwischengespeichert sind.
Werden 4-u CMOS-Schaltungen verwendet, kann das Schieberegister 5 mit Taktfrequenzen arbeiten, die in der Größenordnung von im wesentlichen 12 MHz liegen. Die neuartige Treiberschaltung, die in Fig. 3 dargestellt ist, ermöglicht, daß derartige Taktfrequenzen tatsächlich eingesetzt werden, so daß das volle Potential der Treiberschaltung realisiert werden kann.
Die Zählerschaltung 8 muß nicht genau wie in Fig. 1 und 3 strukturiert sein und braucht das Taktsignal CP nicht durch einen Faktor zwei oder vier in der Frequenz teilen. Die Zählerschaltung 8 kann die Frequenz der Taktimpulse durch jeden Faktor D, der gleich oder größer zwei ist, teilen. Das NOR-Glied 23 in der Freigabe-Ausgangsschaltung 6 sollte mit einem (N-E)ten FIipflop im Schieberegister 5 verbunden sein, wobei gilt, daß 0 < E < D ist. Fig. 1 zeigt den Fall, in dem D = 2 und E = 1 ist. Fig. 3 zeigt den Fall, in dem D = 4 und E Schalter-selektierbar im Bereich von 0 < E < 4 ist.
Obwohl Fig. 1 eine einzige serielle Daten-Signalleitung zeigt, können die tatsächlich verwendeten Schaitungen eine Vielzahl von seriellen Daten-Signalleitungen haben, so daß viele Datenbits gleichzeitig empfangen und zwischengespeichert werden können. Jede serielle Daten-Signalieitung ist mit einer separaten Daten-Latchsschaltung verbunden, die N Bits von Daten zwischenspeichern kann. Die Daten-Latchschaltungen sind alle parallel mit dem Schieberegister 5 verbunden.
Das UND-Glied 16 ist nicht notwendig, wenn flankengesteuerte Flipflops in der Daten-Latchschaltung 1 verwendet werden. Die gesamte Daten-Latcheinrichtung, die die Daten-Latchschaltung 1, die Taktsignal-Steuerschaltung 3 und das Schieberegister 5 umfaßt, kann des weiteren jegliche Schaltungskonfigurationen aufweisen, die N Bits serielle Daten zwischenspeichern können, und damit beginnen, wenn das Freigabe-Eingangssignal zwischengespeichert wird, und die ein Ausgangssignal an die Freigabe-Ausgangsschaltung senden können, wenn N-E-1 Bits zwischengespeichert worden sind, wobei E eine positive ganze Zahl ist und N-E-1 die in der Zusammenfassung der Erfindung zweitgenannte Zahl ist.
Außerdem können die Freigabesignale bei hohem anstatt bei niedrigem Niveau aktiv sein, und es können weitere Modifikationen, die zu zahlreich sind, als daß sie hier aufgeführt werden können, vorgenommen werden, die für den Fachmann offensichtlich sein werden, ohne daß dadurch vom Ziel der Erfindung, wie es in den nachfolgenden Ansprüchen definiert ist, abgewichen wird.
Anwendungen dieser Erfindung werden nicht auf das Betreiben von Flüssigkristalldisplays beschränkt. Die vorliegende Erfindung ist nütziich in jeder Situation, in der eine große Anzahl von Leitungen parallel durch das Zwischenspeichern serieller Daten betrieben werden müssen.

Claims

1. Kaskadierte Treiberschaltung mit zwei oder mehr Stufen, die gemeinsam mit einer seriellen Daten-Signalleitung und einer Taktimpuls-Signalleitung verbunden sind, wobei jede Stufe folgendes umfaßt:

eine Zählerschaltung (8) zur Frequenzteilung der von der Taktimpuls-Signalleitung empfangenen Taktimpulse, so daß dadurch frequenzgeteilte Taktimpulse entstehen;

eine Freigabe-Latchschaltung (4), die mit der Zählerschaltung verbunden ist zur Zwischenspeicherung eines von einer vorgeschalteten Stufe empfangenen Freigabesignals in Reaktion auf die frequenzgeteilten Taktimpulse;

Daten-Zwischenspeichereinrichtung (1, 3, 5) zum Zwischenspeichern von seriellen, von der seriellen Daten leitung empfangenen Daten in Reaktion auf das Freigabesignal; und

eine Freigabe-Ausgangsschaltung (6), die mit der Daten-Zwischenspeichereinrichtung (1, 3, 5) verbunden ist, zum Senden eines Freigabesignals an eine nächste Stufe in Reaktion auf einen Zwischenspeicherzustand der seriellen Daten in der Daten-Zwischenspeichereinrichtung (1, 3, 5).

2. Schaltung nach Anspruch 1, wobei

die Daten-Zwischenspeichereinrichtung (1, 3, 5) die seriellen Daten in Reaktion auf die von der Taktimpuls-Signalleitung empfangenen Taktimpulse zwischenspeichert und damit beginnt, wenn die Freigabe-Latchschaltung (4) das Freigabesignal zwischenspeichert, und damit endet, wenn die Daten-Zwischenspeichereinrichtung (1, 3, 5) eine erste Anzahl von Bits der seriellen Daten zwischengespeichert hat; und die Freigabe-Ausgangsschaltung (6) das Freigabesignal an die nachgeschaltete Stufe sendet, wenn die Daten-Zwischenspeichereinrichtung (1, 3, 5) eine zweite Anzahl von Bits der seriellen Daten zwischengespeichert hat, wobei die zweite Anzahl mindestens um zwei niedriger als die erste Anzahl ist.

3. Schaltung nach Anspruch 1 oder 2, wobei die Zählerschaltung (8) die Taktimpulse in ihrer Frequenz durch einen Faktor teilt, der gleich oder größer als die erste Anzahl minus der zweiten Anzahl ist.

4. Kaskadierte Treiberschaltung mit zwei oder mehr Stufen (37, 74), die gemeinsam mit einer seriellen Daten-Signalleitung, einer Taktimpuls-Signalleitung und einer Latchimpuls-Signalleitung verbunden sind, wobei jede Stufe folgendes umfaßt:

einen ersten Anschluß (T1), der mit der seriellen Daten-Signalleitung verbunden ist, zur Eingabe von seriellen Daten (DS);

einen zweiten Anschluß (T2), der mit der Taktimpuls-Signalleitung verbunden ist, zur Eingabe eines Taktimpulssignals (CP);

einen dritten Anschluß (T3), der mit der Latchimpuls-Signalleitung verbunden ist, zur Eingabe eines Latchimpulssignals (LP);

einen vierten Anschluß (T4) zur Eingabe eines Freigabe-Eingangssignals von einer vorgeschalteten Stufe;

einen fünften Anschluß (T5) zur Ausgabe eines Freigabe-Ausgangssignals an eine nachgeschaltete Stufe;

eine Zählerschaltung (8), die mit dem zweiten Anschluß (T2) verbunden ist, zur Frequenzteilung des Taktimpulssignals durch einen Faktor D, wobei D eine ganze Zahl ist, die größer oder gleich zwei ist, so daß dadurch frequenzgeteilte Taktimpulse erzeugt werden;

eine Freigabe-Latchschaltung (4), die mit dem vierten Anschluß (T4) und der Zählerschaltung (8) verbunden ist, zum Zwischenspeichern des Freigabe-Eingangssignals in Reaktion auf die frequenzgeteilten Taktimpulse;

ein Schieberegister (5) mit N+1 in Reihe geschalteten Flipflops (15 bis 21), von einem ersten Flipflop bis zu einem (N+1)ten Flipflop, wobei N eine positive ganze Zahl ist, zum sequentiellen Verschieben eines Daten-Latchsignals vom ersten Flipflop zum (N+1)ten Flipflop gemäß dem Taktimpulssignal, wobei als Ausgangssignale der Flipflops vom ersten Flipflop zum Nten Flipflop des Schieberegisters eine Folge von N Daten-Latchsignalen erzeugt wird;

eine Daten-Latchschaltung (1) mit N Flipflops (26 bis 30), die mit dem ersten Anschluß (T1) und dem Schieberegister (5) verbunden sind, zur Zwischenspeicherung von N Bits der seriellen Daten bei N Daten-Latchsignalen;

eine Takt-Steuerschaltung (3), die mit dem zweiten Anschluß (T2), dem Schieberegister (5) und der Freigabe-Latchschaltung (4) verbunden ist, zur Weitergabe des Taktimpulssignals zum Schieberegister von einem Zeitpunkt an, wenn die Freigabe-Latchschaltung (4) das Freigabesignal zwischenspeichert, bis das Daten-Latchsignal vom Nten Flipflop in das (N+1)te Flipflop im Schieberegister (5) verschoben wird;

eine Freigabe-Ausgangsschaltung (6), die mit dem dritten Anschluß (T3) und dem Schieberegister (5) verbunden ist, um das Freigabe-Ausgangssignal an den fünften Anschluß (T5) zu liefern, das Freigabe-Ausgangssignal in Reaktion auf das Latchimpulssignal zu deaktivieren und das Freigabe-Ausgangssignal zu aktivieren, wenn das Daten-Latchsignal in ein (N-E)tes Flipflop im Schieberegister (5) verschoben wird, wobei E ein ganze Zahl wie etwa 0 < E < D ist; wobei der fünfte Anschluß (T5) mit dem Ausgang der Freigabe-Ausgangsschaltung (6) verbunden ist.

5. Schaltung nach Anspruch 4, wobei D = 2, E = 1 und N eine gerade ganze Zahl ist.

6. Schaltung nach Anspruch 5, wobei die Zählerschaltung (8) folgendes umfaßt:

ein T-Flipflop (75), das mit dem Taktimpulssignal (CP) getaktet ist; und

ein UND-Glied, um das Taktimpulssignal (CP) mit einem Ausgangssignal des T-Flipflops (75) über eine UND-Funktion zu verbinden und so die frequenzgeteilten Taktimpulse zu erzeugen.

7. Schaltung nach Anspruch 6, wobei das T-Flipflop (75) durch das Latch-Ilmpulssignal (LP) zurückgesetzt wird.

8. Schaltung nach Anspruch 4, wobei D > 2 ist und die Flipflops von einem (N-D+1)ten Flipflop bis zu einem (N-1)ten Flipflop im Schieberegister (5) Schalter zur Auswahl eines Flipflops daraus als (N-E)tes Flipflop haben.

9. Schaltung nach Anspruch 4, wobei D = 4 ist und die Zählerschaltung (8) folgendes umfaßt:

ein erstes T-Flipflop (77), das durch das Taktimpulssignal (CP) getaktet ist;

ein zweites T-Flipflop (78), das durch ein Ausgangssignal des ersten T- Flipflops (77) getaktet ist; und

ein UND-Glied, um das Taktimpulssignal (CP) mit den Ausgangssignalen des ersten T-Flipflops (77) und des zweiten T-Flipflops (78) über eine UND-Funktion zu verbinden und dadurch die frequenzgeteilten Taktimpulse zu erzeugen.

10. Schaltung nach Anspruch 9, wobei das erste T-Flipflop (78) und das zweite T-Flipflop (78) durch das Latchimpulssignal (LP) zurückgesetzt werden.