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Die Erfindung betrifft eine Steuerschaltung für Daten nach dem Oberbegriff des Hauptanspruches.
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In der Zeitschrift "Electronics" vom 18. April 1974 ist auf den Seiten 95 bis 100 ein Mikroprozessor in n-MOS-Technik beschrieben, bei dem für die Instruktionen zur Datensteuerung bis zu drei Speicherbits benutzt werden. Außerdem erfordert jede Instruktion bis zu fünf Arbeitszyklen für das Lesen und das Schreiben dieser Daten. Dies bedeutet, daß im Speicher zusätzlich eine Vielzahl von Adressenplätzen zum Lesen und zum Schreiben erforderlich ist. Diese Schaltung ist somit sehr aufwendig und erlaubt keine schnelle Übertragung des Dateninhaltes eines Speichers.
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Weiterhin ist es aus "Fall Joint Computer Conference" 1972, Seiten 719 und 731 sowie aus der DE-OS 22 24 389 bekannt, die Zahl der Übertragungsleitungen innerhalb eines Daten- bzw. Adressenbusses dadurch zu reduzieren, daß die Daten parallel-seriell übertragen werden.
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Diese bekannten Steuerschaltungen zeigen spezielle Anwendungsbeispiele zur Datenübertragung, die eine Vielzahl von Übertragungsleitungen benötigen. Da die Anzahl der Anschlüsse eines Prozessors, der auf einem Einzelchip angeordnet ist, nicht beliebig erweitert werden kann, bedeutet dies eine erhebliche Reduzierung der nicht für die Steuerdatenübertragung verbleibenden Leitungen.
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Der Erfindung liegt der Gedanke zugrunde, daß ein auf einer Einzelchip-Halbleitervorrichtung integrierter Prozessor in vielen Anwendungsbereichen eingesetzt werden kann, wenn von den vorhandenen Anschlüssen möglichst wenige für die Übertragung der Steuerdatenleitungen benutzt werden. Zwei bekannte Datenverarbeitungssysteme mit einem Prozessor sind in den Fig. 1A und 1B dargestellt. Bei der Ausführung nach Fig. 1A ist der Steuerspeicher in dem Prozessor enthalten. Ein Prozessor dieser Art hat natürlich nicht die Flexibilität eines Programmsteuersystems und ist somit wegen der relativ geringen Kapazität des Steuerspeichers und wegen seiner Unfähigkeit sich zu ändern, nur auf gewisse Anwendungsbereiche beschränkt.
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Bei der zweiten Ausführung nach Fig. 1B, die sich aus dem Prozessor 3 und aus einem Steuerspeicher 4, der außerhalb des Prozessors 3 angeordnet ist, zusammensetzt, sind der Prozessor 3 und der Steuerspeicher 4 über die Festwertspeicher-Adressenleitungen 5 und die Festwertspeicher-Datenleitungen 6 miteinander verbunden. Der Prozessor 3 und der Steuerspeicher 4 sind jeweils auf eigenen Einzelchip-Halbleitervorrichtungen angeordnet und in diese Halbleitervorrichtungen integriert. Bei diesem System ist es jedoch unvermeidbar, daß eine große Anzahl der zum Prozessor 3 gehörenden Anschlußklemmen für die Verbindung des Prozessors 3 mit den Festwertspeicher(ROM)-Datenleitungen 6 und den Festwertspeicher(ROM)-Adressenleitungen 5 verwendet werden muß. Bei Verwendung von elf Adressenleitungen 5 (diese Anzahl hängt vom Speicherraum ab) und bei Verwendung von sechzehn Datenleitungen 6 (diese hängt von der im Speicher abgelesenen oder abgerufenen Datenlänge im Steuerspeicher ab) wären insgesamt 27 Eingangsklemmen erforderlich, wobei ein Prozessor dieser Art in seiner Ausführung als Einzelchip- Halbleitervorrichtung nur 42 Eingangsklemmen besitzt. Dadurch aber wird die Anzahl der Eingangsklemmen, die nicht für die Festspeicher-Adressenleitungen und die Festspeicher- Datenleitungen benutzt werden, erheblich verringert, so daß dies zur funktionellen Schwächung oder Verschlechterung des Datenverarbeitungssystems führt. Nun kann man der Meinung sein, daß die Anzahl der Eingangsklemmen erhöht werden sollte, um derartige Funktionsabschwächung vermeiden zu können. Das aber hat zur Folge, daß ein Chip großer Abmessungen für den Prozessor 3 vorgesehen werden muß, was aber weder für die geforderte Normabmessung, noch für die vom Prozessor durchzuführenden Funktionen von Vorteil ist.
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Der Erfindung liegt die Aufgabe zugrunde, bei der eingangs erwähnten Steuerschaltung für Daten die Anzahl der Übertragungsleitungen zwischen Steuerspeicher und Prozessor möglichst klein zu halten und trotzdem eine schnelle Übertragung der gespeicherten Steuerdaten zu erreichen. Dies wird durch die im Kennzeichen des Patentanspruches 1 aufgeführten Merkmale erreicht.
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Wesentlich dabei ist, daß zur Übertragung der Daten die Zeitdifferenz zwischen der Zeit, die für die Schreib-Lese- Zyklen notwendig ist und der meist kürzeren Zugriffszeit zum Auslesen eines jeden Datenwortes ausgenutzt wird. Die Kombination dieser Methode einer Zeittaktübertragung mit der parallel-seriellen Umwandlung ergibt eine besonders schnelle und sichere Übertragung des gesamten Datenwortes innerhalb eines einzelnen Speicherzyklus.
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Die Erfindung wird nachstehend nun anhand des in der Zeichnung dargestellten Ausführungsbeispieles näher erläutert. Die Zeichnung zeigt in
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Fig. 1A und 1B die Blockschaltpläne von bisher bekannten Datenverarbeitungssystemen, in
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Fig. 2 das Blockdiagramm eines Datenverarbeitungssystemes dieser Erfindung, und in
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Fig. 3 einen Signal-Zeit-Plan für das in Fig. 2 dargestellte Datenverarbeitungssystem.
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Noch vor der Beschreibung der Details soll das Prinzip dieser Erfindung erläutert und erklärt werden.
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Ein Dateneingabe-Steuerungssystem dieser Erfindung führt einem Prozessor die Steuerungsdaten eines Steuerungsspeichers zu, und zwar auf Zeitteilungsbasis in der Speicherzykluszeit dieses Steuerungsspeichers, wodurch die Anzahl der erforderlichen Eingangsklemmen des Prozessors verringert wird. Die Anzahl (C) der Eingangsklemmen für die Verarbeitung der Steuerungsdaten wird wie folgt bestimmt und festgelegt: °=c:70&udf54;&udf53;vu10&udf54;&udf53;vz6&udf54; &udf53;zl10&udf54;
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In diesen Gleichungen ist:
- A die Zugriffszeit für den Steuerungsspeicher,
B die Speicherzykluszeit des Steuerungsspeichers,
C die Anzahl der beim Prozessor erforderlichen Eingangsklemmen für den Steuerungsdateneingang,
D die Bit-Länge der Steuerungsdaten,
n die Aufteilungszeit (Frequenz) der Steuerungsdaten in einer Speicherzykluszeit,
T die Periode des Taktimpulses des Dateneingangs- Steuerungssystems.
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Bei einem Ausführungsbeispiel dieser Erfindung wird angenommen, daß folgende Bedingungen gegeben sind:
- A = 50 n sek, B = 400 n sek, C = 4
D = 16 Bit, n = 4 und T = 100 n sek.
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Wie aus Fig. 2 zu erkennen ist, gehört zu dem Dateneingabe-Steuerungssystem ein Prozessor 11, der auf einer Einzelchip-Halbleitervorrichtung integriert ist und von einem Speicher oder Festspeicher (ROM) 12 aus, der auf einem anderen Einzelchip-Halbleitersystem integriert ist, die Steuerungsdaten zugeführt erhält. Bei den Steuerungsdaten handelt es sich um aus 16 Bit bestehende Daten einschließlich der Mikroinstruktionen. Der Steuerungsspeicher 12 hat 16 Ausgänge und damit auch 16 Ausgangsklemmen für die Steuerungsdaten. Die Steuerungsdaten sind in 4 Gruppen unterteilt, wobei jede Gruppe 4-Bit-Längen der Bit-Positionen 0-3, 4-7, 8-11 und 12-15 aufweist. Die Speicherzykluszeit beträgt, wie dies zuvor beschrieben worden ist, 400 n sek für den Steuerungsspeicher 12. Die Gatter 131, 132, 133 und 134 führen unter der Steuerung eines 4-Bit-Schieberegisters 14 die Steuerungsdaten auf den Prozessor 11. Der Taktimpuls, der von einem nicht dargestellten Oszillator erzeugt wird, hat eine Periode von 100 n sek. Zum Prozessor gehören ein 4-Bit-Schieberegister 17, das in der Funktion gleich jener des Schieberegisters 14 ausgelegt und ausgeführt ist, ein 3-Stufen-Pufferregister 15 mit 4-Bit-Längen je Stufe, desgleichen auch noch ein 4-Stufen- Datenregister 16 mit 4-Bit-Längen für jede Stufe. Die vier Eingangsklemmen P&sub0;-P&sub3; des Prozessors 11 werden für das Aufnehmen der Steuerungsdaten verwendet. Diese Eingangsklemmen P&sub0;-P&sub3; stehen mit den Gatterschaltungen 131, 132, 133 und 134 in Verbindung, und zwar über die Festspeicher-(ROM)-Datenleitungen (LD); vom Prozessor 11 aus werden die Festspeicher-(ROM)-Adreßinformationen über die Festspeicher-Adreßleitungen (LA) dem Steuerungsspeicher 12 zugeführt. Die Speicherzugriffszeit beträgt für dieses Ausführungsbeispiel für den Steuerungsspeicher 50 n sek.
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Nachstehend soll nun die Funktion oder Arbeitsweise des Dateneingabe-Steuerungssystemes anhand des Signal- Zeit-Planes aus Fig. 3 dargestellt und erläutert werden. Der Signal-Zeit-Plan zeigt unter (a) den Taktgeneratorimpuls und mit (b), (c), (d) und (e) die Ausgänge einer jeden Stufe der Schieberegister 14 und 17. Wenn, wie dies mit 3 (b) gekennzeichnet ist, in Übereinstimmung mit dem Taktgeneratorimpuls das erste Bit des Schieberegisters erscheint, dann werden in Übereinstimmung mit den Speicheradresseninformationen die Steuerungsdaten aus dem Steuerungsspeicher herausgelesen. Die aus 16 Bit bestehenden Steuerungsdaten werden in vier Gruppen aufgeteilt und dann jeweils den Gattern 131, 132, 133, 134 aufgeschaltet. Während der Dauer der Hochpegelzeit (t&sub0;-t&sub1;) des ersten Bits des ersten Schieberegisters 14, wird das Gatter 131 angesteuert, und zwar derart, daß von ihm die erste Gruppe der Steuerungsdaten (Bit-Positionen 0-3) über die Festspeicher-(ROM)-Datenleitungen (LD) den Eingangsklemmen P&sub0;-P&sub3; des Prozessors 11 aufgeschaltet werden. Nun wird die erste Gruppe in der ersten Stufe des Pufferregisters 15 zum Zeitpunkt t = t&sub1; unter der Steuerung und Einwirkung des zweiten Schieberegisters 17, das mit dem ersten Schieberegister 14 synchron arbeitet, gespeichert. Befindet sich sodann das zweite Bit des ersten Schieberegisters 14 in der Hochpegellage, dies wird in Fig. 3 mit (c) verdeutlicht, dann hat das Gatter 132 die zweite Gruppe (Bit-Positionen 4-7) der Steuerungsdaten den Anschlußklemmen P&sub0;-P&sub3; aufgeschaltet. Die zweite Gruppe der Steuerungsdaten wird nunmehr zum Zeitpunkt t = 2 in der zweiten Stufe des Pufferregisters 15 gespeichert. Weiterhin erfolgt zum Zeitpunkt t = 3 unter den vorerwähnten gleichen Steuerungsbedingungen eine Speicherung der dritten Gruppe der Steuerungsdaten (Bit-Positionen 8-11) in der dritten Stufe des Pufferspeichers 15. Demgegenüber wird die vierte Gruppe (Bit-Positionen 12-15) der Steuerungsdaten direkt in die vierte Stufe des Festspeicher-ROM- Datenregisters eingelesen und dort gespeichert. Aus diesem Grunde werden die gleichen Steuerungsdaten, die dem Steuerungsspeicher 12 entnommen werden, in der Speicherzykluszeit von 400 n sek im Festspeicher-Datenregister 16 gespeichert.
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Wenn im Hinblick auf ein spezifisches Dateneingabe- Steuerungssystem auch ein typisches Ausführungsbeispiel dargestellt und beschrieben worden ist, so sollte doch klar sein, daß andere Systeme angepaßt werden können, um diese Erfindung zu nutzen, und dies mit den gleichen Vorteilen. So könnte zum Beispiel ein zusätzlicher Kontrollspeicher neben dem Steuerungsspeicher 12 dem Prozessor zugeordnet werden. Es könnte auch das Pufferregister 15 weggelassen werden, wenn das Festspeicher-ROM-Datenregister 16 die Steuerungsdaten der Reihe nach im Ansprechen auf die Ausgangssignale des Schieberegisters 17 übernimmt, und die Inhalte des Festspeicher-ROM-Datenregisters 16 auf Logikschaltungen im Prozessor 11 unter Steuerung des vierten Ausgangssignales des Schieberegisters 17 geführt werden.