DE2325151A1 - Anordnung zum erzeugen von zahlenfolgen fuer pruefzwecke bei integrierten schaltungen - Google Patents
Anordnung zum erzeugen von zahlenfolgen fuer pruefzwecke bei integrierten schaltungenInfo
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Description
Böblingen. 17. Mai 1973
sa-fr
sa-fr
Anmelderin: International Business Machines
Corporation,- Armonk, N.Y. 10504
Anti. Aktenzeichen: · Neuanmeldung
Aktenzeichen der Anmelderin: FI 371 103
Aktenzeichen der Anmelderin: FI 371 103
Zinordnung zum Erzeugen von Zahlenfolgen für Prüfzwecke
bei integrierten Schaltungen _ _ _____
bei integrierten Schaltungen _ _ _____
Die Erfindung betrifft eine Anordnung zum Erzeugen von willkürlichen
oder gesetzmäßigen Zahlenfolgen, insbesondere für Prüfzwecke bei integrierten Schaltungen, bei welcher die Zahlen,
aus denen die Folgen gebildet werden, in einen Speicher eingegeben sind und aus diesem mit durch logische-Schaltmittel änderbarer Ansteuerung ausgelesen v/erden.
aus denen die Folgen gebildet werden, in einen Speicher eingegeben sind und aus diesem mit durch logische-Schaltmittel änderbarer Ansteuerung ausgelesen v/erden.
Eine bekannte Anordnung dieser Art ist in der US-Patentschrift
3 521 185 beschrieben. Diese Anordnung besteht aus einem Schieberegister und einem zugeordneten logischen Wetzwerk. Die Kapazität dieser Anordnung ist bestimmt durch die Polynome, die aus dem
Schieberegister ausgelesen v/erden können, noch wesentlicher aber durch die Anzahl der Stufen des Schieberegisters. Ferner ist ein kompliziertes und teures logisches Netzwerk erforderlich, um die Daten so zu manipulieren, daß sowohl eine Zufallszahlenfolge als auch eine gesetzmäßige Zahlenfolge erhalten werden kann, wie sie zum Prüfen von integrierten Schaltungen erforderlich sind. Darüber hinaus ist es sehr schwierig, wenn nicht gar unmöglich, in einer ein Schieberegister enthaltenden Anordnung gleichzeitig eine
ZufallsZahlenfolge und eine gesetzmäßige Zahlenfolge zu speichern.
3 521 185 beschrieben. Diese Anordnung besteht aus einem Schieberegister und einem zugeordneten logischen Wetzwerk. Die Kapazität dieser Anordnung ist bestimmt durch die Polynome, die aus dem
Schieberegister ausgelesen v/erden können, noch wesentlicher aber durch die Anzahl der Stufen des Schieberegisters. Ferner ist ein kompliziertes und teures logisches Netzwerk erforderlich, um die Daten so zu manipulieren, daß sowohl eine Zufallszahlenfolge als auch eine gesetzmäßige Zahlenfolge erhalten werden kann, wie sie zum Prüfen von integrierten Schaltungen erforderlich sind. Darüber hinaus ist es sehr schwierig, wenn nicht gar unmöglich, in einer ein Schieberegister enthaltenden Anordnung gleichzeitig eine
ZufallsZahlenfolge und eine gesetzmäßige Zahlenfolge zu speichern.
309881/0781
Aufgabe der Erfindung ist es., einen Zahlengenerator anzugeben, der eine große Flexibilität aufweist und gestattet, sowohl Zu- "
fallsfolgen als auch gesetzmäßige Zahlenfolgen zu erzeugen,- der eine hohe Kapazität aufweist und mit hoher Geschwindigkeit arbeitet
und der mit Hilfe von integrierten Schaltungen ohne großen Aufwand aufgebaut werden kann.
Gemäß der Erfindung wird diese Aufgabe dadurch gelöst,- daß einem zur Aufnahme der Zahlen dienenden statischen Speicher als einschreibbare
Speicher ausgebildete, stufenweise aufgebaute Decodierer zugeordnet sind deren Stufen mit den einzelnen Zeilen
und Spalten der Speicherebenen verbunden sind, und daß unter Steuerung von Zählern alle Kombinationen der Decodiererstufen
entsprechend der in ihnen gespeicherten Bitkombinationen zyklisch und unter stufenweiser Fortschaltung der gespeicherten üitkombinationen
in den Decodierern nach jeden Zyklus ansteuerbar sind.
Eine vorteilhafte Ausbildung der Anordnung ist dadurch gekonnzeichnet,
daß die Zähler, welche die einzelnen Stufen der Decodierer ansteuern, durch Taktimpulse fortschaltbar sind, wobei
einem der Zähler über ein UND-Glied des anderen Zählers nach jeden
Ansteuerzyklus dieses Zählers im Verhältnis der Sählerstufen untersetzte
Taktimpulse zugeführt werden. In vorteilhafter Heise ist dabei die letzte Stufe des durch die untersetzten Taktimpulse
ansteuerbaren Decodierers über UND-Glieder, denen nach einer: Ansteuerzyklus ein Taktimpuls zugeführt wird, an den Einschreib-Eingang
des Decodierers rückgekoppelt.
Eine vorteilhafte Ausbildung der erfindungsgemäßen Anordnung
besteht darin, daß die Decodierer bezüglich ihrer Stufenzahl und
der Anzahl der Speicherstellen pro Stufe zur Aufnahme aller Kombinationen einer bestimmten Anzahl von logischen Signalen und
ihrer Negierung ausgebildet sindf und daß die Zählerausgänge
unter Steuerung der Taktimpulse nacheinander allen diesen Kombinationen
entsprechende Signale an. die Decodierer abgeben.
Fi 971 103 309881/0^81
BAD ORiGiNAL
Eine vorteilhafte Ausführungsform der erf indungsgeiPäßen Anordnung
besteht darin, daß der die Zahlen der Folgen aufnehmende statische
Speicher als Festwertspeicher ausgebildet ist. Gemäß einer anderen vorteilhaften Ausfuhrungsform der erfindungsgemäßen
Anordnung ist eier statische Speicher als einschreifobarer Speicher
ausgebildet.
Die Erfindung wird anhand eines durch die Zeichnungen erläuterten
Ausführungsbeisnieles beschrieben» Es zeigen-
Fig. 1 . die Anordnung zur Erzeugung von Zahlenfolgen
in einem sehematischen Blockschaltbild,
Fig. 2 einen der die Decodierer ansteuernden Zähler
Ln Blockschaltbild, und
Fig. 3 . einen der Decodierer im Blocksehaltbild,
Die Anordnung zur Erzeugung von Zahlenfolgeja ist unter Verwendung
eines einschreibbaren und auslesbaren- Speichers beschrieben. Ebenso
kann auch ein Festwertspeicher verwendet' werden- Die Schalt—
mittel zum Einschreiben des statischen Speichers sind in dieseia
Falle nicht erforderlich.
Jn Fig.. 1 ist -der S-Zähler lö über die Ausgangsleitungen 11 r 12,
13.. 14 mit dem 3£~Deeodierer 1€ verbunden,, der als einschreibbarer
Speicher ausgebildet ist. Der X-:Zähler IO erhalt untersetzte Taktsignale
über die leitung IS und ein ■Ruclcsfcellsigeal über die
Iieitung 2ö- Der X-Z ähler liefert €eirner Ubier 'die 'Lel-tung 22 einen
Steuerimpuls zur Verschiebung an den X-öecodierer 16.
Zn entsprechender Tfeise ist der Y-Zähler 24 aalt deia T-Decoäierer
26 über die AusgangsIeitungeia 27. 2-8, 29.7 30 verbunden- Der Y-Zähler
24 erhält Taktsignale über die Eingangs leitung 32 nand
ein Uuckstel!signal über die Iieitrai-g 34» Der X—Decodierer gibt
ferner einen Steuerimpuls zur Verschiebung as den ¥-Decoäierer
μ» 309ββ1/Ο7βν
über die Leitung 23. Leitungen zum Einschreiben von Informationen
in den X~Decodierer und den Y-Decodierer sind schematisch mit 40 und 42 bezeichnet.
Die mit A bezeichneten Speicherebenen sind in der X-Richtung mit dem Decodierer 16 über die-Leitungen 44, 46 f 48f 5O verbunden.
Entsprechend ist in der Y-Richtung der Decodierer 26 mit den
Speicherebenen über die Leitungen 527 54, 56, 58 'verbunden.
In der beschriebenen Ausführungsformr in der ein einschreibbarer
Speicher verwendet wird ^ wird eine Anzahl von η Zahlen über die
als Eingänge bezeichneten Leitungen in den Speicher eingeschrieben. Die erzeugten Zahlenfolgen werden über die als Ausgänge be- zeichneten
Leitungen ausgelesen. Die schematisch dargestellte
Leitung 60 dient zum Steuern des Einschreibens und Auslesens des statischen Speichers.
Eine Ausführungsform des Y-Zählers 24 ist in Fig. 2 ausführlicher
dargestellt. Identische Elemente sind mit denselben Bezugszeichen versehen wie in Fig. 1. Der Zähler 24 erhält über die Leitungen
32 und 34 Takt- und Rückstellsignale. Ausgangssignale werden
erzeugt auf den Leitungen 27, 28 t 29, 30. Die logischen Repräsentationen
dieser Signale sind mit Yl, Yl, Y2 und Ϋ2 bezeichnet. Der Zähler 24 erzeugt ferner auf der Leitung 18 ein Steuersignal
für den X-Zähler, das an einen dem Eingang 32 entsprechenden Eingang des X-Zählers gelangt. In dem beschriebenen Ausführungsbeispiel ist der Zähler als modulo 4-Zähler ausgebildet. Somit
wird für jeden vierten Impuls auf der Leitung 32 ein Impuls auf der Leitung 18 erzeugt. Der Zähler 24 enthält konventionelle
logische Elemente, den Inverter 70, die bistabilen Kippschaltungen 72 und 74, das NICHT UND-Glied 76 und das UND-Glied 78.
Der X-Zähler 10 ist im wesentlichen mit dem Zähler 24 identisch.
Die Ausgangsleitung 22 des Zählers 10 entspricht der Ausgarigsleitung
18 des Zählers 24. Diese Leitung ist eine Steuerleitung
Fi 971 103 3098 8 1/0781
zur Erzeugung eines untersetzten Impulses nach einer bestimmten
Anzahl von Exngangsimpulsen. Da beide Zähler IO und 24 als modulo
4-Zähler ausgebildet sind, wird auf der Leitung 22 nach jeweils
16 Eingangsimpulsen des Zählers 24 ein Ausgangsimpuls erzeugt,
da der Zähler 24 16 Taktimpulse erhalten muß, damit der Zähler über die Leitung 18 vier Impulse erhält. Durch einen Impuls auf der Leitung 22 wird der Speicherinhalt des X-Decodierers 16 bei jedem 16. Taktimpuls auf der Leitung 32 verschoben. Die untersetzten Taktimpulse werden dem"2ahler 10 über die Leitung 18
zugeführt. Umgekehrt könnten die ursprünglichen Taktimpulse dem Zähler IO zugeführt werden, so daß der Zähler 24 die untersetzten Taktimpulse erhielte. In entsprechender Weise wird auf der
Leitung 22 vom X-Decodierer 16 bei jedem 64. Taktimpuls auf der Leitung 32 ein Steuerimpuls erzeugt. Dieser Impuls wird über die Leitung 23 auf* den Y-Decodierer 26 übertragen, wodurch der Speicherinhalt des Y-Decodierers nach jedem 64. Taktimpuls verschoben wird.
da der Zähler 24 16 Taktimpulse erhalten muß, damit der Zähler über die Leitung 18 vier Impulse erhält. Durch einen Impuls auf der Leitung 22 wird der Speicherinhalt des X-Decodierers 16 bei jedem 16. Taktimpuls auf der Leitung 32 verschoben. Die untersetzten Taktimpulse werden dem"2ahler 10 über die Leitung 18
zugeführt. Umgekehrt könnten die ursprünglichen Taktimpulse dem Zähler IO zugeführt werden, so daß der Zähler 24 die untersetzten Taktimpulse erhielte. In entsprechender Weise wird auf der
Leitung 22 vom X-Decodierer 16 bei jedem 64. Taktimpuls auf der Leitung 32 ein Steuerimpuls erzeugt. Dieser Impuls wird über die Leitung 23 auf* den Y-Decodierer 26 übertragen, wodurch der Speicherinhalt des Y-Decodierers nach jedem 64. Taktimpuls verschoben wird.
In Fig. 3 ist der als einschreibbarer Speicher ausgebildete Decodierer 16 im einzelnen dargestellt. Der Decodierer 26 ist entsprechend
aufgebaut und deshalb nicht dargestellt.
Zum Einschreiben von Informationen oder einer Adresse in den
Decodierer 16 werden die Schreibeingänge 80 und 82, die in Fig. allgemein mit 40 bezeichnet sind, mit dem ODER-Glied 84 verbunden. Die1über die Schreib-Eingänge 80, 82 zugeführte Information wird über das ODER-Glied 84 den Speicherzellen 86 und 88 der
Eingangsstufe zugeführt. Die Speicherzellen sind in der Weise
angeordnet, daß ihr Speicherinhalt über zwei Ausgangsleitungen, im Falle der Speicherzelle 86 über die Ausgangslextungen 90 und 92 ausgelesen werden kann. Die Information auf der Leitung 92
wird in die Speicherzelle der nächsten Stufe übertragen, so daß die Information vertikal von einer Speicherzelle zu der nächsten verschoben werden kann, wenn Informationen seriell den Schreib-Eingängen 80 und 82 zugeführt werden.
Decodierer 16 werden die Schreibeingänge 80 und 82, die in Fig. allgemein mit 40 bezeichnet sind, mit dem ODER-Glied 84 verbunden. Die1über die Schreib-Eingänge 80, 82 zugeführte Information wird über das ODER-Glied 84 den Speicherzellen 86 und 88 der
Eingangsstufe zugeführt. Die Speicherzellen sind in der Weise
angeordnet, daß ihr Speicherinhalt über zwei Ausgangsleitungen, im Falle der Speicherzelle 86 über die Ausgangslextungen 90 und 92 ausgelesen werden kann. Die Information auf der Leitung 92
wird in die Speicherzelle der nächsten Stufe übertragen, so daß die Information vertikal von einer Speicherzelle zu der nächsten verschoben werden kann, wenn Informationen seriell den Schreib-Eingängen 80 und 82 zugeführt werden.
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In entsprechender Weise kann die Information aus den Speicherzellen
ausgelesen werden, wenn Lesesignale Xl- xT, X2 und X2 zugeführt werden. Diese Signale werden vom X-Zähler 10 über die
Eingänge 11, 12, 13 und 14 zugeführt und v/erden ebenso erzeugt
wie die vorher beschriebenen Signale Yl, YT,- Y2 und Ϋ2 des Zählers
24.
Die ausgelesene Information von jeder Speicherzelle wird über eine Ausgangsleitung auf den zugeordneten Leseverstärker. z.B.
94 übertragen und dem jeweiligen Ausgang zugeführt. Dementsprechend erzeugen die Ausgänge 44, 46, 48 und 50 die logischen
Funktionen ΧΪ X2; Xl" X2; Xl X2; und Xl X2, entsprechend den
jeweiligen binären Signalen OO, Öl, 11 und 10, die in den Decodierer
16 eingeschrieben sind.
Die Ausgangs leitung 46 ist mit dem Leseverstärker HO und mit
den Speicherzellen 112 und 114 verbunden. Entsprechend ist die Aus gangs leitung 48 mit dem Leseverstärker 116 und den Speicherzellen
118 .und 120 und die Ausgangsleitung 50, mit dem Leseverstärker
122 und den Speicherzellen 124 und 126 verbunden. Durch die Widerstände R und die Spannungsquellen V sind die Stromversorgungen
für die Leseverstärker angedeutet.
Die in den Speicherzellen 124 und 126 der letzten Stufe enthaltene
Information wird rückgekoppelt auf die Eingangsspeicherzellen 86 und 88 über die Leitungen 130 und 132 und die UND-Glieder
134 und 136. Die UND-Glieder 134 und 136 erhalten Taktimpulse über die Leitung 142, die mit der Leitung 22 verbunden
ist. Demgemäß wird die Information, die in den Speicherzellen 124 und 126 der letzten Stufe gespeichert ist, selektiv über die
UHD-Glieder 134 und 136 dem ODER-Glied 84 über die Leitungen
und 152 zugeführt.
Aus Gründen der Vereinfachung sind die Einzelheiten des Zählers 10 und des Y-Decodierers 26 nicht dargestellt; da ihre Wirkungsweise
und ihr struktureller Aufbau dem Y-Zähler 24 und dem X-
Fi 971 103 3 0 9881/0781
Decodierer 16 entsprechen.
Auf der Leitung.13 wird jeweils nach vier Taktimpulsen auf der
Leitung 32 ein Signal erzeugt, und entsprechend wird auf der
Leitung 22 nach jeweils 16 Taktimpulsen auf der Leitung 32 ein Signal erzeugt, um die im Decodierer 16 gespeicherte Information
zu verschieben und dadurch eine Änderung in der Ansteuerung zu erreichen. T-7enn gewünscht, kann ein (nicht dargestelltes) logisches
Netzwerk mit dem X-Decodierer und der Leitung 22 verbunden werden,- um nach jeweils 64 Taktimpulsen auf der Leitung 22 ein
Signal zu erzeugen/ das über die Leitung 23 dem Y-Decodierer
zugeführt wirdf um die Kapazität der Anordnung 'weiter zu vergrößern.
Im folgenden wird die Wirkungsweise der Anordnung beschrieben.
Im Schreib-Lese-Betrieb werden an die mit Eingänge bezeichneten Anschlüsse η Zahlen, die Testmustern entsprechen, angelegt und
gleichzeitig wird ein Signal auf die Steuerleitung 60 (Fig. 1) gelegt. Zur Erzeugung von Zufallszahlen sind vielerlei Einrichtungen
bekannt. Zusätzlich können auch nicht zufällige Zahlen in den Speicher eingegeben werden in Abhängigkeit von der gewünschten
Art der Prüfung der integrierten Schaltung. Auf jeden Fall sind die Zahlen, die Testmustern entsprechen, in bekannte Speicherplätze
des statischen Speichers eingegeben.
Die Adressierung der Decodierer 16 und 26 ist in Fig. 3 dargestellt.
An die Eingänge 80 und 82 werden nacheinander jeweils gleichzeitig zwei binäre Signale gelegt- um die gewünschten
Adressen in den Decodierern zu speichern. In dem beschriebenen
Beispiel wird die Adresse 10 in den Speicherstellen 126 und gespeichert, die binäre Adresse 11 in den Speicherstellen 120 und
118,- die binäre Adresse 01 in den Speicherstellen 112 und 114
und die binäre Adresse OO in den Speicherstellen 86 und 88. Der Decodierer 26 wird entsprechend adressiert. Mit anderen Worten,
in den X- und Y--Decodierern 16 und 2-6 . sind, feste Adressen gespei-
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chert, In der Darstellung der Pig, I lind dig anzulegenden
sen für di© Ausgangs leitungen der Decodierer ig Und 26 mit 00,-01,
13, und 10 bezeichnet,
um aus dem Speicher A die ergte Folge von Zahlen au§gul
werden über die.Leitung 32 Taktimpuls© zugeführt, Beim Anlegen
von Spannung wird zunächst diejenige Information, di© In den
Schnittsteilen der X- und Y-QO=*Leitung©n gespeichert igte an die
Speicherausgänge gelegt» Beim ergten Taktimpuls auf d@r Leitung
32 werden alle Speicherstellen adressiert, dia in dar x-Riahtung
in den QO-Leitungen und in der Y-üchtung in den OA-L@itung@n
liegen. Beim zweiten Taktimpuls, der dem ¥"Zähl@r gugeführt
wird, liefern die Ausginge 27, 28, 29, 30 ein Lesesignal für
die binäre 11 "-Leitung in der Y-Rlshtung i Damit werden alle Speicherstellen
ausgelesen, die dureh die binäre oo-Leitung in übt
X-Richtung und die binär® Il-Leitung in äsr y-Riehtung adre§gisr't
worden sind. Beim dritten Taktimpulsf der dem f-ZShler 24 über
die Leitung 32 zugeführt wird/ werden die Speicherinhalte aller
über die lO-Leitung in der Y'-Rishtung und die OO-Leitung in ä©r
X-Richtung adressierten SpeiGh©rst@ll@n an die Speiefreraugginge
gelegt.
Beim vierten Taktimpuls wird auf der Leitung 18 ein impuls für
den X-Z-ähier 10 erzeugt. Dieser Impuli erzeugt Ausgangg^ignale
auf den Leitungen 11 bis 14, üo daß die binar® Oi-Leitung .in der
X-Richtung und gleichzeitig aie binäre"' 00-Leitimg in der y-Eich=·
turig erregt werden. Dadurch werden all© Speicherplätze mit der
Ol-Adresse in der X-Bichtung und der oo-Adreäg® in der Y-=Rishtung
aus dem Speieher ausgelesen« Beim nächsten Taktimpuls werden
diejenigen Speicherplätze ausgelesen, die in der %-Richtung und
der Y-Eichtung die Adresse Ol haben. Däi Auslegen des? Speichers
mit dieser Folge setzt sich fort bis alle Speicherplätze f die
äurch die JC- und. Y~Decodierer 16 und 26 adressiert werden können/
ausgelesen sind,
Eine bestimmte Zahlenfolge wird sorait dadurch erhalten, daß der
■ 30.9881/0781
Speicherinhalt durch feste Adressen, die in den X- und Y-Decodierern
gespeichert sind, ausgelesen wird.
Nachdem auf der Leitung 32 16 Taktimpulse erhalten wurden, wird
vom Zähler 10 auf der Leitung 22 ein Ausgangsimpuls erzeugt. Wie
aus Fig. 3 ersichtlich ist, gelangt dieser Impuls an die Leitung 142 und bewirkt, daß die in den Speicherstellen 126 und 124 gespeicherte
Information über die UND-Glieder 134 und 136 in die obersten Speicherstellen 30 und 36 gelangen und'somit den Speicherinhalt
des Decodierers 16 neu definieren. Die binäre Adresse 10 ist nunmehr in den Speicherstellen 86 und 88 gespeichert; die
Adresse OO ist gespeichert in den SpeichersteIlen 112 und 114;
die binäre Adresse 01 ist jetzt gespeichert in den Speicherstellen
120 und 113 und die binäre Adresse 11 ist jetzt in den Speicherstellen
126 und 124 gespeichert. Wenn nunmehr der Y-Zähler die nächste Folge von Taktimpulsen in der eben beschriebenen
Weise erhält, wird über den Y--Zähler in Verbindung mit dem Y-Decodierer
26 und den X-Zähler in Verbindung mit dem X-Decodierer
16 eine andere und bestimmte Folgen von Zahlen aus den Speicherstellen
ausgelesen als Folge der Änderung in der Decodierschaltung
.
Nach,dem.Eingang von.weiteren 16 Taktimpulsen auf der Leitung 32
werden die Speicheradressen des Decodierers 16 wiederum geändert, und.eine weitere verschiedene. Folge von Zahlen wird aus den
gespeicherten n< Zahlen erzeugt. :
Wie bereits erwähnt, kann,die Änderung der Ansteuerung auch dahingehend
ausgedehnt werden, daß nach 64 Impulsen der Speicherinhalt des Decodierers 26.geändert wird. Die.hierfür erforderlichen
lpgischen Schaltmittel sind jedoch nicht dargestellt.
Mit der beschriebenen Anordnung kann somit eine große Anzahl
von verschiedenen Zahlenfolgen erzeugt werden; wobei lediglich
die Speicherung von η Zahlen zu Beginn erforderlich ist. Da die-
Fi 971 103 30988 1/078 1
se anfänglichen η Zahlen in bekannten Speicherplätzen enthalten
sind, können mit der Anordnung Zahlenfolgen erzeugt werden, die'
sowohl Gruppen von positionsinäßig bekannten Zahlen als auch
Zufallszahlen enthalten. Die beschriebene Anordnung ist der
Einfachheit halber 'auf eine 4 χ 4--Matrix in einer Reihe"von
Speicherebenen beschränkt. Selbstverständlich kann die Kapazität der Anordnung nahezu unbegrenzt vergrößert werden," wenn die Kapazität
der Zähler/ der Decodierer und des Speichers vergrößert wird.
Fi 971 103 3 0 9 8 8 170Vs f
BAD ORIGINAL
Claims (6)
1. Anordnung zum- Erzeugen von willkürlichen oder gesetzmäßi-
v^ gen Zahlenfolgen, insbesondere .für Prüfzwecke bei integrier ten.-,Schaltungen.. bei welcher die Zahlen, aus denen
die Polgen gebildet werden, in einen Speicher eingegeben «. sind und aus diesem mit durch logische Schaltraittel änderbarer
Ansteuerung ausgelesen werden,- dadurch, gekennzeichnet jr daß einem zur Aufnahme der Zahlen dienenden statischen
Speicher (A) als einschreibbare Speicher ausgebildete/
stufenweise aufgebaute Decodierer {16,* 26) zugeordnet
sind., deren Stufen nut den einzelnen Zeilen und Spalten
der Speicherebenen verbunden sind, und daß unter Steue-.
rung von Sählern (10, 24) alle Kombinationen der Decodierstufen
entsprechend der in ihnen gespeicherten Bitkorabinationen zyklisch und unter stufenweiser Fortschaltung der
gespeicherten Bitkombinationen in den Decodierern nach
jeae^n Zyklus ansteuerbar sind.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet f daß
die Zähler (XO- 24) r welche die einzelnen Stufen der
Decodierer ansteuern, durch Taktiwpulse (32) fortschaltbar
sind, wobei .einem der Zähler UO) über ein UND-Glied
(78) des anderen Zählers (24) na-ch jedem Ansteuerzyklus
dieses Zählers im Verhältnis der Zählerstufen untersetzte Taktiiapulse (18) zugeführt werden,
3. Anordnung nach den Ansprüchen l und 2, dadurch gekennzeichnet, daß die letzte Stufe (124, 126) des durch ßie
untersetzten Taktimpulse ansteuerbaren-Decodierer» (16)
über U-D-Glieder (134, 136) , denen nach einem Ansteuerzyklus
ein Taktimpuls (22) zugeführt wird.- an den pinschreib-Eingang
(34) des Pecodierers rückgekoppelt ist.
4. Anordnung nach den Ansprüchen .1.. bis 3- dadurch gekenn-
309881/0 7 81
FI 971 103 ; O \■■■.- , "
zeichnet, daß die Decodierer bezüglich ihrer Stufenzahl
und der Anzahl der Speicherstellen pro Stufe zur Aufnahme aller Korobinationen einer bestimmten Anzahl, von logischen
Signalen und ihrer Negierung ausgebildet sind, und daß die Zählausgänge unter Steuerung der Taktirapulse nacheinander
allen diesen Kombinationen entsprechende Signale an die. Decodierer abgeben.
5. Einrichtung nach Ansprüchen 1 bis 4, dadurch gekennzeichnet,
daß der die Zahlen der Folgen aufnehmende statische Speicher als Festwertspeicher ausgebildet ist.
6. Anordnung nach den Ansprüchen 1 bis 47 dadurch gekennzeichnet,
daß der die Zahlen der Folgen aufnehmende statische Speicher als einschreibbarer Speicher ausgebildet
ist.
103 3Ό9 88 1/0781
Leerseite
Applications Claiming Priority (1)
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| JPS53105351A (en) * | 1977-02-26 | 1978-09-13 | Nippon Telegr & Teleph Corp <Ntt> | Signal generator |
| JPS53105352A (en) * | 1977-02-26 | 1978-09-13 | Nippon Telegr & Teleph Corp <Ntt> | Signal generator |
| DE2829709C2 (de) * | 1978-07-06 | 1984-02-23 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verfahren und Anordnung zur Erzeugung zeitlich unmittelbar aufeinanderfolgender Impulszyklen |
| JPS5395682U (de) * | 1978-01-30 | 1978-08-03 | ||
| JPS5395681U (de) * | 1978-01-30 | 1978-08-03 | ||
| US4459021A (en) * | 1978-11-03 | 1984-07-10 | The Perkin-Elmer Corporation | Memory registration system |
| US4450560A (en) * | 1981-10-09 | 1984-05-22 | Teradyne, Inc. | Tester for LSI devices and memory devices |
| JPS5861629A (ja) * | 1981-10-09 | 1983-04-12 | Hitachi Ltd | ビツトパタ−ン発生装置 |
| US4451918A (en) * | 1981-10-09 | 1984-05-29 | Teradyne, Inc. | Test signal reloader |
| JPH0615997B2 (ja) * | 1982-10-12 | 1994-03-02 | 株式会社ト−キン | 温度圧力検出装置 |
| US4635096A (en) * | 1983-04-08 | 1987-01-06 | Sony Corporation | Test signal generator |
| FR2553540B1 (fr) * | 1983-10-13 | 1986-01-03 | Centre Nat Rech Scient | Dispositif de test aleatoire pour circuits logiques, notamment microprocesseurs |
| US4555784A (en) * | 1984-03-05 | 1985-11-26 | Ampex Corporation | Parity and syndrome generation for error detection and correction in digital communication systems |
| US4597083A (en) * | 1984-04-06 | 1986-06-24 | Ampex Corporation | Error detection and correction in digital communication systems |
| US4719459A (en) * | 1986-03-06 | 1988-01-12 | Grumman Aerospace Corporation | Signal distribution system switching module |
| US4855681A (en) * | 1987-06-08 | 1989-08-08 | International Business Machines Corporation | Timing generator for generating a multiplicty of timing signals having selectable pulse positions |
| CA2092291A1 (en) * | 1990-09-24 | 1992-03-25 | Steven G. Morton | Sonet signal generating apparatus and method |
| US5285453A (en) * | 1990-12-28 | 1994-02-08 | International Business Machines Corporation | Test pattern generator for testing embedded arrays |
| US5349587A (en) * | 1992-03-26 | 1994-09-20 | Northern Telecom Limited | Multiple clock rate test apparatus for testing digital systems |
| CN100410890C (zh) * | 2006-04-07 | 2008-08-13 | 建兴电子科技股份有限公司 | 一种可以产生特定信号码型的装置及其产生方法 |
| CN102798816B (zh) * | 2011-05-26 | 2014-11-05 | 上海复旦微电子集团股份有限公司 | 一种用于检测存储器译码电路的测试图形的生成方法 |
| GB2578317B (en) | 2018-10-23 | 2021-11-24 | Advanced Risc Mach Ltd | Generating a test sequence of code based on a directed sequence of code and randomly selected instructions |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3521185A (en) * | 1967-09-18 | 1970-07-21 | Solartron Electronic Group | Generation of binomially disturbed pseudo-random electrical signals |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3444526A (en) * | 1966-06-08 | 1969-05-13 | Ibm | Storage system using a storage device having defective storage locations |
| US3588830A (en) * | 1968-01-17 | 1971-06-28 | Ibm | System for using a memory having irremediable bad bits |
-
1972
- 1972-06-16 US US00263500A patent/US3781829A/en not_active Expired - Lifetime
-
1973
- 1973-03-26 IT IT22097/73A patent/IT981610B/it active
- 1973-05-11 FR FR7317613A patent/FR2189745B1/fr not_active Expired
- 1973-05-15 CA CA171,604A patent/CA1001318A/en not_active Expired
- 1973-05-18 DE DE2325151A patent/DE2325151C2/de not_active Expired
- 1973-05-18 JP JP48054845A patent/JPS5247979B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3521185A (en) * | 1967-09-18 | 1970-07-21 | Solartron Electronic Group | Generation of binomially disturbed pseudo-random electrical signals |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2189745B1 (de) | 1978-12-01 |
| DE2325151C2 (de) | 1982-10-28 |
| CA1001318A (en) | 1976-12-07 |
| US3781829A (en) | 1973-12-25 |
| JPS4944675A (de) | 1974-04-26 |
| JPS5247979B2 (de) | 1977-12-06 |
| FR2189745A1 (de) | 1974-01-25 |
| IT981610B (it) | 1974-10-10 |
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