JPS5861629A - ビツトパタ−ン発生装置 - Google Patents

ビツトパタ−ン発生装置

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JPS5861629A
JPS5861629A JP56160173A JP16017381A JPS5861629A JP S5861629 A JPS5861629 A JP S5861629A JP 56160173 A JP56160173 A JP 56160173A JP 16017381 A JP16017381 A JP 16017381A JP S5861629 A JPS5861629 A JP S5861629A
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川口　郁夫
Kazuo Yamaguchi
和夫 山口
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    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明ＦｉＩｃ＠ＬＳＩ等の半導体製造に使用されるウ
ェハへのパターン焼付は原版となるマスク上のパターン
欠陥の有無を設計データ値と比較し検査するマスクパタ
ーン検ｆｖ装置に関するもので、特に設計データ値から
自動的にビットパターンを発生する製置に関する。
第１図は設計データ値との比較によシバターンの欠陥検
査を行なうマスクパターン検査装置のブロック図であシ
、図において１は設計データを蓄積したメモリ、２は演
算回路、５はビットパターン発生器、４は欠陥判定回路
、５Ｆｉパターン検出センサ、６は２＠化回路、７はク
ロック発生回路、８は供試マスクである。本図でパター
ン検出センサ５の出力を２＠化する２Ｉ［化回路６から
は、第３図の例に示すように、マスクパターン像に対す
る検出センサの走査に対応　し、　　　ｔ＝０　　；　
　ノ°＝Ｑ、　　１．　２．　　ち　　　・・・・・・
　　ｎ１＝１：　　　ノ゛＝０．　１゜２、５・・・・
・・ルの順序で、順次２値化データが得られる。ビット
パターン発生器５は、第２図に示すようにメモリ１内に
蓄えられた各パターンの頂点座標データから、演算によ
り各走査ライン毎にパターンの存在座標ｊの始点、終点
アドレス”３１°”Ｕ　ｔ　’ＳＲ＠’１１　ｔ　””
”　’１１１＆　＠　３：ｇ＠　を算出し。
このデータに基づきビットパターン発生器３により検出
センサ５からの２僅データ出力クロツクと同期して基準
パターンを発生させるもので−ある。
従来このビットパターン発生器には、第４図に示すよう
にＪＪｅ＆−のラッチ回路１０．ｉｔ及びこのラッチデ
ータと走査アドレスカウンタとの大小判定を行なうコン
パレータ回ＦＩｌ？１２．１Ｍを有するパターン発生回
路Ａｔ　〜Ｓａｔ、’１１　”Ｕ　ｓ　’ａＸむ、・・
・・・・’Ｌｍ　＠ｘ−の存在し得る個数′だけ用い、
走査クロックと同期して２０［のビットパターンを実時
間で発生させる方法が用いられて来た。
しかし近年のＩＣ，ＬＳＩの高ｆｆｉ度化に伴なってマ
スクパターンの密度が増大し、従ってビットパターン発
生器で処理すべきＪＪＰＩＩ　ｓ：、の数が増大する事
となった。この為パターン発生器を多数個（２００〜３
００回路以上）要する事となシ、回路規模が膨大化する
結果となった。ま九配線長も長くならざるを得す、信号
伝播時間が問題となシ、パターン検出センナと同期して
高速でビットパターンを発生させる事が因龜となった。
本発明・は上記した従来技術の欠点を無くシ。
高密度なマスクパターンに対しても、高速で安定なビッ
トパターンを発生させる・事を可能としたビットパター
ン発生装置を提供するにある。
本発明は次のように構成したことを特徴とする。
設計データから作成する１走作ライン分のビットパター
ンを格納する為のメモリを２回路用意し、一方のメモリ
に対しては、順次出力される検出センナの走査よ〕１ラ
イン先行したパターンデータＺ　５ｔ・’１１　ｓ　”
Ｍ・ｘｌｌ、・・曲ＺｚＪＺｚ、に基づき２値化ビツト
パターンを順次作成し格納する。同時に、他方のメモリ
からは、前走査時間内に作成し、格納が完了した２値ビ
ツトパターンを、検出センサ・２値化回路の出力２＠１
化データと同期して順次読み出し発生させる。このよう
にして、検出センサ０走査ラインに対して１走査ライン
先行したビットパターンを作成しながら同時に実時間で
ビットパターンを出力するもので、ライン走査の進行に
従りて、１１次。
ビットパターン作成用メモリとパターン出力用メモリを
切シ換えながら演算を実行する。
２値化ビツトパターンの作成は、１走査ラインに含まれ
るビット数を一定のビット長単位のバイトに分割し、各
バイト毎にｌｊＡ次論理演算を行ない、３：５１・：ｔ
ｊｔと比較し予めＲＯＭ内に記述されたバイト単位のビ
ットパターンのモデルの中から適するものを選択・読み
出し、バイト単位のパターンとして発生させピッドパ゛
ターン作成用メモリに格納する。これを全バイトに実行
し。
１つのデータｘ１１・ＪｍｌＫ対するビットパターンの
作成を完了させる０次に”ｓｌ　＊　”ｊｉに対して同
様にバイト単位でビットパターンデータを発生させ、既
に格納されたビットパターンとの論理和を実行しながら
同一メモリ内に再記憶させる。
このようにして１８・ｘ軸、・・・・・・”Ｉｖｈ　ｓ
：ａｍに対するビットパターンを順次格納し１走査分の
ビットパターンを完成させるものである； このビットパターンの発生に際し一足のビット長（バイ
ト）に分割し演算するのは、−走査ライン分の生ビット
を同時に演算実行する方法では演算速Ｉ［は短縮される
が、膨大なハードウェアを要する事とがる。この１バイ
トｔＳ成するビット数は、システムに要求される演算速
度を考慮し、許容出来る範囲で少くすれにハードウェア
を細索化が出来、笑用上望ましい為である。
以下図面に示した一実九例によって、本発明の詳細な説
明する。
本発明の具体例を、１走査ラインが１０２４１ｔの給水
で構成され、これを１６１を単位でビットパターンを発
生させる場合について示したものが第５図である。ここ
でパターンの始点・終点ビットアドレスを表わす’５ｒ
−１は、　　１０ｂｉｔの２進数で与えられるものとす
る。このアドレス１０ｂｉｔのうち上位６ｂｉｔは、１
走査ライン１０２４ｂ＊ｔを１６ｂｉｔ　（１バイト）
で分割した時の、小さい方からの分割位置（バイト・ア
ドレス）　’ＣＷＴを示す事とな９、これを各ｘＳＩ　
＊　’ＸＮとし、下位４ハｔを各’ＳＬ　＊　’ＪＩＬ
　　とする、ビットパターンは１ｌｓｘからｓ：ｘＨの
間のバイトに含まれ、他の部分には存在しない為、演算
も時間組幅の為このＸＳＸ≦Ｉ：ｃｓｒ≦’ｕについて
のみ行なう、パターンデータの作成は、先ずＲＡＭβ】
５１内の全ハｔに「０」を入力記憶する０次に与えられ
た”３１　’Ｑｌをラッチ回路ＬＳ、　Ｌ、　２１．２
２に各入力すると共に演算開始のバイトアドレスとなる
ＪＪｔ　　の上位４　ｂ　Ｌ　ｔ　Ｚ５Ｈを、演算実行
バイトアドレスを管理するバイトアドレスカウンタ２５
へも入力する。
アドレスカウンタ２５の出力ＺＣＮＴと、２ｇの上位６
４　Ｌ　ｔ　ＺｓＩ、　８Ｈの上位６ハｔＪｅｕｒ’ｋ
、各々コンパレータＡ、Ｂ２５，２４で比較する。この
時’ｓｘ　＜　号ｐｒｒ　＜ｘｘＩの条件が成立するバ
イトにつめては、全ビットがビットパターンとなる為Ｒ
ＵＭ２７を介さずＯＲゲート２９により全ビット「１」
を発生させるが、七ＮＹ＝勺Ｉ　又はＱｘｒ　＝　ｘｙ
　　のバイトは、この一部がビットパターンとなる為％
　：ｃＳ＊’Ｘの下位４ｂｉｔ　：ｔｚｌ　ＺＩＬ　で
決定されるパターンの終点ビットアドレス、始点ビット
アドレス々、ＡＬを、終点・始点ビットアドレス演算ｉ
！Ｓ２６より出力し。
ＲＣ）Ｒ２７に対するアドレス信号とし、必要なパター
ンを発生させる。
ＲＣ）Ｒ２７上には、第６図（α）＠（”）に示す１６
ｂｉｔ単位のモデルパターンを予め記憶させておき、ア
ドレス信号に対応した内容を読み出し、１６ｂｉｔパタ
ーンとして出力すると伴に、Ｒ／ｉＭ（ト）５１内の同
一バイトアドレスｘｃｉｒｒで示される領域内のデータ
をＩｈｔラッチ回路５４へ出力し、両者の論理和演算を
実行し、同一領域内へ再入力する。この時ｓｉｘ　”　
ｒｃｙの条件が満足される場合は、ｚｌ。
２１、に対する演算を終了するが、これ以外の場合は、
演算を継続する為、シーケンスコントロール回路２８に
よシバイトアドレスカウンタ２５をカウントアツプする
。
なお第６図（αＬ　Ｃｂ＋において、？！機は使用せず
。
メモリ内容は全て１６進コードで示すものとする。
また、４．　Ｂ、ｃ、Ｄ、Ｅ、ＦＦｉ、それぞれ１０゜
１１、１２．１５．１４．１５（但し１０進コード）で
ある。
コンパレータＡ、Ｂ２５，２４の出力で、　ｌ：ｍ　＞
　Ｑｐｔｒ＞　Ｚｓｘの条件成立時は、ＲＯＭ２７を介
さず、「１」入力用のＯＲゲート２９によｐ　１６ｂＬ
ｔ全て「１」のノくターンを作成し、７？−４１Ｍβ）
３１の−ｒｃＮＴで示されるアドレス領域に格納し、更
にアドレスカウンタ２５をカウントアツプする＠　”Ｉ
Ｎ　＝ＺＣＮＴ又はＱｉｒ　＝　七ｐｒｒの条件成立時
は、Ｒ１）Ｒ２７の内容をＡＬｓ　’Ｉで読み出し、２
ＣＮＴで示されるＲＪｉＭβ）５１の領域内のデータと
論理和演算を実行し、結果を同一領域内へ再入力し、’
３１　を釦　に対する演算を実行する。
＠７図はこの時作成されたビットパターンの作成結果例
を示したもので　ＪＩ：５　、町で示されるアドレス間
に全て「１」のデータが入力される事となる。
次に与えられた”１１　＋　’Ｈｚ　　を同様にラッチ
回路Ｌｓ、Ｌ、　２１．２２　Ｋ入力し、上記と同様の
演＠を実行する。これらを１走査パタ一ン作成に要する
全ての’Ｊ　ｓ　Ｑに対してｍＪ）返し実行し、２値ビ
ツトパターンの作成を行なうものである。
既に発明の要点で記述したように、ＲＡＭβ１５１によ
りビットパターンを作成している期間は。
Ｌ俵（Ａｓｏから既に作成されたビットパターンを出力
し１次の走査期間ではＲＡＭ斡）５１からビットパター
ンを出力し、ＲＡＭ（ＡｓＯに対してビットノ（ターン
を作成、格納する動作を繰夛返し実行し、実時間でビッ
トパターンを発生させるもので、この切替をパターン作
成・出力切替回路５２．５５で行なう。
ビットパターンの出力は、出力コントロール回路ｓ６に
よシ、出力用として切替えられた膿（５０，！ｉ１）内
から既に完成しているビットパターンｔ１４ｂ＊ｔ　Ｉ
Ｉ＃位で、シフトレジスタ５５にＩｊ次移しながら、外
部から与えられる同期クロックに対応して、シフトレジ
スタ３５よｌ）　１ｂｉｔずつ出力するものである。
以上絆しく説明したように、本発明によれば。
高密度化されたマスクパターンに対シテ、小規模な回路
構成で高速なビットパターンを実時間で発生出来る事と
なシ、従来技耐に比べ経済性。
高速性、性能Ｏ安定性と云う点で秀れた結果が得られる
ものである。
【図面の簡単な説明】
第１図は本発明の対象とされるべきマスクパターン検査
装置の全体概要図、第２図はマスクパターン検査装置に
与えられる予め準備されたバメーンの設計データ例の図
、第５図はビットパターン発生器よシ出力されるビット
パターンの一例図、第４図は従来のビットパターン発生
器のブロック図、第５図は本発明の具一体的な一＊ｍｆ
Ｉｌｔ−示すブロック図、第６図（Ｇ）及び（勾は本発
明に適要されるＲＣＪＭ内に記述されるべきモデルパタ
ーンの例を示す図、第７図は本発明の演算処理過程を示
す説明図である。 ２１：始点アドレスラッチ回路 ２２：終点アドレスラッチ回路 ２５．２４：コンパレータ ２５：バイトアドレスカウンメ ２６：終点ｅ始点ビットアドレス演算器２７：モデルパ
ターン格納用ＲＯＭ ２８ニジ−ケンスコントクール回路 ２９：ＯＲゲート ３０：ＲＡＭ（イ） ３１：　ＲＡＭ（ロ） ５２．５５：パターン作成出力切替回路３４：ビットパ
ターンラッチ回路 ３５：パターン出力用シフトレジスタ ３６：パターン出力用コントロール回路代理人弁理士　
薄　１）利　辛 第　１　口 第２図 筆４園 グ０・ンク 芸　　　　へ１・　二

Claims (1)

    【特許請求の範囲】
  1. １１走査ツインに含まれる各絵素に対して与えた一連の
    アドレスを用いて示されたパターンの存在位置ρ始点・
    終点を表わすアドレス”５１　”　”１１　＊　Ｊｊ＊
    　”　：ｖＩｈ　＋　””・・’Ｓ？　１１　”ａｓか
    ら１走査ライン分のビットパターンを作成するようにな
    したビットパターン発生装置において設計データから作
    成した１走査ライン分のビットパターンを格納する第１
    及び第２のメモリであって、一方のメモリに対しては順
    次出力される検出センナの走査より１ライン先行し九パ
    ターンデータ：Ｉ：ｓ１・’１１　、　ｘ＠　＠　２１
    ２　、　ｍｍ　２１．＠　５１゜に基づきビットパター
    ンを順次作成して格納し、同時に他方のメモリからは前
    走査時間内に作成し格納が完了してｂるビットパターン
    を検出センサの出力データと同期′して順次読み出し発
    生せしめるようになした第１及び第２のメモリと、ライ
    ン走査の進行に従って交互に上記メモリを切シ換えなが
    ら、検出センナ出力と同期してビットパターンを発生さ
    せる切換手段を設けた事を特徴とするビットパターン発
    生装置。
JP56160173A 1981-10-09 1981-10-09 ビツトパタ−ン発生装置 Granted JPS5861629A (ja)

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