JPS6246036B2 - - Google Patents

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JPS6246036B2
JPS6246036B2 JP56160173A JP16017381A JPS6246036B2 JP S6246036 B2 JPS6246036 B2 JP S6246036B2 JP 56160173 A JP56160173 A JP 56160173A JP 16017381 A JP16017381 A JP 16017381A JP S6246036 B2 JPS6246036 B2 JP S6246036B2
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JP
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cnt
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JP56160173A
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Mitsuzo Nakahata
Ikuo Kawaguchi
Kazuo Yamaguchi
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Hitachi Ltd
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Hitachi Ltd
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Publication date
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Priority to DE8282109329T priority patent/DE3278862D1/de
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Publication of JPS6246036B2 publication Critical patent/JPS6246036B2/ja
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/03—Digital function generators working, at least partly, by table look-up
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/42—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of patterns using a display memory without fixed position correspondence between the display memory contents and the display position on the screen

Description

【発明の詳細な説明】 本発明はIC・LSI等の半導体製造に使用される
ウエハへのパターン焼付け原版となるマスク上の
パターン欠陥の有無を設計データ値と比較し検査
するマスクパターン検査装置に関するもので、特
に設計データ値から自動的にビツトパターンを発
生する装置に関する。
第１図は設計データ値との比較によりパターン
の欠陥検査を行なうマスクパターン検査装置のブ
ロツク図であり、図において１は設計データを蓄
積したメモリ、２は演算回路、３はビツトパター
ン発生器、４は欠陥判定回路、５はパターン検出
センサ、６は２値化回路、７はクロツク発生回
路、８は供試マスクである。本図でパターン検出
センサ５の出力を２値化する２値化回路６から
は、第３図の例に示すように、マスクパターン像
に対する検出センサの走査に対応し、ｉ＝０；ｊ
＝０，１，２，３，……ｎ ｉ＝１；ｊ＝０，
１，２，３……ｎの順序で、順次２値化データが
得られる。ビツトパターン発生器３は、第２図に
示すようにメモリ１内に蓄えられた各パターンの
頂点座標データから、演算により各走査ライン毎
にパターンの存在座標ｊの始点・終点アドレスｘ
s1・ｘe1・ｘs2・ｘe2，……ｘsn・ｘenを算出し、
このデータに基づきビツトパターン発生器３によ
り検出センサ５からの２値データ出力クロツクと
同期して基準パターンを発生させるものである。
従来このビツトパターン発生器には、第４図に
示すようにｘs・ｘeのラツチ回路１０，１１及び
このラツチデータと走査アドレスカウンタとの大
小判定を行なうコンパレータ回路１２，１３を有
するパターン発生回路３１〜３oを、ｘs1・ｘe1，
ｘs2・ｘe2，……ｘsn・ｘenの存在し得る個数だ
け用い、走査クロツクと同期して２値のビツトパ
ターンを実時間で発生させる方法が用いられて来
た。
しかし近年のIC，LSIの高密度化に伴なつてマ
スクパターンの密度が増大し、従つてビツトパタ
ーン発生器で処理すべきｘs・ｘeの数が増大する
事となつた。この為パターン発生器を多数個
（200〜300回路以上）要する事となり、回路規模
が膨大化する結果となつた。また配線長も長くな
らざるを得ず、信号伝播時間が問題となり、パタ
ーン検出センサと同期して高速でビツトパターン
を発生させる事が困難となつた。
本発明は上記した従来技術の欠点を無くし、高
密度なマスクパターンに対しても、高速で安定な
ビツトパターンを発生させる事を可能としたビツ
トパターン発生装置を提供するにある。
即ち、本発明は、上記目的を達成するために、
１走査ラインに含まれる各絵素に対して与えた一
連のアドレスを用いて示されたパターン毎１〜ｎ
の存在位置の始点・終点を表すアドレスｘS1・ｘ
E1〜ｘSo・ｘEoから１走査ライン分のビツトパタ
ーンを順次作成するようになしたビツトパターン
発生装置において、上記１走査ラインについて所
定数のビツト単位毎のバイトに分割し、この分割
されたバイト毎のアドレスを指定する第１の指定
手段と、該第１の指定手段により上記パターン毎
の存在位置の始点・終点を表すアドレスに対応す
るパターン毎の存在位置の始点・終点を表すバイ
トのアドレスｘSH・ｘEHとバイト内のアドレスｘ
SL・ｘELとを保持するラツチ回路と、上記１走査
ライン上のバイト毎のアドレスを計数するバイト
アドレスカウンタと、上記ラツチ回路に保持され
たパターン毎の存在位置の始点・終点を表すバイ
トのアドレスと上記バイトアドレスカウンタで計
数されたバイトのアドレスとを比較する比較手段
と、該比較手段により上記バイトアドレスカウン
タで計数されたバイトのアドレスｘCNTが、パタ
ーンが存在する始点のバイトのアドレスｘSHとパ
ターンが存在する終点のバイトのアドレスｘEHと
の間にあるときパターン有りのビツトデータを発
生する発生手段と、上記比較手段により上記バイ
トアドレスカウンタで計数されたバイトのアドレ
スｘCNTが、パターンが存在する始点及び終点の
バイトのアドレスｘSH，ｘEHと一致したときバイ
ト内のアドレスを指定する第２の指定手段と、上
記バイト毎のモデルパターンを予め記憶すると共
に記憶されたモデルパターンの中から上記第２の
指定手段の指定により選択して読み出す第１の記
憶手段と、予め１走査ライン分のビツトについて
パターン無しのデータがセツトされ、このデータ
を上記発生手段及び第１の記憶手段から出力され
たパターン有りのデータでもつて書き換える第２
及び第３の記憶手段と、各ライン走査の進行に従
つて上記第２及び第３の記憶手段を交互に切り換
えながら、被検査パターンを撮像する検出センサ
の走査出力と同期してビツトパターンを発生させ
る切り換え手段とを備えたことを特徴とするビツ
トパターン発生装置である。
このビツトパターンの発生に際し一定のビツト
長（バイト）に分割し演算するのは、一走査ライ
ン分の全ビツトを同時に演算実行する方法では演
算速度は短縮されるが、膨大なハードウエアを要
する事となる。この１バイトを構成するビツト数
は、システムに要求される演算速度を考慮し、許
容出来る範囲で少くすればハードウエアを簡素化
が出来、実用上望ましい為である。
以下図面に示した一実施例によつて、本発明を
詳細に説明する。
本発明の具体例を、１走査ラインが1024bitの
絵素で構成され、１走査ラインについて16bit単
位（１バイト）でビツトパターンを発生させる場
合について示したものが第５図である。ここで、
パターン毎の始点のビツトアドレスをxS、終点
のビツトアドレスをxEとし、各々10bitの２進数
で与えられるものとする。これらアドレス10bit
の内、上位6bitは、１走査ライン1024bitを16bit
（１バイト）で分割した時の、端からの分割位置
（バイトアドレス）ｘCNTを示すことになり、これ
らの各々をｘSH，ｘEHとする。更にこれらアドレ
ス10bitの内、下位4bitを各々ｘSL，ｘELとする。
１つのパターンは、必ずｘSHからｘEHの間のバイ
トに含まれる関係から演算時間短縮のため、ｘSH
≦ｘCNT≦ｘEHについてのみビツトパターン発生
処理を行なう。パターンデータの作成は、先ず
RAM(B)31及びRAM(A)30共に全bitについてパター
ン無しという「０」を入力し、記憶させる。次に
メモリ１から演算回路２を介して１走査ライン上
のパターン毎の始点・終点のビツトアドレス
xS・xEが順次ラツチ回路LS２１・LE２２の
各々に入力される。更に演算開始のバイトアドレ
スとなる最初のパターンの始点のビツトアドレス
xSの上位6bitであるバイトアドレスｘSHを、演算
実行バイトアドレスを管理するバイトアドレスカ
ウンタ２５へも入力する。バイトアドレスカウン
タ２５は、先ずバイトアドレスｘCNTが記憶さ
れ、その後シーケンスコントロール回路２８から
出力されるカウンタクロツク信号を計数してバイ
トアドレスｘCNTを算出する。次にコンパレータ
Ａ２３及びＢ２４は、バイトアドレスカウンタ２
５の出力ｘCNTとパターン毎の始点のバイトアド
レスｘSH及び終点のバイトアドレスｘEHとについ
て比較する。バイトアドレスカウンタ２５の出力
ｘCNTがパターン毎の始点のバイトアドレスｘSH
に一致するとコンパレータＢ２４からは、ｘSH＝
ｘCNT＝“１”なる信号が終点・始点ビツトアドレ
ス演算器２６のANDゲートに入力され、一方ラ
ツチ回路LS２１から始点の下位4bitからなるｘSL
なる信号がANDゲートに入力され、ANDゲート
からは始点バイトのビツトパターンを形成するた
めのローアドレス指定信号ALを出力し、更にコ
ンパレータＡ２３からはｘEH＞ｘCNTなる関係か
ら“１”なる信号が終点・始点ビツトアドレス演
算器２６のORゲートに入力されてORゲートから
“Ｆ＝1111”なるハイアドレス指定信号AHを出
力し、ROM２７は、指定されたアドレス信号に
基いて予め記憶されたモデルパターンの中から選
択して始点バイトに対応するモデルビツトパター
ンを発生する。次ににバイトアドレスカウンタ２
５の出力ｘCNTがｘSH＜ｘCNT＜ｘEHなる関係のバ
イトについて、シーケンスコントロール回路２８
は、コンパレータＡ２３及びＢ２４からの指定を
受け、全てのビツトについてパターン有りに相当
する「１」なる信号をROM２７を介さずに直接
出力する。これによりROM２７の処理時間が必
要なく、高速度でパターン有りのビツトパターン
を発生することができる。次にバイトアドレスカ
ウンタ２５の出力ｘCNTがパターン毎の始点のバ
イトアドレスｘEHに一致するとコンパレータＢ２
４からは、“０”なる信号が終点・始点ビツトア
ドレス演算器２６のANDゲートに入力され、
ANDゲートからは“０＝0000”なるローアドレ
ス指定信号ALを出力し、更にコンパレータA23
からはxEH＞ｘCNTでなくなる関係から“０”な
る信号が終点・始点ビツトアドレス演算器２６の
ORゲートに入力され、一方ラツチ回路LE２２か
ら終点の下位4bitからなるｘELなる信号がORゲ
ートに入力され、ORゲートからは終点バイトの
ビツトパターンを形成するためのハイアドレス指
定信号AHを出力し、ROM２７は、指定されたア
ドレス信号に基いて予め記憶されたモデルパター
ンの中から選択して終点バイトに対応するモデル
ビツトパターンを発生する。
ROM２７上には、第６図ａ，ｂに示すように
16bit単位のモデルパターンを予め記憶させてお
き、アドレス信号に対応した内容を読み出し、
16bitパターンとして出力すると伴に、RAM(B)３
１内の同一バイトアドレスｘCNTで示される領域
内のデータをBitラツチ回路３４へ出力し、両者
の論理和演算を実行し、同一領域内へ再入力す
る。このように論理演算を実行するのは、同じバ
イトにおいて２つのパターンが現われても、最初
のパターンを消去せずにその最初のパターンに新
たなパターンを重ねてRAM(B)３１内に記憶させ
るためにある。そしてｘEH＝ｘCNTの条件が満足
されるとそのパターンは終了したことになるの
で、演算は終了する。次に同じ走査ラインにおい
て、シーケンスコントロール回路２８はカウンタ
クロツク信号を出力し、バイトアドレスカウンタ
２５をカウントアツプし、新たなパターンが発生
すると、上記と同様な演算を繰り返す。
なお第６図ａ，ｂにおいて、空欄は使用せず、
メモリ内容は全て表示しやすいため16進コード
（ヘキサコード）で示す。実際は２進コードで記
憶されている。Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆは、それ
ぞれ16進コードの10，11，12，13，14，15を意味
する。コンパレータＡ，Ｂ２３，２４の出力で、
ｘEH＞ｘCNT＞ｘSHの条件成立時は、ROM２７を
介さず、「１」入力用のORゲート２９により
16bit全て「１」のパターンを作成し、RAM(B)３
１のｘCNTで示されるアドレス領域に格納し、更
にアドレスカウンタ２５をカウントアツプする。
ｘSH＝ｘCNT又はｘEH＝ｘCNTの条件成立時は、
ROM２７の内容をＡL，ＡHで読み出し、ｘCNTで
示されるRAM(B)３１の領域内のデータと論理和
演算を実行し、結果を同一領域内へ再入力し、ｘ
S1，ｘE1に対する演算を実行する。第７図はこの
時作成されたビツトパターンの作成結果例を示し
たもので、最初のパターンの始点xSが12である
ことから、ｘSHが“０”であり、終点xEが1019
であることから、ｘEHが“23”となる。実際には
１走査ラインには複数のパターンが発生するので
終点は最少ない値を示すことになる。バイトアド
レスカウンタ２５の出力XCNTが“０”となると
AHが“Ｆ＝1111”となり、ALが“Ｃ＝1100”と
なり、ROM２７から16bit単位のモデルパターン
として“FOOO”＝「000000000001111」が選択さ
れ、同２値ビツトパターンが出力される。その後
バイトアドレスが“22”になるまでシーケンスコ
ントロール回路２８から「１」なる信号がORゲ
ート２９に印加されてその間全てのビツトについ
て「１」なる信号がRAMに書き込まれることに
なる。そしてバイトアドレスカウンタ２５の出力
XCNTが“23”となると、ALが“０＝0000”と
なり、AHが“Ｂ＝1011”となりROM２７から
16bit単位のモデルパターンとして“OFFF”＝
「111111111110000」が選択され、同２値ビツトパ
ターンが出力される。次に新たなパターンについ
て与えられた始点・終点ｘS2，ｘE2を同様にラツ
チ回路ＬS，ＬE，２１，２２に入力し、上記と同
様の演算を実行する。これらを１走査パターン作
成に要する全てのｘS，ｘEに対して繰り返し実行
し、２値ビツトパターンの作成を行なうものであ
る。
既に発明の要点で記述したように、RAM(B)３
１によりビツトパターンを作成している期間は、
RAM(A)３０から既に作成されたビツトパターン
を出力し、次の走査期間ではRAM(B)３１からビ
ツトパターンを出力し、RAM(A)３０に対してビ
ツトパターンを作成、格納する動作を繰り返し実
行し、実時間でビツトパターンを発生させるもの
で、この切替をパターン作成・出力切替回路３
２，３３で行なう。
ビツトパターンの出力は、出力コントロール回
路３６により、出力用として切替えられたRAM
３０，３１内から既に完成しているビツトパター
ンを16bit単位で、シフトレジスタ３５に順次移
しながら、外部から与えられる同期クロツクに対
応して、シフトレジスタ３５より1bitずつ出力す
るものである。
以上詳しく説明したように、本発明によれば、
高密度化されたマスクパターンに対して、小規模
な回路構成で高速なビツトパターンを実時間で発
生出来る事となり、従来技術に比べ経済性、高速
性、性能の安定性と云う点で秀れた効果が得られ
るものである。
【図面の簡単な説明】
第１図は本発明の対象とされるべきマスクパタ
ーン検査装置の全体概要図、第２図はマスクパタ
ーン検査装置に与えられる予め準備されたパター
ンの設計データ例の図、第３図はビツトパターン
発生器より出力されるビツトパターンの一例図、
第４図は従来のビツトパターン発生器のブロツク
図、第５図は本発明の具体的な一実施例を示すブ
ロツク図、第６図ａ及びｂは本発明に適要される
ROM内に記述されるべきモデルパターンの例を
示す図、第７図は本発明の演算処理過程を示す説
明図である。 ２１：始点アドレスラツチ回路、２２：終点ア
ドレスラツチ回路、２３，２４：コンパレータ、
２５：バイトアドレスカウンタ、２６：終点・始
点ビツトアドレス演算器、２７：モデルパターン
格納用ROM、２８：シーケンスコントロール回
路、２９：ORゲート、３０：RAM(A)、３１：
RAM(B)、３２，３３：パターン作成出力切替回
路、３４：ビツトパターンラツチ回路、３５：パ
ターン出力用シフトレジスタ、３６：パターン出
力用コントロール回路。

Claims (1)

    【特許請求の範囲】
  1. １ 走査ラインに含まれる各絵素に対して与えた
    一連のアドレスを用いて示されたパターン毎（１
    〜ｎ）の存在位置の始点・終点を表すアドレスｘ
    S1・ｘE1〜ｘSo・ｘEoから１走査ライン分のビツ
    トパターンを順次作成するようになしたビツトパ
    ターン発生装置において、上記１走査ラインにつ
    いて所定数のビツト単位毎のバイトに分割し、こ
    の分割されたバイト毎のアドレスを指定する第１
    の指定手段と、該第１の指定手段により上記パタ
    ーン毎の存在位置の始点・終点を表すアドレスに
    対応するパターン毎の存在位置の始点・終点を表
    すバイトのアドレスｘSH・ｘEHとバイト内のアド
    レスｘSL・ｘELとを保持するラツチ回路と、上記
    １走査ライン上のバイト毎のアドレスを計数する
    バイトアドレスカウンタと、上記ラツチ回路に保
    持されたパターン毎の存在位置の始点・終点を表
    すバイトのアドレスと上記バイトアドレスカウン
    タで計数されたバイトのアドレスとを比較する比
    較手段と、該比較手段により上記バイトアドレス
    カウンタで計数されたバイトのアドレスｘCNT
    が、パターンが存在する始点のバイトアドレスｘ
    SHとパターンが存在する終点のバイトのアドレス
    ｘEHとの間にあるときパターン有りのビツトデー
    タを発生する発生手段と、上記比較手段により上
    記バイトアドレスカウンタで計数されたバイトの
    アドレスｘCNTが、パターンが存在する始点及び
    終点のバイトのアドレスｘSH，ｘEHと一致したと
    きバイト内のアドレスを指定する第２の指定手段
    と、上記バイト毎のモデルパターンを予め記憶す
    ると共に記憶されたモデルパターンの中から上記
    第２の指定手段の指定により選択して読み出す第
    １の記憶手段と、予め１走査ライン分のビツトに
    ついてパターン無しのデータがセツトされ、この
    データを上記発生手段及び第１の記憶手段から出
    力されたパターン有りのデータでもつて書き換え
    る第２及び第３の記憶手段と、各ライン走査の進
    行に従つて上記第２及び第３の記憶手段を交互に
    切り換えながら、被検査パターンを撮像する検出
    センサの走査出力と同期してビツトパターンを発
    生させる切り換え手段とを備えたことを特徴とす
    るビツトパターン発生装置。
JP56160173A 1981-10-09 1981-10-09 ビツトパタ−ン発生装置 Granted JPS5861629A (ja)

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