JPH0622195B2

JPH0622195B2 - 荷電ビ−ム描画装置

Info

Publication number: JPH0622195B2
Application number: JP62043576A
Authority: JP
Inventors: 雅之丸尾
Original assignee: Toshiba Machine Co Ltd
Current assignee: Shibaura Machine Co Ltd
Priority date: 1987-02-26
Filing date: 1987-02-26
Publication date: 1994-03-23
Anticipated expiration: 2009-03-23
Also published as: JPS63211626A; US4951216A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、電子ビームやイオンビーム等を用いて試料上
に所望パターンを描画する荷電ビーム描画装置に係わ
り、特にパターンのリサイズ機能を備えた荷電ビーム描
画装置に関する。

［従来の技術］近年、半導体ウェハやマスク等の試料上に所望パターン
を形成するものとして、各種の電子ビーム描画装置が用
いられている。この装置では、ＣＡＤ等により作成され
たＬＳＩのパターンデータを、電子ビーム描画に許され
るビットデータに変換し、このビットデータに基づいて
ビームのＯＮ・ＯＦＦを制御することにより、試料上に
所望のパターンを描画する。

ところで、ＬＳＩの開発においては、その電気的特性を
微妙に調整するために、パターンの太さを変える場合が
ある。これをリサイズと称するが、従来のリサイズでは
ＣＡＤに遡ってパターンの偏向を行ったり、描画装置の
描画データを変換ソフトウェアにより変更する必要があ
った。このため、その処理時間や手間が多大に掛かり、
開発の効率を妨げていた。

即ち、ＣＡＤのデータを変更してリサイズ処理を行う場
合には、ＬＳＩの多数のパターンに対して寸法変更の指
示をする必要があり、さらにこの変更したデータを描画
装置に対応したフォーマットに変更する必要がある。ま
た、描画装置の描画データをリサイズ処理する変換プロ
グラムの実行は、描画データが大きい（複雑な）ほど時
間が掛かることになる。通常、ＬＳＩは１０〜２０層の
パターンの組合わせで形成されているので、これらの処
理は全ての層に対して行う必要がある。以上のことから
従来技術では、ＬＳＩのパターンを僅かに変更するにも
多大の手間と時間を必要としていた。

［発明が解決しようとする問題点］このように従来、ＬＳＩパターンのリサイズ処理を行う
には多大の手間と時間を要し、これがリサイズ処理の困
難性を招く要因となっていた。また、この問題は電子ビ
ーム描画装置に限らず、イオンビームを用いたイオンビ
ーム描画装置についても同様に言えることである。

本発明は上記事情を考慮してなされたもので、その目的
とするところは、従来手間と時間の掛かったりリサイズ
処理を、パターンの増減値をハードウェアにセットする
だけで任意に、且つリアルタイムで行うことができ、リ
サイズ処理の容易化をはかり得る荷電ビーム描画装置を
提供することにある。

［問題点を解決するための手段］本発明の骨子は、ＣＡＤで作成されたＬＳＩのパターン
データをビットデータに変換した後に、このビットデー
タをハードウェアでリサイズ処理することにある。

即ち本発明は、ＬＳＩのパターンデータをビットデータ
に変換するビット変換回路と、このビット変換回路で得
られたビットデータを記憶するビットマップメモリと、
このビットマップメモリからデータを読出して荷電ビー
ムをオン・オフする偏向器に与える読出し回路と、上記
ビットマップメモリと読出し回路との間に介在され、ビ
ットデータとして表現されるパターンの大きさを可変す
るリサイズ回路とを具備してなる荷電ビーム描画装置で
あり、前記リサイズ回路を、処理図形中の特定アドレス
及び該アドレスを囲む複数の隣接アドレスに対応してい
るビットマップメモリ中のビットデータを抽出する出力
抽出手段と、上記隣接アドレスに対応しリサイズの方向
によって各隣接アドレス毎に“１”或いは“０”のデー
タを設定するリサイズパラメータ設定手段と、前記出力
抽出手段により抽出された特定アドレスを囲む複数の隣
接アドレスの各データと該隣接アドレスに対応する上記
リサイズパラメータ設定手段により設定された各データ
との論理演算を行い、前記特定アドレスのビットデータ
を決定して前記読出し回路に供給する論理演算手段とか
ら構成するようにしたものである。

［作用］本発明によれば、出力抽出手段，リサイズパラメータ設
定手段及び論理演算手段からなるリサイズ回路により、
ビットデータに基づいてリサイズ処理することができ
る。即ち、ＬＳＩのパターンデータをビットデータに変
換したのち、このビットデータをハードウェアによりリ
サイズ処理することができる。従って、リサイズ処理と
通常の描画を同時に（リアルタイムで）行うことがで
き、描画時間の増加を最小にでき、且つリサイズ処理に
要する手間をなくすことが可能となる。

また、描画フリームの繋ぎ部分では、そのフレームの最
後で次のフレームに接する部分を一定の幅だけ切出して
メモリに記憶しておき、次のフレームの描画時にこのデ
ータを使用して処理するようにすれば、繋ぎ部分も正常
にリサイズを行うことができる。さらに、リサイズ処理
は、ゲートロジックを使用した演算子にて行うが、この
部分にて複数ビット（例えば１６ビット）を並列に処理
すれば、時間効率良いリサイズ処理が可能となる。

［実施例］以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わる電子ビーム描画装置
を示す概略構成図である。ＬＳＩ等のパターンは、その
形を外径寸法と位置を数値で表わした細かな単位図形の
集合（＝図形データ）として扱われる。本装置はラスタ
スキャン方式の描画装置であり、上記データをビットデ
ータに変換し、この情報を元にビームのＯＮ−ＯＦＦを
行い、試料上に所望パターンを描画するものである。

即ち、磁気ディスク１１に記憶された図形データはＣＰ
Ｕ１２によりビット変換回路１３に送られ、ビットデー
タに変換されてビットマップメモリ１４に記憶される。
ビットマップメモリ１４に記憶されたデータは、後述す
るリサイズ回路１５を介して読出し回路１６により読出
され、シリアルデータとして電子ビーム光学系のブラン
キング用偏向器２２に与えられる。ここで、試料２４を
載置した試料台２５の移動はタイミング回路１７にて検
出され、このタイミング回路１７により試料台２５の移
動に同期してビットデータは読出される。また、タイミ
ング回路１７からのタイミング信号は偏向回路１８に送
られ、ビーム走査用偏向器２３に与えられる。従って、
電子銃２１から放出された電子ビームは試料２４上で走
査されると共にＯＮ−ＯＦＦ制御され、これにより試料
２４上に所望パターンが描画されるものとなっている。

上記構成において、本実施例が従来装置と異なる点はビ
ットマップメモリ１４と読出し回路１６との間にリサイ
ズ回路１５を設け、リアルタイムのリサイズ機能を持た
せたことにある。このリサイズ機能について説明する。
ビットマップメモリ１４に記憶されたビットデータは描
画する順にビットパラレル（例えば８，１６ビットで）
で読出され、リサイズ回路１５内のパイプラインにてリ
サイズ処理される。その後、読出し回路１６に送られて
シリアルデータに変換され、ビームのＯＮ−ＯＦＦに供
される。従って、描画前の処理として必要なことは、リ
サイズ回路１５のセットアップと、タイミング信号がく
る前に読出し回路１６にデータを送れるように、ビット
マップメモリ１４のデータのうち先頭に描画される分を
先読みしてリサイズ処理を済ませておくことである。残
りの部分のデータは、タイミング信号に同期して次々と
データをパイプラインで処理して読出し回路１６にデー
タを渡すので、描画中はリサイズに要する時間は殆ど表
面にでない。

第２図はリサイズ回路１５の構成の一例を示す図であ
り、リサイズ回路１５はリサイズパイプライン２７とフ
レームバッファメモリ２８から構成されている。この例
では、ビットマップメモリ１４から読出されたビットデ
ータ（１６ビットパラレル）をリサイズパイプライン２
７に流す。リサイズ処理されたビットデータ（１６ビッ
トパラレル）は読出し回路１６に送られる。また、描画
フレームの繋ぎの部分が正常に描画されるように、前の
フレームの処理の時にフレームの終了の部分の一部（こ
の例では３２ビット分）を切出してフレームバッファメ
モリ２８に記憶しておく。そして、描画するフレームの
先頭にこのデータを加えてリサイズパイプライン２７に
送り演算すると共に、次のフレームのためにそのフレー
ムの最後の部分をフレームバッファメモリ２８に記憶す
る。これらの各部の制御は、タイミング回路１７により
行われる。

第３図はフレーム間にまたがる図形のリサイズ方法を説
明するための模式図である。ラスタスキャン方式では、
ラスタの幅（即ちビームの偏向幅）に制限があるので、
一つのパターン範囲３１を描画するには、描画フレーム
３２（３２_１，〜，３２_４）と言う単位で細長く区切っ
た部分に分割して順に描画する。従って、２つのフレー
ムにまたがるパターン３３やフレームの端にあるパター
ン３４では互いのフレームの処理に隣のフレームのデー
タが必要となる。この隣接フレームのデータを利用する
ために、前記フレームバッファメモリ２８を用いている
のである。なお、３５，３６は上記のパターン３３，３
４をプラスリサイズして太らせた例を示している。ま
た、３７はビームの１スキャン（１ラスタ）を示してい
る。

第４図は、隣のフレームのパターンとの関係をいかに旨
くしてリサイズ処理を行うかを説明するための模式図で
ある。これを、第２図のハードウェアについて説明す
る。ビットマップメモリ１４から送られてくるパターン
データ４１は描画フレーム単位で送られてくる。また、
フレームバッファメモリ２８には前のフレームのデータ
のうち最大リサイズ量の２倍の幅のデータ４２が記憶さ
れている。これらの２つのデータを連続してリサイズパ
イプライン２７に流し、処理されたデータのうち最大リ
サイズ量だけ前フレーム側にシフトした部分４３を読出
し回路１６に送る。また、次のフレームの処理のため
に、パターンデータ４１のうち次フレームに接する部分
（最大リサイズ量の２倍だけ）４４をフレームバッファ
メモリ２８に記憶しておく。

以上の処理を全フレームに実行することにより、隣接フ
レームとの関係を正しくリシサイズ処理した描画が可能
である。なお、先頭フレームでは４２のデータを空デー
タとして処理する。また、最終フレームの最後の部分が
描画されずにフレームバッファメモリ２８に残っている
ので、そのデータ４２とビットマップメモリ１４からの
データ４１の代りに空データから１フレーム分のデータ
を作り描画する。このため、実際の描画フレーム数より
１フレーム余分に描画する必要があるが、そのために必
要な時間は全体から見たら僅かである。

第５図は前記リサイズパイプライン２７の具体的な構成
を示すブロック図である。この例では１６ビットパラレ
ルに送られてくるビットデータをパラレルにリサイズ処
理している。従って、データのシフト周期の１６倍の効
率でリサイズ処理することができる。リサイズパイプラ
イン２７は、リサイズ演算を行うリサイズゲート（論理
演算手段）５１、リサイズの方向性を指定するリサイズ
パラメータレジスタ（リサイズパラメータ設定手段）５
２、さらに出力抽出手段としての１６ビット×６４段の
シフトレジスタ５３及び１６ビット×１段のレジズタ５
４とで構成されている。この例では、１フレームの幅を
１０２４ビット、フレームバッファモリ２８のデータを
３２ビット（１６ヒット×２）として扱っている。従っ
て、リサイズゲート５１には３×３のマトリックスのデ
ータ（例えばＡ′〜Ｉ′）が同時に供給されることにな
る。

入力データは１６ビットパラレルで１スキャン分のデー
タが、まずフレームバッファメモリ２８から２回、続い
てビットマップメモリ１４から６４回（64×16＝1024ビ
ット）、シフトクロックに同期して入力される。これら
の信号は、直列接続されたシフトレジスタ５３及びレジ
スタ５４を伝わって次々に転送される。データはスキャ
ン単位で次々に送られて、１フレーム分のデータが連続
して処理される。

リサイズパラメータレジスタ５２には８ビットのリサイ
ズの方向性を指定するパラメータＰ_０〜Ｐ_７がセットさ
れており、このデータとシフトレジスタ５３やレジスタ
５４の出力の各データがリサイズゲート５１で処理され
て１６ビットパラレルに出力される。そして、次々に入
力されるデータはリサイズ処理され出力されることにな
る（パイプライン処理）。なお、第５図中Ａ〜Ｉはある
クロックにおけるリサイズゲート５１への入力データの
イメージであり、第４図中Ａ′〜Ｉ′のデータである。
このデータＡ′〜Ｉ′は、１ライン（1024ビット）のう
ちの１６ビットに相当するものである。

第６図は第４図のＡ′〜Ｉ′の部分を拡大して示す図で
あり、先と同様に各レジスタの出力Ａ〜ＩがＡ′〜Ｉ′
に相当する。ここで判り易くするために、各データはそ
のビットの位置（アドレス）を０〜15の数字で表わし、
それぞれのアドレスを(A-0)，(B-8)のように表わすこと
にする。第６図は描画するデータ一部を切出したもので
あり、このデータの窓にフレームデータが１６ビット単
位で次々に現れる様子がイメージされる。

第７図は、リサイズゲート５１の一例を示す回路構成図
である。この回路は１ビットのプラスリサイズ（肉付
け）の行うものである。リサイズゲート５１は１６組の
ゲート回路７０（７０_０〜７０_１５）で構成され、各ゲ
ート回路７０は２入力のＡＮＤゲート７１を８個と９入
力のＯＲゲート７２を１個との組合わせで形成される。
ここで、ＡＮＤゲート７１の一方の入力端にはリサイズ
パラメータＰ_０〜Ｐ_７がそれぞれ与えられる。そして、
ＡＮＤゲート７１の他方の入力端Ｓ_０〜Ｓ_８には、第８
図に示す如く処理図形の中心アドレス及びその周辺アド
レスのデータが与えられる。例えば、１段目のゲート回
路７０_０には、Ｓ_０〜Ｓ_８に（A-15,B-0,B-1,D-15,E-0,
E-1,G-15,H-0,H-1）のデータが与えられる。ゲート回路
７０_１〜７０_１５についても同様に、中心アドレスを(
E-0)〜(E-15)としたときのデータが与えられる。

ゲート回路７０_０の動作としては、処理図形の中心アド
レス(E-0) に対してその周囲のアドレスに図形が存在す
る時はその中心アドレスに図形が拡大することになる。
他のゲート回路７０_１〜７０_１５についても同様であ
る。なお、リサイズパラメータＰ_０〜Ｐ_７は、リサイズ
の方向付けを行うものであり、全方向に等しくリサイズ
する時は全て“１”のデータが与えられる。

第９図は３×３のマトリックス演算子８１が図形８２を
処理する様子を表わしている。演算子８１の中心アドレ
ス(E-0) は周囲の図形のうちアドレス(H-1) にデータが
存在するので、結果として図形が拡張される。そして、
この演算子８１をラスタスキャンと同様にして順次走査
することにより、リサイズ処理が行われる。第１０図は
元の図形８２をリサイズ処理した後の図形８３を示して
いる。

リサイズパラメータを変えると、リサイズの方向性を指
定することができる。例えば、第１１図に示す如きパラ
メータ（Ｐ_０，Ｐ_３，Ｐ_６が０でそれ以外が１）を用い
て、第１２図（ａ）に示す如き図形８４に対してリサイ
ズ処理の演算を行うと、第１２図（ｂ）に示す如き図形
８５が得られる。つまり、上下及び左方向のパターンの
太りはあるが、右方向には太りがない。このようにリサ
イズパラメータを種々変えることにより、リサイズ演算
に方向性を持たせることができる。

かくして本実施例によれば、リサイズパラメータを設定
するのみで、ＬＳＩのパターンを任意の方向に拡大する
ことができる。そしてこの場合、リサイズ処理をリサイ
ズゲート５１，リサイズパラメータ５２，及びレジスタ
５３，５４等のハードウェアで行うことができるので、
電子ビーム描画とリアルタイムでリサイズ処理を行うこ
とができる。従って、描画時間の増大を招くことなくリ
サイズ処理が可能となり、ＬＳＩパターンの大きさの変
更を極めて容易に行うことができる。また、ＣＡＤでパ
ターンの再設計をしたり、パターンデータを計算機で変
換処理する等の操作が不要となり、その有用性は絶大で
ある。

なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記リサイズパイプラインによる演算は１
ビットのプラスリサイズであるが、このパイプラインを
複数段重ねることにより、多数ビットのリサイズを行う
ことができる。また、実施例では演算を３×３のマトリ
ックスで行ったが、これを５×５にすれば２ビットのリ
サイズ、７×７にすれば３ビットのリサイズ、 (2n+1)×(2n+1)にすればｎビットのリサイズを一つの演
算子で行うことができる。また、第１３図はマイナスリ
サイズ演算子の例であり、ＡＮＤゲート９１，ＯＲゲー
ト９２及びＮＯＴゲート９３から構成される。さらに、
第１４図のようにリサイズパイプライン２７の入力及び
出力にエクスクルーシブＯＲゲート９４，９５を入れる
ことにより、プラスマイナス切換え信号を０にすればプ
ラスリサイズ、１にすればマイナスリサイズに変更する
ことが可能である。また、電子ビーム描画装置に限ら
ず、イオンビーム描画装置に適用できるのは、勿論のこ
とである。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。

［発明の効果］以上詳述したように本発明によれば、ＬＳＩのパターン
をハードウェアにより簡単にリサイズ処理することがで
き、さらにこのリサイズ処理を荷電ビーム描画と同時に
行うことができる。このため、リサイズ処理に必要な手
間や時間を省略することができ、ＬＳＩ製造等に適用し
て絶大なる効果を発揮する。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる電子ビーム描画装置
を示す概略構成図、第２図はリサイズ回路の一例を示す
ブロック図、第３図及び第４図はフレーム間にまたがる
図形のリサイズ方法を説明するための模式図、第５図は
リサイズパイプラインの一例を示すブロック図、第６図
は第４図の一部を拡大して示す模式図、第７図はリサイ
ズゲートの具体例を示す回路構成図、第８図はリサイズ
ゲートに入力されるデータを示す図、第９図及び第１０
図はリサイズ処理の原理を説明するための模式図、第１
１図はリサイズパラメータの他の例を示す模式図、第１
２図は第１１図のリサイズパラメータでリサイズ処理し
たときの図形拡大の様子を示す模式図、第１３図及び第
１４図は変形例を説明するための回路構成図である。１１……磁気ディスク、１２……ＣＰＵ、１３……ビッ
ト変換回路、１４……ビットマップメモリ、１５……リ
サイズ回路、１６……読出し回路、１７……タイミング
回路、１８……偏向回路、２１……電子銃、２２，２３
……偏向器、２４……試料、２５……試料台、２７……
リサイズパイプライン、２８……フレームバッファメモ
リ、５１……リサイズゲート、５２……リサイズパラメ
ータレジスタ、５３……シフトレジスタ、５４……レジ
スタ。

Claims

【特許請求の範囲】

【請求項１】ＬＳＩのパターンデータをビットデータに
変換するビット変換回路と、このビット変換回路で得ら
れたビットデータを記憶するビットマップメモリと、こ
のビットマップメモリからビットデータを読出して荷電
ビームをオン・オフ制御する偏向器に与える読出し回路
と、上記ビットマップメモリと読出し回路との間に介在
され、ビットデータとして表現されるパターンの大きさ
を可変するリサイズ回路とを具備し、前記リサイズ回路
は、処理図形中の特定アドレス及び該アドレスを囲む複
数の隣接アドレスに対応しているビットマップメモリ中
のビットデータを抽出する出力抽出手段と、上記隣接ア
ドレスに対応しリサイズの方向によって各隣接アドレス
毎に“１”或いは“０”のデータを設定するリサイズパ
ラメータ設定手段と、前記出力抽出手段により抽出され
た特定アドレスを囲む複数の隣接アドレスの各データと
該隣接アドレスに対応する上記リサイズパラメータ設定
手段により設定された各データとの論理演算を行い、前
記特定アドレスのビットデータを決定して前記読出し回
路に供給する論理演算手段とからなるものであることを
特徴とする荷電ビーム描画装置。
【請求項２】前記出力抽出手段及び論理演算手段は、そ
れぞれ複数段に構成されており、複数ビットのデータを
並列処理するものであることを特徴とする特許請求の範
囲第１項記載の荷電ビーム描画装置。
【請求項３】前記出力抽出手段は、１段のレジスタと描
画フレームの１ラインに相当する多段のシフトレジスタ
との組合わせで構成されていることを特徴とする特許請
求の範囲第１項又は第２項記載の荷電ビーム描画装置。
【請求項４】前記ビットマップメモリとリサイズ回路と
の間にフレームバッファメモリが介在されており、この
フレームバッファメモリは、処理図形を複数のフレーム
に分割してビットマップメモリから送られてくるビット
データのうち、前記フレームの後続するフレームに接す
る部分の所定幅のビットデータを記憶し、前記後続する
フレームのビットデータ読出しの際に前記所定幅のビッ
トデータを付加して前記リサイズ回路に供給するもので
あることを特徴とする特許請求の範囲第１項記載の荷電
ビーム描画装置。