JP3122178B2

JP3122178B2 - パターン検査装置

Info

Publication number: JP3122178B2
Application number: JP03226074A
Authority: JP
Inventors: 英雄土屋; 利之渡辺; 正雄高梨
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-09-05
Filing date: 1991-09-05
Publication date: 2001-01-09
Anticipated expiration: 2016-01-09
Also published as: JPH0560699A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路や液晶
表示装置の製造に使用するレチクル，マスクなどのパタ
ーン欠陥を検出するパターン検査装置に係わり、特に基
準パターンデータの丸め処理機能を備えたパターン検査
装置に関する。

【０００２】

【従来の技術】半導体集積回路の製造において、パター
ン転写に供されるフォトマスクにパターン断線などの欠
陥が存在すると、所望する半導体素子を得られずに歩留
りの低下を招く。そこで従来、電子ビーム描画装置で製
作されたフォトマスクのパターン欠陥などを検査するパ
ターン検査装置が用いられている。この装置は、フォト
マスクに光を照射してマスク上に形成されているパター
ンに応じた光信号を検出し、該マスクにパターンを形成
する際に用いられた設計データから得られる基準信号
と、上記検出信号とを比較照合して、マスク上のパター
ン欠陥の有無及びパターンの正否を検査するというもの
である。

【０００３】図１２は、従来のパターン検査装置の概略
構成を示すブロック図である。この装置では、まずフォ
トマスク１を載置したテーブル２をＸ方向或いはＹ方向
に連続的に移動してストライプ３単位の検査を行う。さ
らに、テーブル２の連続移動方向と直交する方向にスト
ライプ幅だけテーブル２を移動して上記ストライプ単位
の検査を繰り返し、フォトマスク１のパターン形成領域
全面を網羅した検査を行う。

【０００４】このストライプ検査では、フォトマスク１
上に形成されているパターンに応じた光信号を光センサ
４で検出して観測値Ａを得ると共に、フォトマスク１に
パターンを形成する際に用いられた設計データＢを計算
機５から読み込み、基準信号発生部７のビット展開回路
１１で図１３のビットパターンデータＣ′を作成し、観
測データＡの画素毎に対応する基準データＣを生成し
て、双方の信号をテーブル２の測定位置毎に比較照合を
行うという処理を、テーブル２を一定速度で連続的に移
動しながら行う工程となっていた。

【０００５】従来の検査装置では、設計データＢから作
成する基準データＣが、観測データＡに比べてあまりに
正確な像を形成するため、実際のパターンと比較判定す
る場合に、特にパターンのコーナの部分で差異が大きく
なり欠陥と判定することがあった。つまり、図１４に示
すように、設計パターンデータをビットパターン展開し
た元図形（ａ）は、パターンの白黒のエッジやコーナ形
状がはっきり現れるのに対して、光センサ４で撮像した
観測データ（ｂ）は白黒エッジ・コーナ形状共にぼやけ
たり、丸まったりしている。このため、単純に比較した
場合には比較結果（ｃ）のように、コーナやエッジに相
当する部分で誤差が大として欠陥と指摘することにな
る。

【０００６】しかし、現実にマスクの製造の際にはパタ
ーンの角が丸まるのが普通であり、ある程度の丸まりで
あれば半導体集積回路の電気的特性にも影響しない。こ
のため、マスクパターンの角が丸まっていることは、欠
陥とはせずに検査を進めることが望ましい。

【０００７】そこで図１２の装置では、分布関数演算回
路１３において、観測光学系で発生するぼやけ（レンズ
の開口特性，センサにおける隣接画素の干渉等に起因す
る）を補償するために、点広がり分布関数を用いて、基
準データＣを重み付け加算，多値化して、観測データＡ
全体の丸まり（ぼやけ）を近似して基準データＥとして
いる。さらに、観測領域にある、検査中の図形がコーナ
なのか或いはコーナ以外の全面白パターン，全面黒パタ
ーン，パターンのエッジ部分に相当するものなのかを特
徴抽出回路１４で特徴抽出して、比較検査時の誤差のし
きい値Ｆを特徴毎に変更して、パターン形状による微妙
な差異があっても欠陥としないようにしていた。このし
きい値Ｆを変更する手段は、特にパターンのコーナ部分
において疑似欠陥を発生しないために有効であった。

【０００８】しかしながら、この種の装置にあっては次
のような問題があった。即ち、コーナに丸まりがあるマ
スクパターンでは、疑似欠陥を発生させないためにコー
ナにおけるしきい値を甘くする必要があるが、しきい値
の設定を必要以上に甘くした場合には、コーナ付近に隣
接して存在する本来指摘すべき欠陥でも、検出できなく
なるという改善すべき点があった。

【０００９】

【発明が解決しようとする課題】このように、従来のパ
ターン検査装置においては、実際に製造されるマスクパ
ターンのコーナが一般に丸まっているため、コーナにお
ける基準パターンデータと検査パターンデータとの比較
で本来欠陥でない部分（疑似欠陥）も欠陥と判定されて
しまう。また、コーナにおける比較のしきい値を甘くす
ると、コーナ付近に存在する欠陥を検出できないという
問題があった。

【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、コーナの丸まりに起因
する疑似欠陥の発生を防止することができ、且つコーナ
付近に存在する本来の欠陥を確実に検出することがで
き、パターン検査精度の向上をはかり得るパターン検査
装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明の骨子は、基準パ
ターンデータのコーナ部分に丸め処理を施して検査パタ
ーンデータと比較することにある。

【００１２】即ち本発明は、検査対象パターンに対応す
る設計パターンのデータをビットデータに展開するビッ
ト展開手段と、展開して得られた基準パターンデータに
対しコーナの丸め処理を行うコーナ丸め手段と、基準パ
ターンデータに基づきパターンの特徴を抽出する特徴抽
出手段と、抽出されたパターン特徴に基づき丸め処理さ
れた基準パターンデータと検査対象パターンから得られ
た検査パターンデータとを比較する比較手段とを備え、
検査対象パターンの欠陥を検出するパターン検査装置に
おいて、コーナ丸め手段を、基準パターンデータに対し
（例えばコーナパターン検出ウインドを走査して）コー
ナ丸め処理すべきコーナパターンを検出するコーナパタ
ーン検出回路と、検出されたコーナパターンに応じたマ
スキングパターンデータを発生するマスキングパターン
データ発生回路と、基準パターンデータの中でコーナパ
ターンを含む図形パターンデータと該図形パターンデー
タに対応するそれぞれのマスキングパターンデータとを
（例えば排他的論理和処理によって）合成処理し、基準
パターンデータにおけるコーナ部分を丸める図形合成回
路とから構成するようにしたものである。

【００１３】

【作用】本発明によれば、設計パターンデータをビット
展開して得られる基準パターンデータに対しコーナの丸
め処理を施すことにより、基準パターンを実際に形成さ
れたコーナに丸みを有する検査対象パターンに近付ける
ことができる。従って、コーナの丸まりに起因する疑似
欠陥を欠陥と判定する不都合はなくなる。しかもこのと
き、コーナで単に比較のしきい値を甘くした従来装置と
は異なり、コーナにおける比較判定のしきい値を従来よ
りも厳しくできるので、コーナ付近における欠陥を確実
に検出することができる。これにより、パターン検査精
度の向上をはかることが可能となる。

【００１４】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１５】図１は、本発明の第１の実施例に係わるパ
ターン検査装置の概略構成を示すブロック図である。基
本的な構成は図１２に示した従来装置と類似している
が、本装置では基準信号発生部１０に新たにコーナ丸め
回路１２を付加している。

【００１６】計算機５からの設計パターンデータＢは、
ビット展開回路１１によりビットパターンデータに展開
され、このビットパターンデータは基準パターンデータ
Ｃとしてコーナ丸め回路１２及び特徴抽出回路１４に供
給される。コーナ丸め回路１２は、基準パターンデータ
Ｃに基づき後述するコーナの丸め処理を行い、分布関数
演算回路１３に結果を出力する。分布関数演算回路１３
の出力Ｅは比較判定回路６に供給されて、検査パターン
から得られる検査パターンデータＡと比較される。ここ
で、特徴抽出回路１４では、観測領域にある検査中の図
形がコーナなのか或いはコーナ以外の全面白パターン，
全面黒パターン，パターンのエッジ部分に相当するもの
なのかを特徴抽出して、比較検査時の誤差のしきい値Ｆ
を特徴毎に変更する。

【００１７】コーナ丸め回路１２は、図２に示すよう
に、コーナパターン検出ウインド回路２１，マスキング
パターンデータ発生回路２２及び図形合成回路２３から
構成されている。

【００１８】コーナパターン検出ウインド回路２１は、
ストライプデータである基準パターンデータＣが順次入
力される毎に、所定のビット構成のコーナパターン検出
プレートを作用させて、コーナを丸めるべきパターンが
含まれているか否かを検出する。コーナ丸めすべきパタ
ーンを検出した場合は、コーナパターン検出ウインド回
路２１は、一致検出した図形を示す図形コードＨと共
に、特徴に一致する旨のフラグＩを立てる。

【００１９】マスキングパターンデータ発生回路２２
は、コーナパターン検出ウインド回路２１のフラグＩが
立った場合に、コーナパターン検出ウインド回路２１が
出力した図形コードＨに応じたマスキングパターンＪを
発生する。なお、これらの図形コードＨは、パターンの
コーナの向き，凹凸の別などで区別する。

【００２０】マスキングパターンデータ発生回路２２
は、コーナ丸め処理する前の元図形のうち、白黒反転す
べきビットの位置にデータ“１”を立て、それ以外をデ
ータ“０”としたビットパターンを発生させる。図３
は、コーナパターン検出ウインド回路２１で検出したコ
ーナパターンと、マスキングパターン発生回路２２で発
生する、元図形に対応するマスキングパターンを例示し
たものである。

【００２１】図形合成回路２３は、図３のコーナパター
ン（元図形パターン）と変更ビットパターン（マスキン
グパターン）とをビット毎の排他的論理和（ＥＸ−Ｏ
Ｒ）演算する。即ち、元図形パターンはマスキングパタ
ーンのビットが“１”であるビットだけ白黒反転（デー
タの“０”，“１”を反転）されることになる。元図形
パターンが凸コーナパターンであればコーナを削り取る
ことに相当し、凹コーナパターンであればコーナを膨ら
ませることになる。この図形合成回路の出力をもって、
図４に示すようなコーナ丸め処理結果が得られる。

【００２２】図２の概念に従って、１ビット丸め処理を
する具体的構成例を、図５に示す。図５において、５１
はＲＯＭ（読出し専用メモリ：Read Only Memory）、５
２（５２ａ〜５２ｅ）はラッチ、５３はシフトクロック
発振器、５４（５４ａ〜５４ｃ），５５（５５ａ〜５５
ｃ）はＯＲゲート、５６（５６ａ〜５６ｃ）はＥＸ−Ｏ
Ｒ（排他的論理和）ゲートを示している。ＲＯＭ５１，
ラッチ５２ａ〜５２ｃでコーナパターン検出ウインド回
路２１が構成され、ＲＯＭ５１，ラッチ５２ｄ，５２
ｅ，ＯＲゲート５４，５５でマスキングパターンデータ
発生回路２２が構成され、ＥＸ−ＯＲゲート５６で図形
合成回路２３が構成される。

【００２３】コーナパターン検出ウインド回路２１は、
２次元のパターンマッチングを検出する機能があり、構
成方法はあらゆる手段が適用できるが、ここでは、ＲＯ
Ｍを使った例を説明する。ＲＯＭを使用すると、コーナ
パターン検出機能とマスキングパターンデータ発生機能
との両方を一度に実現できる。ＲＯＭはコーナパターン
検出するビット構成数によって必要な容量が決まる。

【００２４】つまり、３×３ビットでパターンを検出す
る場合には、９ビットのアドレス線と９ビットのデータ
出力を持ったＲＯＭが必要になる。また、４×４ビット
のウインドを構成する場合は、１６ビットのアドレス線
と１６ビットのデータ出力が必要になる。コーナを削る
（膨らませる）ビット数をコーナ辺のビット数で表現す
ると、この実施例のコーナパターン検出ウインドは、ｎ
ビット丸めの場合にはｎ＋２ビットのマトリックスが必
要になる。

【００２５】図３の例は４ビット丸め処理のための６×
６ビットのウインドを示している。図６は、１〜４ビッ
ト丸めに相当するコーナパターン検出を行う状態を示し
ている。図５の例では、１ビット丸めのために、３×３
ビット＝９ビットの入出力を持ったＲＯＭになる。

【００２６】図５の構成で使用するＲＯＭに書き込むデ
ータの様子を、図７に示す。元図形のパターンの白を
“０”、黒を“１”と決めている。ＲＯＭのアドレス線
に走査検出するパターンを供給すると、入力するパター
ンによってＲＯＭ内のアドレスが一義的に決まる。所定
のビット構成になった場合に、その図形パターンに相当
するマスキングパターンデータを、そのアドレスに予め
書き込んでおく。もし、コーナ丸めをすべきパターンに
該当しない入力パターンならば、書き込むマスキングパ
ターンデータは、全ビットが“０”である。

【００２７】図５において、元図形のストライプデータ
は、シフトクロック発振器５３のクロックに従って、デ
ータラッチ５２ａにシフトラッチされる。ＲＯＭ５１の
アドレス線には、ラッチ５２ａ〜５２ｃのラッチ結果が
接続され、３×３ビットの２次元パターンを検定でき
る。

【００２８】よって、図８に示すように、ＲＯＭ５１に
は３×３ビットのパターンを１ビットずつシフトしなが
ら走査することになる。そして、検出の結果のマスキン
グデータは３×３ビット分が一度に得られるが、パイプ
ライン処理で元図形とタイミングを合わせるために、３
ビットずつ遅延ラッチ５２ｄ，５２ｅに一時的に保持さ
れて、図形合成回路の機能があるＥＸ−ＯＲゲート５６
ａ〜５６ｃに入力される。

【００２９】つまり、ＲＯＭ５１のＡ₀〜Ａ₂に入力し
たビットに対応するマスクパターンはＤ₆〜Ｄ₈から出
力され、そのままのクロック周期内で図形合成回路２３
としてのＥＸ−ＯＲゲート５６に入力する。また、Ａ₃
〜Ａ₅に入力したビットに対応するマスクパターンはＤ
₃〜Ｄ₅から出力され、遅延ラッチ５２ｅでクロック１
段分の遅延を掛けた後、ＥＸ−ＯＲゲート５６に入力す
る。そして、Ａ₆〜Ａ₈に入力したビットに対応するマ
スクパターンはＤ₀〜Ｄ₂から出力され、遅延ラッチ５
２ｄ，５２ｅでクロック２段分の遅延をかけた後、ＥＸ
−ＯＲゲート５６に入力する。ＯＲゲート５４，５５
は、コーナ検出ウインド回路２１が走査中に、別個に検
出した隣接したビットにコーナ丸めを施すために必要に
なる。

【００３０】図５は、３×３ビットのコーナパターン検
出を行い、１ビット丸め処理を施す例を示したが、多く
のビット数の処理の場合には、ＲＯＭのアドレス線及び
データ線が所定のビット数必要になるほか、遅延ラッチ
も同時にラッチするデータ幅が転がり遅延段数も必要に
なる。

【００３１】このように本実施例によれば、コーナパタ
ーン検出ウインド回路２１，マスキングパターンデータ
発生回路２２及び図形合成回路２３からなるコーナ丸め
回路１２により、ビット展開回路１１でビット展開され
た基準パターンデータＣに対しコーナの丸め処理を施し
ているので、コーナに丸みを有する現実の検査対象パタ
ーンに基準パターンを近付けることができる。従って、
従来の検査に比べて比較誤差のしきい値を厳しくするこ
とができ、従来検出できなかったコーナ付近に存在する
欠陥をも発見できるようになる。つまり、疑似欠陥の発
生を招くことなく、コーナ付近における欠陥を確実に検
出することができ、これによりパターン検査精度の大幅
な向上をはかることが可能となる。次に、本発明の他の
実施例について説明する。

【００３２】一般に、マスクの製造プロセス上、現像や
レジストの条件でコーナ丸まり具合が変動する。そこ
で、図９に示す第２の実施例では、外部回路からの信号
Ｌでコーナ丸め処理する最大ビット数を変更できるよう
にしている。このため、コーナパターン検出ウインド回
路２１では、図６に示した１〜４ビットのコーナパター
ン検出を全て常時行っておき、丸めるビット数の大きい
ものが優先してマスキングパターン発生回路２２に信号
伝達されるように構成する。そして、外部設定では丸め
るビット数の最大値を規定するものとし、結果として外
部から設定したビット数（Ｌ）以下で最大のパターン構
成のコーナパターンを検出する。この信号Ｌによる外部
からの設定は、凸コーナと凹コーナとで別個に、さらに
白黒で別個に設定できるように構成することも可能であ
る。

【００３３】コーナ丸め処理すべきコーナパターンはス
トライプデータのどの位置に出現するかは不定である。
このため、第３の実施例として、図１０に示すように、
コーナパターン検出ウインド回路２１は、ストライプデ
ータの幅方向に１ビットずつずれて重なり合うように組
み合わせて、ストライプ全幅範囲を網羅する構成にす
る。

【００３４】図１０のコーナパターン検出ウインド回路
２１ａ〜２１ｃとマスキングパターン発生回路２２ａ〜
２２ｃは、図３のコーナパターン検出とマスキングパタ
ーンデータ発生に対応している。第１の実施例の図８の
走査方向の隣接ビットに対する処理と同様に、データ幅
方向に隣接するコーナがある場合を想定して、発生した
マスキングパターンデータは、幅方向に１ビットずつず
らしながらＯＲを取りながら合成する。図１０の例で
は、コーナパターン検出ウインド回路と２１ａと２１ｃ
は検出すべきコーナに一致していないので、マスキング
パターンデータ発生回路２２ａと２２ｃは、全て“０”
のデータを発生する。

【００３５】コーナパターン検出ウインド２１ｂは検出
すべきコーナに一致するため、マスキングパターンデー
タ発生回路２２ｂは所定のマスキングパターンデータを
発生する。マスキングパターンデータ発生回路２２は、
２２ａ〜２２ｃで発生したマスキングパターンを１ビッ
トずらしてビット毎のＯＲ演算で合成する。図１０の実
施例では、合成後のマスキングパターンデータは２２ｂ
の結果がそのまま出力され、図形合成後のコーナ丸め結
果が得られる。

【００３６】コーナパターン検出ウインド回路２１ａ〜
２１ｃは、丸め処理するビット数より２ビット分外周の
ビットパターンデータまで必要とする。またさらに、図
１０に示すようにストライプデータの幅方向に１ビット
ずつずらして重ね合わせた場合、ストライプ幅の境界で
次のような現象が生じる。つまり、図１３のストライプ
データＣの状態でコーナパターン検出ウインド回路２１
に入力すると、データ幅方向の数ビットが、(1) コーナ
パターンであることを検出できない、(2) コーナを検出
しても前回のストライプに含まれるビットパターンに及
んでコーナ丸め処理を施すことができない、(3) 同様に
次回のストライプデータに含まれるビットパターンに及
んでコーナ丸め処理を施すことができない、ことにな
る。

【００３７】そこで、図１１に示す第４の実施例では、
ストライプデータＣをコーナパターン検出ウインド回路
２１に入力すると共に、ストライプデータＣのうち後続
するストライプに接する所定の幅分をストライプデータ
バッファ２４に蓄える。そして、後続するストライプデ
ータに、バッファ２４に蓄えておいた前回のストライプ
データの一部を付帯して、コーナパターン検出ウインド
回路２１に入力する。そして、コーナパターン検出ウイ
ンド回路２１は、所定のストライプデータのデータ幅以
上の範囲に渡ってコーナ検出を行い、データ幅方向の不
正確な検出部分を捨てて、正しくコーナパターン検出を
行った部分だけをマスキングパターンデータ発生回路２
２に出力する。ここでの、ストライプデータバッファ２
４に必要なデータ幅や、コーナパターン検出ウインド回
路２１が余計に観測することになるビット数は、コーナ
丸め処理を施す最大のビット数の設定によって決まる。

【００３８】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。実施例では、図形合成
回路として排他的論理和処理を行ったが、基準パターン
データとマスキングパターンデータとの合成によりコー
ナ部が丸まるような演算処理であればよい。また、コー
ナ丸め回路だけで、検査パターンデータに十分近い基準
パターンデータを得ることができる場合は、特徴抽出回
路によるコーナの抽出を省略してもよい。さらに、コー
ナ以外の全面白パターン，全面黒パターン，パターンの
エッジ部分などの特徴により比較のしきい値を変えない
場合は、特徴抽出回路そのものを省略することも可能で
ある。

【００３９】

【発明の効果】以上詳述したように本発明によれば、設
計パターンデータから得られる基準パターンデータに丸
め処理を施して検査パターンデータと比較することによ
り、コーナの丸まりに起因する疑似欠陥の発生を防止す
ることができ、且つコーナ付近に存在する本来の欠陥を
確実に検出することができ、パターン検査精度の向上を
はかることが可能となる。

【図面の簡単な説明】

【図１】第１の実施例に係わるパターン検査装置の概略
構成を示すブロック図、

【図２】第１の実施例に用いたコーナ丸め回路の具体的
構成を示すブロック図、

【図３】コーナ丸めのデータの流れを説明するための模
式図、

【図４】ビットパターンをコーナ丸め処理した結果を示
す模式図、

【図５】図２のコーナ丸め回路をより具体化して示す回
路構成図、

【図６】各種ビット数のコーナパターン検出テンプレー
トを示す模式図、

【図７】図５の構成で使用するＲＯＭに書き込むデータ
の様子を示す模式図、

【図８】ビットシフトの走査方向を示す模式図、

【図９】第２の実施例の要部構成を示すブロック図、

【図１０】第３の実施例の要部構成を示す模式図、

【図１１】第４の実施例の要部構成を示すブロック図、

【図１２】従来のパターン検査装置の概略構成を示すブ
ロック図、

【図１３】設計データをビットパターンに展開した様子
を示す模式図、

【図１４】設計データと観測データとの比較を示す模式
図。

【符号の説明】

１…フォトマスク（検査対象物）、２…Ｘ−Ｙテーブル、３…ストライプ、４…光センサ、５…計算機、６…比較判定回路、１０…基準信号発生部、１１…ビット展開回路、１２…コーナ丸め回路、１３…分布関数演算回路、１４…特徴抽出回路、２１…コーナパターン検出ウインド回路、２２…マスキングパターンデータ発生回路、２３…図形合成回路、２４…ストライプデータバッファ、５１…ＲＯＭ、５２…ラッチ、５３…シフトクロック発振器、５４，５５…ＯＲゲート、５６…ＥＸ−ＯＲ（排他的論理和）ゲート。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭58−147114（ＪＰ，Ａ) 特開昭60−123709（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01N 21/88 - 21/958 G01B 11/24 G06T 7/00 H01L 21/66

Claims

(57)【特許請求の範囲】

【請求項１】検査対象パターンとこれに対応する設計パ
ターンとを比較照合して検査対象パターンに存在する欠
陥の有無を検出するパターン検査装置において、前記設計パターンのデータをビットに展開するビット展
開手段と、該手段により展開して得られた基準パターン
データのコーナ部分を選択して丸め処理を行うコーナ丸
め手段と、前記丸め処理された基準パターンデータを点
広がり分布関数を用いて多値化する分布関数演算手段
と、前記基準パターンデータに基づきパターンの特徴を
抽出する特徴抽出手段と、該手段により抽出されたパタ
ーンの特徴に基づき、前記多値化された基準パターンデ
ータと前記検査対象パターンから得られた検査パターン
データとを比較する比較手段とを具備してなることを特
徴とするパターン検査装置。
【請求項２】検査対象パターンに対応する設計パターン
のデータをビットに展開するビット展開手段と、展開し
て得られた基準パターンデータに対しコーナの丸め処理
を行うコーナ丸め手段と、基準パターンデータに基づき
パターンの特徴を抽出する特徴抽出手段と、抽出された
パターン特徴に基づき丸め処理された基準パターンデー
タと検査対象パターンから得られた検査パターンデータ
とを比較する比較手段とを具備し、前記コーナ丸め手段は、前記基準パターンデータに対し
丸め処理すべきコーナパターンを検出するコーナパター
ン検出回路と、このコーナパターン検出回路により検出
されたコーナパターンに応じたマスキングパターンデー
タを発生するマスキングパターンデータ発生回路と、前
記基準パターンデータの中で前記検出されたコーナパタ
ーンを含む図形パターンデータと該図形パターンデータ
に対応するそれぞれのマスキングパターンデータとを合
成処理して、基準パターンデータにおけるコーナ部を丸
める図形合成回路とからなることを特徴とするパターン
検査装置。
【請求項３】検査対象パターンから得られた検査パター
ンデータと、当該パターンの設計パターンデータとを比
較照合して、検査対象パターンに存在する欠陥の有無を
検出するパターン検査装置において、前記設計パターンデータをビットに展開するビット展開
回路と、このビット展開回路により展開して得られた基
準パターンデータに対し丸め処理すべきコーナパターン
を検出するコーナパターン検出回路と、このコーナパタ
ーン検出回路により検出されたコーナパターンに応じた
マスキングパターンデータを発生するマスキングパター
ンデータ発生回路と、前記基準パターンデータの中で前
記検出されたコーナパターンを含む図形パターンデータ
と該該図形パターンデータに対応するそれぞれのマスキ
ングパターンデータとを合成処理して、基準パターンデ
ータにおけるコーナ部を丸める図形合成回路と、この図
形合成回路により合成された基準パターンデータと前記
検査パターンデータとを所定のしきい値レベルで比較判
定する比較判定回路とを具備してなることを特徴とする
パターン検査装置。
【請求項４】前記コーナパターン検出回路は、複数ビッ
トパラレルデータを入力してコーナパターン検出ウイン
ド内で、丸め処理すべきコーナパターンを検出するもの
であり、該検出回路に入力する複数ビットパラレルデー
タのうち、後続するストライプに接する部分の所定幅の
ビットパターンデータを１ストライプ分蓄えるバッファ
回路を設け、このバッファ回路に蓄えられた所定幅のス
トライプデータを次のストライプに付帯して該検出回路
に再度入力することを特徴とする請求項２又は３に記載
のパターン検査装置。
【請求項５】前記基準パターンデータのコーナ丸めを施
すビット数を、外部回路からの設定によって変更可能に
したことを特徴とする請求項１乃至３のいずれかに記載
のパターン検査装置。