JPS63239526A - プライオリテイ・エンコ−ダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、２値化された複数ビットからなる情報を高
速に検索するプライオリティ・エンコーダ（ｐ　ｒｉｏ
ｒｉｔｙ　　Ｅ　ｎｃｏｄｅｒ）に関する。

（従来の技術） プライオリティ・エンコーダ（以下「Ｐエンコーダ」と
呼ぶ）は、２値化（“ｌＱ＃ｌ　、　　＋１１１１　）
された複数ビット長の論理データ（以下「検索情報」と
呼ぶ）を゛最下位ビット（ＬＳＢ）方向あるいは最上位
ビット（ＭＳＢ）方向から検索（スキャン）して、最初
に“１″あるいは“Ｏｒｅとなっているビット位置を検
出し、このビット位置をバイナリーコード（ＢＣＤ）で
表わすものである。

すなわち、Ｐエンコーダは、２　（ｎ−１，２・・・・
・・）のビット長の検索情報に対してバイナリ−コード
でのｎビットの出力を与えるものである。

例えば、検索情報がｎ−５（３２ビツト）における最初
に１″となっているビット位置のエンコード出力を第１
１図（Ａ）及び同図（Ｂ）に示す。

第１１図＜Ａ）は、検索情報を最下位ビット方向（以下
「右方向」と呼ぶ）から検索した時に最初に１″となっ
ているビット位置とこれに対応するバイナリ−コード出
力を示しており、第１１図（（３）は、最上位ビット方
向く以下「左方向」と呼ぶ）から検索した時に最初に“
１″となっているビット位置とこれに対応するバイナリ
−コード出力を示している。なお、第１．１図（Ａ＞及
び同図（Ｂ〉、さらには、以下に示す図において、Ｘ印
は０′′または１″であってもかまわないこと（ｄｏｎ
’ｔ　　Ｃａｒｅ）を示している。

第１２図は検索情報のビット長が小さい場合、例えば８
ビツトの検索情報を検索するＰエンコーダの構成図であ
る。同図に示すＰエンコーダは、検索情報７１〜Ｏｉを
各種論理ゲートの組み合せにより、第１３図に示すよう
に、左方向から検索して最初に“１″となっているビッ
ト位置を３ビツト（４ｄ、２ｂ、１ｂ）のバイナリ−コ
ードで出力するものであり、下位ビットの検索は上位ビ
ットの検索結果に依存している。

第１２図において、Ｅｉ＝”Ｏ”の時には検索情報７１
〜Ｏ１より得られる出力（４ｂ、２ｂ。

ｌｂ）がそのまま出力される。一方、Ｅｉ＝”１”の時
には、出力（４ｂ、２ｂ、ｌｂ　）は強制的にすべて“
０″となり、Ｅｏ及び検索情報７０〜Ｏｏを入力とする
ＮＡＮＯゲートの出力ＥＯも強制的に“１″となる。こ
のＥｏはＥｉ＝“Ｏ゛°かつ７１〜０１がすべて°Ｏ″
でのみ“０″になり、他の場合は１″となる。すなわち
、第１２図に示した８ビツトのＰエンコーダを複数用い
て検索情報のビット長を増やす場合に、［：ｉ、Ｅｏは
上位ビット側の検索情報がすべて“０″であるか否かを
下位ビット側へ示すもの′となる。

第１４図は第１２図で示した８ビツトのＰエンコーダを
カスケード接続し、３２ビツトの検索情報を左方向から
検索して検索結果をバイナリ−フード出力（ＰＥ４〜Ｐ
Ｅ０）で与えるＰエンコーダの構成図である。

同図に示すＰエンコーダは、それぞれの８ビツトのＰエ
ンコーダ（Ｐ４．Ｐ３．Ｐ２．Ｐｌ）の対応するそれぞ
れの出力をＮＯＲゲート（ＮＯｌ。

ＮＯ２，Ｎ０３）に入力し、それぞれのＮＯＲゲートの
反転出力をバイナリ−コードにおける下位側３ビツトの
出力（ＰＥ２．ＰＥ１．ＰＥ０）としている。さらに、
カスケード接続されたＰエンコーダ（Ｐ４〜Ｐｉ）にお
いて、前述した上位ビット側のＰエンコーダのＥｏが下
位ビット側のＰエンコーダの［ｉとして与えられており
、上位ビット側のＥｏが“１″の時には、下位ビット側
のリベてのＰエンコーダの［ｉが１″になるとともに、
出力もすべてＯ″となる。すなわち、検索情報を左方向
から検索して最初に１″となっているビット位置が検出
されると９、このビットを含まない下位側のすべてのＰ
エンコーダは、入力される検索情報にかかわらずその出
力が“０″となる。

一方、上位側２ビツトの出力（ＰＥ４．ＰＥ３）は、そ
れぞれのＰエンコーダ（Ｐ４．Ｐ３．Ｐ２゜ＰＥＩ）の
Ｅｏ　４　、　Ｅｏ　３　、　Ｅｏ　２　、　Ｅｏ　ｔ
を４ビツトの入力とするＰエンコード出力の出力の下位
側２ビツトとして与えられている。

また、このカスケード接続によるＰエンコーダ　　。

においては、下位ビット側へのＥｏの伝搬が直列になっ
ているために、速度が遅いものとなっていた。そこで、
第１５図に示すように、Ｅｏの論理和をとることにより
それぞれＥｉを求めるようにして、Ｅｏの伝搬を速める
ことも行なわれている。

ところで、上述したＰエンコーダは、検索情報を左方向
から検索を行ない、下位ビット側の検索が上位ビット側
の検索結果に依存するような構成になっている。このよ
うな構成において、右方向からの検索を行なう場合に、
第１１図（Ａ）に示す右方向からのバイナリ−コード出
力は、第１１図（Ｂ）に示す検索情報の並び方を逆にし
た検索情報（０ビツト目の検索情報を３１ビツト目、１
ビツト目の検索情報を３０ビツト目、・・・以下同様と
する。）のバイナリ−コード出力をビット毎に反転する
ことによって得ている。

このように、左右両方向からの検索を行なう従来のＰエ
ンコーダは、どららか一方からの検索を行なうＰエンコ
ーダに、検索情報の並び方を逆にする回路（図示せず）
と、バイナリ−コード出力の１の補数を算出する回路（
図示せず）が付加されている。

（発明が解決しようとする問題点） 以上説明したように、従来のＰエンコーダは両方向から
の検索を同等に扱うよう°に構成されておらず、どちら
か一方からの検索に対してのみ最適化されている。この
ため、両方向からの検索を行なうためには、検索情報の
並び換え及び出力のビット毎の反転という操作を行なわ
なければならなかった。したがって、このような操作を
行なうためのハードウェアが必要となり、ハードウェア
の増加及び検索時間の低下を招いていた。

このような問題は、検索情報のビット数が比較的少なく
、高速な検索を要求されていなかった従来では、さほど
問題とはならなかった。しかしながら、最近ではコンピ
ュータの急速な高度化に伴ない、検索情報のビット数も
増加する傾向にあり、また、検索の高速化が要求され、
一方向からの検索に対して最適化されたＰエンコーダで
は対応することが困難になってきている。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、両方向からの検索を同等の
検索時間で行ない、高速な検索を行なうことができるプ
ライオリティ・エンコーダを提供することにある。

、［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、この発明は、２値のビット
情報からなる検索情報を最上位あるいは最下位ビット方
向から検索して最初に一方のビット情報となっているビ
ット位置を検出する検索作業を行ない、このビット位置
を示すエンコーダ出力を与えるプライオリティ・エンコ
ーダにして、前記検索情報を所定のビット長に分割した
単位検索情報のそれぞれに対して検索作業を行ない、そ
れぞれエンコード出力を与えるとともに、前記単位検索
情報がすべて他方のビット情報であることを示す検出信
号をそれぞれ出力する検索手段と、前記検索手段のそれ
ぞれの検出信号及び検索方向を示す検索信号により前記
検索情報のエンコード出力の一部を生成する生成手段と
、前記検出信号及び前記検索信号により選択信号を生成
する選択゛　信号生成手段と、前記検索手段のそれぞれ
のエンコード出力の中から前記選択信号にしたがって前
記検索情報のエンコード出力の一部として所定のエンコ
ード出力を選択する選択手段とから構成される。

（作用） この発明のプライオリイ・エンコーダは、多数ビットか
らなる検索情報の中から検出されたビット情報の位置を
示すエンコード出力の一部を、それぞれの検出信号及び
検索信号から生成し、残りの部分をそれぞれの単位検索
情報に対するエンコード出力の中から選択信号にしたが
って選択されたエンコード出力とするようにした。

（実施例） 以下図面を用いてこの発明の一実施例を説明する。

第１図はこの発明の一実施例に係るプライオリイ・エン
コーダの構成図でるある。同図に示すＰエンコーダは、
３２ビツト長の検索情報を検索方向を示す検索信号ＰＥ
Ｒ（右方向）及びＰＥＬ（左方向、ＰＥＲの反転信号）
にしたがって検索を行ない、最初に“１”となっている
ビット位置を５ピツトのエンコード出力（ＰＥ４．Ｉ）
Ｅ３゜ＰＥ２．ＰＥ１．ＰＥ０）によりバイナリ−コー
ドで表わすものである。以下第１図に示すＰエンコーダ
の構成を、第２図乃至第１０図を用いて詳細に説明する
。

まず、３２ビツトの検索情報を４ピツト幅のブロックに
分割し、それぞれのブロックの４ビットの検索情報をそ
れぞれ対応するＰエンコーダ（以下ｒ＜Ｇ＞、＜Ｈ＞、
＜ｌ＞、＜Ｊ＞、＜Ｋ＞。

＜Ｌ＞、＜Ｍ＞、＜Ｎ＞Ｊと呼ぶ）で検索を行なう。

第２図はこのくα〉（α−Ｇ−Ｎ）の具体的な構成を示
す図であり、くα〉は同一構成になついる。

第２図において、くα〉は論理ゲートの組み合わＶによ
って、右方向からの検索時には４ビツトの検索情報（０
３〜Ｄｏ　）のバイナリ−コードでのエンコード出力Ｐ
　Ｒα１（１ビツト目）。

ＰＲα０（Ｏビット目）の反転信号ＰＲα１゜Ｐ　Ｒα
Ｏを生成し、左方向からの検索時にはそのエンコード出
力ｐ　ｔ−α１．Ｐｌ−α０の反転信号ＰＬα１．Ｐし
αＯを生成するものである。さらに、４ビツトの検索情
報（Ｄ３〜Ｄｏ　）がすべて１１０１＋の場合にのみ１
″となる零検出信号α（α＝Ｇ−Ｎ＞を検索情報（０３
〜Ｄｏ’）を入力どするＮＯＲゲートを用いて生成する
ものである。

このようなくα〉において、４ビツトの検索情報（０３
〜Ｄｏ”）におけるエンコード出力Ｐ　Ｒα。

ＰＬαは、第３図（Ａ＞に示すようになる。なお、第３
図（Ｂ）は、エンコード出力ＰＲα、ＰＩ−αのプール
（３ｏｏｌｅ）表現を示した図である。

また、〈α〉で生成される零検出信号αのうち、零検出
信号ＧとＨ，ＩとＪ、にとり、ＭとＮの論理積を、零検
出信号Ｃ，Ｄ、Ｅ、Ｆ　（Ｃ＝Ｇ・１」。

Ｄ−１−Ｊ、Ｅ−に−Ｌ、Ｆ−Ｍ−Ｎ）とし、さらに、
この零検出信号ｃ、Ｄ、Ｅ、Ｆのうち、零検出信号Ｃと
り、ＥとＦの論理積を、零検出信号Ａ、Ｂ　（Ａ−Ｃ−
Ｄ、Ｂ＝Ｅ−１−）とする。零検出信号Ｃ，Ｄ、Ｅ、Ｆ
は、第４図に示すように、上位ビットから８ビツト幅毎
の検索情報の零検出信号となり、零検出信号△は上位１
６ビツト、零検出信号Ｂは下位１６ビツトの零検出信号
となる。

第５図は＜Ｑ＞〜＜Ｎ＞のそれぞれの零検出信号を生成
するための構成を示す図である。

零検出信号Ｃは、零検出信号Ｇ、Ｈの否定論理積をとり
、さらにこの結果を反転することにより得ており、零検
出信＠Ｄも零検出信号Ｃと同様である。また、零検出信
号Ａは、零検出信号Ｇ、　Ｈ及び１．Ｊのそれぞれの否
定論理積をとり、それぞれの結果の否定論理和をとるこ
とにより得ている。なお、零検出信号Ｂ、Ｅ、Ｆは、零
検出信号に、Ｌ、Ｍ、Ｎにより上達したと同様にして得
ている。

このようにして得られる零検出信号Ａ−Ｎを用いて、こ
の実施例のＰエンコーダは、そのエンコード出力（ＰＥ
４〜ＰＥ０）のうち、＜Ｑ＞〜くＮ〉のそれぞれのエン
コード出力の中から零検出信号Ａ〜Ｎ及び検索信号ＰＥ
Ｒ（”１”の時は右方向からの検索を示す、“°０″の
時には左方向からの検索を示す）にしたがって選択され
た２ビツトのエンコード出力を、下位めエンコード出力
ＰＥ１．ＰＥＯとして、零検出信号Ａ〜Ｎ及び検索信＠
ＰＥＲから、上位のエンコード出力ＰＥ４゜ＰＥ３．Ｐ
Ｅ２を得るようにしている。

次に、Ｐエンコーダのエンコード出力（ＰＥ４〜ＰＥ０
）が、零検出信号Ａ−Ｎ及び検索信号ＰＥＲからどのよ
うにして得られるかを説明する。

第６図は左右両方向の検索時に、エンコード出力（ＰＥ
４〜ＰＥ０）と零検出信号Ａ−Ｎとの関係を示す図であ
る。なａ３、−第６図において、くＧ〉〜＜　ｌ−１＞
はそれぞれの回路の２ビツトのエンコード出力を示して
おり、また、Ａ−８−’“１″の時には検索情報はすべ
て“０″としている。

第６図において、例えば右方向からの検索（ＰＥＲ＝″
“１″′）ぐありて零検出信号Ｂ、Ｄ、Ｊがそれぞれｉ
ｂ 検出信号■は０″となるので、２０ビツト目〜２３ビツ
ト目に最初の１′′が存在することがわかる。“したが
って、上位側のエンコード出力ＰＥ４．３．２は”’１
．０．１”となり、下位側のエンコード出力ＰＥ１．０
は＜ｌ＞の右方向からエンコード出力によって得られる
。

このようにして、エンコード出力ＰＥ４〜ＰＥ２は、零
検出信号Ａ−Ｎと検索信号ＰＥＲから容易に求められ、
両方向からの検索時におけるエンコード出力（ＰＥ４〜
ＰＥ２）は、第６図から次式に示すように表わされる。

ＰＥ４−ＰＥＲ−Ｂ＋ＰＥＲ−Ａ ここで、ＰＥＬ−ＰＥＲ ＰＥ３＝ＰＥＲ（Ｂ　−Ｄ＋Ｂ　−Ｆ）＋ＰＥＲ（Δ　
・　Ｅ＋Ａ　−Ｃ） ＝ＰＥＲ（Ｂ−Ｄ十Ｅ−Ｆ）　十 ＰＥＲ（Ａ−Ｅ＋Ｃ） ここで、Ａ＝Ｃ−ＤよりＡ−Ｃ＝Ｃ Ｂ＝Ｅ　−ＦよりＢ−Ｆ＝Ｅ−Ｆ Ｐ　Ｅ　２　＝　ｌ）　Ｅ　Ｒ（Ｂ　−Ｄ・ト１　＋Ｂ
　−Ｄ　−Ｊ　十＋８−Ｆ−Ｌ＋Ｂ　　・　Ｆ−Ｎ＞ 十ＰＥＲ（Ａ−Ｅ　−？１７＋Ａ　ｅ　Ｅ−に＋＋Ａ−
Ｃ・　Ｉ＋Ａ−Ｃ−Ｇ） ＝ＰＥＲ（Ｂ　　中　Ｄ　・　ｌ−１＋　　Ｂ　　−Ｄ
　　−Ｊ　　＋８−Ｆ＝Ｆ 一方、ＰＥ１．ＰＥＯは、＜Ｑ＞〜゛〈Ｎ〉のエンコー
ド出力を２段のセレクタ回路により選択して得ている。

１段目の第１セレクタ回路は、＜Ｑ＞〜＜Ｎ＞を（＜３
＞、＜）ｌ＞）、（＜ｌ＞、＜Ｊ＞）。

（＜Ｋ＞、＜Ｌ＞）、（＜Ｍ＞、＜Ｎ＞）となるように
組み合わせて４つのブロックに分割し、第１セレクト信
号にしたがって、それぞれのブロックの１ビツト目のエ
ンコード出力の反転信号ぞれ１出力ずつ選択するもので
ある。

第７図は一例として（＜Ｇ＞、＜Ｈ＞）のブロックにお
ける第１セレクタ回路の構成を示す図である。なお、他
のブロックの第１セレクタ回路にあってもこの（＜Ｑ＞
、＜ｌ−１＞）のブロックと同様の構成となっている。

第７図において、セレクタＳＧ１〜４．ＳＨＩ〜４はり
Ｏツクドインバータで構成されているが、実際にはトラ
ンスファゲートでも十分である。

ＰＬＧｌ、ＰＬＧＯは、第１セレクト信号ＰＥＲ−Ｇに
したがってそれぞれのセレクタＳＧ１．３Ｇ２により選
択され、ＰＲＧｌ、１）ＲＧＯは、第１セレクト信号Ｐ
ＥＲ−ＨにしたがってそれぞれのセレクタＳＧ３．３Ｇ
４により選択される。また、ＰＬＨｌ、ＰＬＨＯは第１
セレクト信号ＰＥＲ◆Ｇにしたがってそれぞれのセレク
タＳＨ１，８Ｈ２により選択され、ＰＲＨＩ。

Ｐ　Ｒｌ−１０は第１セレクト信号Ｐ　Ｅ　Ｒ−１−１
にしたがってそれぞれのセレクタＳＨ３，８Ｉ−１４に
より選択される。このようにして、〈Ｇ〉と＜　ｌ−１
＞の１ビツト目のエンコード出力及びＯビット目のエン
コード出力の中からそれぞれ１出力づつ選択される。こ
こで、選択された１ビツト目のエンコード出力をＰＧＨ
ｌとし、０ビツト目のエンコード出力をＰ　Ｇ　ＨＯと
する。（＜ｌ＞、＜Ｊ＞）、（くＫ＞、＜ｌ＞）、（＜
Ｍ＞、＜Ｎ＞）のそれぞれのブロックにあっても、第８
図に示すようにブロック毎に異なる第１セレクト信号に
よって、上述したと同様に１ビツト目及びＯビット目の
エンコード出力が選択される。

このような選択を行なう第１セレクト信号は、第８図か
ら明らかなように、零検出信号Ｇ−Ｎ及び検索信号Ｐ　
Ｅ　Ｒから容易に生成され、２ないし３段の論理ゲート
で得ることができる。

次に、２段目の第２　ｔレクタ回路を説明する。

第９図は第２セレクタ回路の構成を示す図である。同図
において、この第２ｔ？レクタ回路は、クロックドイン
バータからなるセレクタＳＧＨ１。

０．５ＩＪ１．０．５ＫＬ１．０．５ＭＮ１．０で構成
されている。

この第２セレクタ回路は、第２セレクト信号Ｓ８１〜Ｓ
８４により１段目のセレクタ回路で選択された１ビツト
目のエンコード出力の反転信号らＰエンコーダの１ビツ
ト目のエンコード出力ＰＥ１を選択し、０ビツト目のエ
ンコード出力の反転信号ＰＧＩ−１０，ＰＩＪＯ，ＰＫ
ＬＯ。

ＰＭＬＯの中からＰエンコーダの０ビツト目のエンコー
ド出力ＰＥＯを選択するものである。

）’ＫＬ１．ｌ−’ＭＬＩの中力１ら、第２セレクト１
３号８８１〜Ｓ８４により、それぞれセレクタ５ＧＨ１
，Ｓ　ＩＪｌ、５ＫＬ１．ＳＭＮＩを介して選択され、
ＰＥＯは、ＰＧＨＯ，ＰＩＪＯ。

ＰＫＬＯ，ＰＭＬＯの中から、第２セレクト信号８８１
〜８３４により、それぞれセレクタ５ＧＨＯ，５ＩＪＯ
，５ＫＬＯ，５ＭＮ０を介して選択される。ここで、第
９図に示されている第２セレクト信号を比較的簡単化し
たものを第１０図に示１゜ このような第２セレクト信号は、第１０図から明らかな
ように、零検出信号Ａ〜Ｎ及び検索信号ＰＥＲから容易
に生成され、３段程度の論理ゲートで得ることができる
。

以上説明したようにして、第１図に示すＰエンコーダは
そのエンコード出力ＰＥ４〜ＰＥＯを得ている。ここで
、第１図に戻って、〈Ｇ〉と＜１−１〉のエンコード出
力を選択する第１セレクタ回路１ａの第１セレクト信号
を生成する生成回路２ａは、３段の論理ゲートで構成さ
れており、以下く１〉と＜Ｊ＞、＜Ｋ＞と＜Ｌ＞、＜Ｍ
＞と＜Ｎ＞のそれぞれのエンコード出力を選択する第１
セレクタ回路ｌｂ−、ｌｃ、１ｄに対応する第１セレク
ト信号を生成するそれぞれの生成回路２ｂ　、　２ｃ　
。

２ｄも、生成回路２ａと同様に３段の論理ゲートで構成
されている。したがって、第１セレク１−信号は、検索
情報の入力から４段の論理ゲートを介して得られる。

第２セレクタ回路３ａ　、３ｂの第２セレクト信＠ＳＳ
１．ＳＳ２を生成する生成回路４ａ及び第２セレクト回
路３ｃ　、３ｄの第２セレクト信号Ｓ８３．８８４を生
成する生成回路４ｂは、ともに同様な構成の３段の論理
ゲートで構成されている。

したがって、第２セレクト信号３８４〜ＳＳ１は、検索
情報の入力から５段の論理ゲートを介して得られる。

また、比較的多くの論理ゲートを通過して得られるエン
コード出力ＰＥ２は、第１及び第２セレクト信号の生成
過程の論理信号を用いて得られ、ＰＥ２は第１及び第２
セレクト信号の生成と並行して得ることが可能となる。

ざらに、ＰＥ３は第２セレクト信号８８１．ＳＳ３の論
理和をとることによって得られる。これにより、ＰＥ３
゜ＰＥ２を得るための回路構成を簡単化することができ
る。

したがって、第１図に示したＰエンコーダのエンコード
出力ＰＥ４．ＰＥ３．ＰＥ２は、検索情報の入力からそ
れぞれ６，７．７段の論理ゲートの遅延で得られる。ま
た、ＰＥ１．ＰＥＯは、セレクタにクロックドインバー
タを用い、セレクト信号の遅延を考慮しても、６段の論
理ゲートの遅延で得られる。

一方、これに対して、第１２図に示した従来のＰエンコ
ーダでは５段程度の論理ゲートの遅延でエンコード出力
が得られる。しかしながら、第１図に示すＰエンコーダ
における論理ゲートの入力数は平均２〜３程度であるの
に対して、従来では４以上となっている。したがって、
従来はこの実施例に比べて速度的に優れているとは必ず
しも言えない。また、従来は一方向からの検索に対して
のみ最適化されており、両方向からの検索を行なえるよ
うにするためには前述したように付加回路が必要となり
、これらを考慮すると、この実施例の優位性は顕著なも
のになると言えよう。

［発明の効果］ 以上説明したように、この発明によれば、プライオリテ
ィ・エンコーダのエンコード出力の一部を検出信号及び
検索信号から生成し、残りの部分をそれぞれの単位検索
情報に対するエンコード出力の中から選択信号にしたが
つて選択されたエンコード出力としたので、検索方向に
依存することなく検索の高速化を達成することができる
。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るプライオリティ・エ
ンコーダの構成図、第２図は第１図における＜Ｑ＞〜＜
Ｎ＞の構成図、第３図（Ａ）及び同図（Ｂ）は第２図の
作用説明図、第４図は検索情報の分割と零検出信号の関
係を示す図、第５図は零検出信号を生成する回路の構成
図、第６図は零検出信号とエンコード出力との関係を示
す図、第７図は第１セレクタ回路の構成図、第８図は第
１セレクト信号を示す図、第９図は第２セレクタ回路の
構成図、第１０図は第２セレクト信号を示す図、第１１
図は検索情報とエンコード出力との関係を示す図、第１
２図は従来の８ビツトのプライオリティ・エンコーダの
構成図、第１３図は第１２図の作用説明図、第１４図は
従来の３２ビツトのプライオリティ・エンコーダの構成
図、第１５図は第１４図の高速化を行なうための構成を
示す図である。

Claims (1)

1. 【特許請求の範囲】 ２値のビット情報からなる検索情報を最上位あるいは最
   下位ビット方向から検索して最初に一方のビット情報と
   なっているビット位置を検出する検索作業を行ない、こ
   のビット位置を示すエンコーダ出力を与えるプライオリ
   ティ・エンコーダにして、 前記検索情報を所定のビット長に分割した単位検索情報
   のそれぞれに対して検索作業を行ない、それぞれエンコ
   ード出力を与えるとともに、前記単位検索情報がすべて
   他方のビット情報であることを示す検出信号をそれぞれ
   出力する検索手段と、前記検索手段のそれぞれの検出信
   号及び検索方向を示す検索信号により前記検索情報のエ
   ンコード出力の一部を生成する生成手段と、 前記検出信号及び前記検索信号により選択信号を生成す
   る選択信号生成手段と、 前記検索手段のそれぞれのエンコード出力の中から前記
   選択信号にしたがつて前記検索情報のエンコード出力の
   一部として所定のエンコード出力を選択する選択手段と
   、 を有することを特徴とするプライオリティ・エンコーダ
   。