KR100256103B1

KR100256103B1 - Cout 신호 발생용 방법 및 장치

Info

Publication number: KR100256103B1
Application number: KR1019920005429A
Authority: KR
Inventors: 페이틀 사미르
Original assignee: 마이클 에이치.모리스; 썬 마이크로시스템즈 인코포레이티드
Priority date: 1991-04-08
Filing date: 1992-04-01
Publication date: 2000-05-01
Also published as: EP0508627A2; JP3286793B2; JPH0628157A; EP0508627A3; DE69228140T2; KR920020313A; EP0508627B1; DE69228140D1

Abstract

제1값의 Cin에 대한 각 비트위치로부터 제1Cout을 결정하기 위한 장치, 제2값의 Cin에 대한 각 비트위치로부터 제2Cout을 결정하기 위한 장치, 제1값의 Cin에 대한 다수의 비트위치 각각으로부터 제1Cout을 산출하고 제2값의 Cin에 대한 다수의 비트위치 각각으로부터 제2Cout을 산출하도록 2이상의 근접 비트위치로부터 제1 및 제2 Cout값을 이용하기 위한 다수의 장치, 및 Cins의 실제 값에 근거한 제1 및 제2값 사이에서 선택하기 위한 장치를 포함하는, 두수의 합의 결정과 무관한 두수의 가산으로부터 Cout을 결정하기 위한 회로.

Description

Cout신호 발생용 방법 및 장치

제1도는 전형의 종래기술로 제조되는 가산기 회로의 블록도.

제2도는 종래기술에 의해 제안된 조건부 합 가산기의 블록도.

제3도는 본발명에 따라 구성된 제1캐리 계산 회로의 블록도.

제4도는 본발명에 따라 구성된 제2캐리 계산 회로의 블록도.

제5도는 제4도에 도시된 회로 일부에 대한 회로도.

제6도는 제4도에 도시된 회로 그 이외부에 대한 회로도.

제7도는 본발명에 따라 구성된 제3캐리 계산 회로의 블록도.

제8도 내지 제11도는 제7도에 도시된 회로부의 부분 회로도.

[발명의 배경]

[발명의 분야]

본발명은 컴퓨터 회로, 특히 가산기 회로에 대한 Cout(캐리아웃(Carryout))신호를 신속하게 발생하기 위한 방법 및 장치에 관한 것이다.

[종래기술의 역사]

가산기 회로는 디지털 컴퓨터에서 다목적으로 사용된다.

가산기 회로를 사용하는 대부분의 경우에 있어서, 그 속도는 탁월하다.

예컨대, 정보의 연속되는 흐름이 디지털 컴퓨터에서 변화하는 주방식은 조건부 분기연산의 사용에 의한다. 통상, 임의의 수학적 연산에 의존하고 그 결과를 근거로 한 조건부 분기 연산은 특정 번지로 분기할 것인지 아닌지를 결정하는 일을 한다. 그러한 수학적 연산의 결과는, 보통 덧셈, Cout, 및 부호를 포함하며, 그 결정은 이들 요소중 임의의것, 이들 요소의 조합, 또는 이들 요소로부터 발생한 플래그에 의존한다. 최종 Cout값에 의존하는 플래그를 발생하는데 필요한 시간은 보통 중요한 요소이며, 따라서 고속처리의 달성에 있어서 중요한 인자다.

가산기의 속도를 증가시키기 위한 많은 작업이 있어 왔다. 이 작업 대부분은, 보통 이 계산에 가장 긴 시간이 걸리기 때문에, Cout의 계산속도를 증가시키는 쪽 이었다. 이 사실은 최상위 단계로 부터의 Cout이, 가산의 각 하위 단계에서 발생한 것에 의존하기 때문에 맞는 것이다.

각 단계에서의 Cout은, 전형적으로 합산에 따라 계산된다. Cout과 합은, 궁극적으로 조건부 분기 함수를 결정하기 위해 필요한 기타 인자를 계산하는데 사용된다.

캐리 룩-어헤드, 캐리선택, 및 맨체스터 캐리연쇄 구조는 고속 하드웨어 가산기의 일종이다. 캐리-룩 어헤드 가산기와 맨체스터 캐리 연쇄 가산기는, 그 연산이 본래 직렬인 이유로 속도가 제한된다.

반면에, 캐리선택 가산기는 병렬로 디지트 그룹들에 관한 두 결과를 계산하고, 그 그룹에 대한 Cin(캐리 인(Carry in))값이 인지된 이후 그 두결과중 하나를 선택한다.

다수의 열이 부분집합으로서 병렬로 계산될 때, 적어도 이론상으로는 매우 빠르게 연산될 수 있다. 그러나, 실제로 이런 가산기는 다량의 회로를 취하며 따라서, 조립하는데 값이 비싸게 먹히고 이론적으로 예상했던 것보다 더 느리다. 고속으로 작동하도록 배열되어야 하지만, 종래기술에 필요한 대규모의 회로를 사용하지는 않는다.

이론상 가장 빠른 결과를 산출하는 가산기의 한형태는 1960년 6월에 발간된 “조건부-합가산논리”이라는 표제의 전자계산기상의 IRE 트랜잭션(J. Sklansky저)에 기술된 조건부 합 가산기이다.

이는, 이러한 형태의 가산기가 비록 매우 빠른 결과를 산출한다는 것을 암시하기는 하지만, 그러한 결과를 산출하는데 필요한 다수의 게이트 및 그 게이트를 통한 지연은 실제로 가산기를 다른 고속 가산기 보다 느리게 만들어 버린다. 따라서, 배열은 고속으로 작동하도록 요구되지만 종래 기술에 필요한 다량의 회로를 사용하지는 않는다는 것은 역시 맞는 말이다.

[발명의 요약]

따라서, 본 발명의 제1목적은, 두 2진수의 합으로부터 Cout을 계산하는 새로운 회로를 제공하는 것이다.

본 발명의 제2목적은, 두 수의 합으로부터, 신속하고 또한 단독으로 두 2진수 합의 Cout을 계산하는 회로를 제공하는 것이다.

본 발명의 제3목적은, 조건부 분기연산에 필요한 모든 플래그를 신속하게 발생하는 회로를 제공하는 것이다.

본발명의 상기 및 기타 목적은, 더욱 고속의 캐리발생을 산출해내기 위해, 가산기의 합기능으로부터 캐리발생 기능을 분리한 회로로 실현된다.

가산되는 두 수의 각 비트로부터 두 가능 Cout 값을 이용하므로써, 그후에 이어진 단계들에서, 두 가능 상위 Cout을 발생하기 위해 1이상의 하위 비트로 부터의 두 가능 Cout과 함께 각 비트의 두 가능 Cout을 조합하는 것과, 선행 단계에 대한 실제 Cout까지 이 처리의 속행 여부가 결정되며, 합산 결과 이전에 발생될 수 있는 최종 Cout이 획득된다.

이 Cout은 조건부 분기연산에 대한 결과에 도달하는데 필요한 모든 플래그를 신속히 결정하는데 사용된다.

본 발명의 상기 및 기타 목적ㆍ특징은, 여러 도면을 통한 유사한 지시에 의해 유사한 요소가 참조되는 도면과 함께, 다음의 상세한 설명을 참조함으로써 더 잘 이해될 것이다.

[주석 및 명명법]

다음에 따르는 상세한 설명의 일부는 컴퓨터 메모리 내부의 데이터 비트에 대한 연산의 알고리즘 및 기호식 표현의 유형으로 표시된다.

이들 알고리즘식 설명 및 표현은, 그 작업에 필요한 내용을 그 기술에 숙련된 사람들에게 가장 효율적으로 전달하기 위해, 데이터 처리 기술의 숙련인들이 사용하는 수단이다. 여기서 알고리즘은, 일반적으로, 원하는 결과를 이끌어내는 일련의 일정한 단계라고 생각된다. 그 단계는, 물리량의 물리적인 조작을 요구하는 것이다. 통상, 필요하지는 않지만, 이들 량은 기억, 전송, 조합, 비교, 및 기타 조작될 수 있는 전기 또는 자기적 신호의 형태를 띈다. 그것은, 주로 이들 신호를 비트, 값, 요소, 기호 문자, 항, 수 등으로 칭하는 통상의 용법 때문에, 때때로 편리하다고 알려져 있다.

그러나, 이들 및 유사항 모두가 적절한 물리량과 관련되어 있고, 단지 편리한 레이블을 이들량에 적용한다는 사실을 명심해야 한다.

더욱이, 조작의 실행은 때때로, 가산 또는 비교와 같이 통상 조작인에 의해 수행된 정신작용과 관련되어 있는 것과 같은 식으로 언급되기도 한다.

이러한 조작인의 능력은, 본발명의 일부를 형성하는, 즉 연산이 기계적 연산인 여기 기술된 어떠한 연산의 경우에 있어서도 필요하다거나 바람직하지는 않다. 모든 경우에 있어서, 기계를 조작하는 연산방식과 그 자체의 계산 방식간의 차이를 명심해야 한다. 본발명은, 기타 원하는 실제 신호를 발생하기 위해 전기적 또는 기타(예컨데, 기계적, 화학적)실제신호를 처리하고 있는 컴퓨터를 조작하기 위한 장치 및 그 방법에 관한 것이다.

[발명의 상세한 설명]

제1도는 두 2진수의 신속한 가산을 얻기 위한 전형적 배열을 도시한다.

제1캐리 룩 어헤드 가산기(12)는, 두 2진수(A 및 B)의 하위 4비트를 가산하는데 이용된다. 가산기(12)는 Cin 신호(Cin 0)를 수신하고, 최종 단계로부터 결과(S0-S3) 및 Cout 신호(C3)를 산출하도록 여러 단계에서 가산되는 비트와 더불어 조합하는 단계를 통하여 그 신호를 전달한다.

동시에, 가산기회로(14)는 두 2진수(A 및 B)의 상위 비트(4-7)를 수신하고, 1의 3단계로부터 Cin을 추정하는 합(S1_4-S1_7) 및 Cout (C1_-7)을 계산하며; 가산기회로(16)는 두수 (A 및 B)의 상위 비트를 제공하고, 0의 3단계로부터 Cin을 추정하는 합(S0_4-S0_7) 및 Cout (C0_7)을 계산한다.

수정 상위 합산 비트는 멀티플렉서(18)를 사용하는 가산기(12)로부터 최종 Cout (C3)에 의해 선택된다. 유사한 방식으로, 수정 최종 Cout(“not C8”)은 Cout (C3)의 상태에 의존하는 두 가능성으로부터 선택을 하는 OR게이트(20) 및 NAND게이트(22)에 의해 산출된다.

주지된 바와같이, Cout (“not C8”)의 생성은 캐리 계산과 마찬가지로 그 단계 내부의 합(S0-S7)을 결정하기 위해 가산기(12, 14 및 16)의 수치(A 및 B) 비트의 여러 가산 결과를 기다리는 제1도의 회로를 요구한다.

이것은 가산기의 동작과 Cout 신호의 발생을 느리게 한다.

예컨대, 가산기(12)의 Cout (C3out)은 “not C8”의 계산과 마찬가지로 합산치의 다중 송신을 제어하기 위해 블록(18 및 20) 내부에 사용된다.

합산치의 계산에서 이러한 사용은 포함된 논리량을 증가시키고, 따라서 최종 캐리 출력을 산출하기 위해 필요한 시간을 늘리게 된다.

제2도는, 상기 언급된 서적의 저자인 Sklansky에 의해 제시된 조건부 캐리 가산기를 설명한다. 이 가산기에서, 두 7비트수는 가산기회로 각각으로부터 4개의 가능 출력을 산출하기 위해 비트 가산기(H)에 의해 제1레벨에서 1비트씩 가산된다(x0y0 내지 x6y6으로 표시됨); 즉, Cin이 0일 때 합이 산출되며, Cin이 1일 때 합이 산출되며, Cin이 0일 때 Cout이 산출되며, Cin이 1일 때 Cout이 산출된다.

이들 제1레벨 가산기 회로(H)중 하나를 변경함으로 인해 산출된 출력신호는, 한쌍의 제2레벨 회로(Q1)로 제공된다. 그 회로(Q1)는 선행 비트의 출력으로 부터의 Cin 0 또는 Cin 1에 의해 인에이블된다.

따라서 이들 회로는, 이전 단계로부터 Cin의 상태에 의존하는 그들 회로의 출력신호로 전송한다. 이는 다음 레벨로 계속되어, 두 Q1단계의 가능 합 및 Cout은 이전 단계로 부터의 가능 합에 따라 제2회로쌍(Q2)으로 모두 제공된다. 회로(Q2)중 하나는, 1Cin에 의해 이전단계 및 기타로 부터의 0Cin에 의해 인에이블된다.

이는 두 수에서 비트 수가 가산되는데 필요한 만큼의 많은 단계 동안 계속된다. 따라서, 각 레벨의 결과는, Q3레벨에서 캐리 가능이 계속 유지되도록 이전 레벨의 결과를 기다리지 않고 도달한다.

이는 이론적으로 매우 빠른 연산을 허용한다. 실제로, 연산속도는 각 레벨로부터 실제 Cout 값(C1, C3, C5등)을 산출하기 위해 필요한 시간에 의존하고, 이들 값 및 각 레벨에서의 가능 합 비트는 가능 Cout 중간값을 사용하면서 결정된다.

더욱이, 제2도의 회로에서 알 수 있는 바와 같이, 배열을 완성하는데 필요한 회로는 단시간에 굉장히 많게 된다. 실제로 Sklansky는, 최대 전개는, 특히 피가산수 길이의 기능을 증가시키는 것이라고 회로설계자들에게 알려주고 있다.

비트를 합산하기 위해 회로의 산입에 의거한 게이트의 수의 이러한 증가는, Cout값을 산출하기 위해 가산기에 의해 취해진 배열 및 시간 비용을 심각하게 증가시킨다. 아마도 이 이유는, 이러한 유형의 실제 배열이 전혀 달성되지 않은 이유 때문일 것이다.

이제 가산기의 합산 기능으로부터 캐리발생 기능을 분리함으로써 가장 빠른 캐리발생이 달성 가능하다는 사실이 발견되었다.

더욱이, 두 가능 캐리를 발생하기 위해 가산되는 두 수의 각 비트로부터 두 가능 Cout과 함께 조건부 합 가산기의 기초 배열만을 이용함으로써, 잇달은 단계에서, 두 가능 상위 캐리를 발생하기 위해 1 이상의 하위 비트로 부터의 두 가능 Cout과 더불어 각 비트로 부터의 두 가능 Cout을 조합하는 것과, 이전 단계로부터 실제 캐리까지 이 처리를 계속하는 것이 결정되어, 최종 Cout은, 실제로 획득 가능한 합산 결과 보다 더욱 고속으로 발생될 수 있다. Cout 값의 발생을 분리시키는 것은, 종래기술의 배열에서 합산회로에 의해 야기된 지연을 제거시킨다.

제3도는, 본발명에 따라 구성된 기본 회로의 블록도를 도시한다.

제3도에 도시된 회로(30)는 두 8비트의 이전수의 가산으로부터 Cout 비트를 발생하는데 이용된다. 8비트수의 저역 7비트만이, 이하의 기술로 인해서 명확해 질 것 처럼, 조건부 분기 방정식의 결정에 필요한 Cout값 및 기타 값을 얻기 위해 사용할 필요가 있다. 회로(30)는 캐리발생기(0)내지 캐리발생기(6)를 각각 가리키는 7개의 캐리발생기 회로(32)를 포함한다. 각 캐리발생기 회로(32)는 입력 2비트로서, 특정 비트에 있는 가수 및 피가산수로부터 각각 하나씩을 수신한다. 따라서, 합산되는 두 최하위 비트는 캐리발생기(0)에 위치한다. 동시에, 기타 모든 캐리발생기(1-6)는 그들의 특정 비트 위치에 있는 가수 및 피가산수의 두 비트를 수신한다.

각 캐리발생기(32)는 두 개 가능한 Cout 값을 산출한다; 즉 이들 값은, 그 비트에 대한 Cin이 0인 단계로 부터의 Cout이고, Cin이 1인 단계로부터의 Cout이다. 이들 신호는, 캐리발생기(0)에 대해서, C0-0-1 및 C0-1-1, 먼저 비트 0에 대한 Cout, 그 다음으로 0 또는 1 Cin 값에 대한 Cout 및 최종적으로 결정된 단일 레벨로부터 생긴 Cout을 가리킨다. 기술된 기타의 캐리발생기(32) 및 회로로 부터의 Cout 신호도 마찬가지로 유사하게 설명된다.

본 기술의 숙련자들이 알 수 있는 바와 같이, 캐리발생기(32)에 의해 산출된 결과는, 제3도의 회로 우측 “캐리발생기”하에 위치한 두 방정식에 의해서 요약가능하다. 즉, Cin 신호가 0(Cout_0)인 Cout신호는, 그 레벨에서 합산된 양 비트 모두 1일때만 1이 될수 있다.

더군다나, Cin 신호가 1(Cout_1)인 Cout 신호는, 그 레벨에서 합산된 비트중 하나가 1일때에만 1이 될수 있다. 이들 두 Cout신호는, 각각의 캐리발생기(32)로부터 그 다음 단계로 전해진다. 그러나, Cout_0신호가 1이라면, 가산되는 양 비트 모두가 1이기 때문에, Cout신호(Cout_1)가 0 Cout 신호를 산출하는 것은 불가능하다.

이 사실은 보조의 논리를 완벽하게 제공하도록 하는 요구를 제거함으로써, 이 회로의 다음 단계( 및 히우 기술되는 기타회로)에서 회로의 복잡도를 감소시키는데 이용된다.

캐리발생기(0-6) 각각으로 부터의 Cout 값은 제2단계로 전송된다.

최하위 비트(0)에 대해서, 이 단계는 캐리선택기(34)이다.

캐리선택기(34)는 이전 단계로부터 두 가능 Cout 값(이경우에는 캐리발생기 0)을 수신하고, 이전 단계로부터 실제 Cin 값(Cprev)에 기초한 두 개중 맞는 것을 선택한다. 이 캐리선택 연산은 제3도 우측에 도시된 “캐리선택”용 방정식으로 표현 가능하다. 0 Cin에 대한 Cout은 이전 단계로 부터의 Cin(Cprev)가 0일 경우 선택되며, 1Cin에 대한 Cout은 이전 단계로 부터의 Cin (Cprev)가 1일 경우 선택된다는 것은 주지가능한 사실이다.

따라서 캐리선택기(0)는 제1레벨의 비트 0 단계로부터 실제 Cout (C0)를 산출한다. 이 결과는 캐리선택기(2)로 인식되는 동일한 캐리선택기회로(34)로 전송된다. 캐리선택기(2)로 부터의 Cout (C2)는, 동일한 캐리선택기(6)으로 회송된다.

비트 0이외의 각 비트 단계 동안, 캐리발생기 회로(32)로 부터의 두가능 Cout는 캐리 확장기 회로(36)을 제공된다. 이들 캐리 확장기 회로(36)중 4개가 제3도에 기술되었으며, 각각 동일한 방식으로 작동한다.

제1레벨 상의 각 확장기 회로(36)(확장이 2, 4 및 6)는, 두 근접 비트 위치의 캐리발생기(32)로부터 그들 비트 위치로 부터의 두가능 Cout을 수신하고, 4개의 가능 입력에 의거한 두 가능 Cout 신호를 제공한다.

따라서, 예컨대, 캐리확장기(2)는, 비트 1에 대한 캐리발생기(1)로부터 Cout신호(C1-0-1 및 C1-1-1) 및 비트 2에 대한 캐리발생기(2)로부터 Cout 신호(C2-0-1 및 C2-1-1)를 수신한다. 이들 4신호는, 두 가능 입력 C2-0-2(비트 2에 대한 Cin이 0인 경우의 가능 Cout, 제2레벨) 및 C2-1-2(비트 2에 대한 Cin이 0인 경우의 가능 Cout, 제2레벨)를 발생시키는데 이용된다. 확장기 회로(36)의 동작을 제한하는 논리 방정식이 제3도의 오른쪽에서 “캐리확장기”라는 표제하에 주어져 있다.

각 캐리확장기 회로(36)에 의해 산출된 두 가능치는, 포함된 비트의 레벨을 근거로 한 캐리선택기 회로(34) 또는 그외의 캐리확장기(36)로 전송된다.

비트2레벨에서, 2Cout 은, 캐리선택기(2), 예컨데, 캐리선택기(0)로부터의 Cout(C0)가 캐리발생기 레벨에서의 4가능 Cout으로부터 생기는 두 Cout 신호중 적절한 것 하나를 선택하는 바와같이 캐리선택기(2)로 전송된다.

반면에, 캐리확장기(4)로부터의 두 Cout 및 캐리확장기(6)으로 부터의 두 Cout는, 모두 입력으로서 제2레벨 캐리확장기(6-2)로 전송된다.

반면에, 캐리확장기(4)로 부터의 두 Cout 및 캐리확장기(6)으로 부터의 두 Cout는 모두 입력으로서 제2레벨 캐리확장기(6-2)로 전송된다.

캐리발생기 레벨로 부터의 총 4개의 가능 Cout을 표현하는 이들 신호는, 동일한 방법으로, 두 개의 가능 Cout신호(C6-0-4 및 C6-1-4)를 산출하기 위한 기타의 캐리확장기 회로(36)로 조합된다.

최종 Cout 신호(C6)는, 비트 2로 부터의 실제 Cout 값(C2)에 응하여, 캐리선택기(6)에 의해 이들 최종 두 가능 Cout 신호로부터 선택된다.

최종 Cout 값은 취해지는 분기를 결정하는데 있어 보조하는데 필요한 모든 값이기 때문에, 매개값중 아무것도 Cout 결과에 필요치 않다는 사실을 명심해야 한다. 더욱이, Cout 기능이 본발명에서의 합산 기능으로부터 분리되기 때문에, 매개 Cout 비트는, 단지 상위 Cout 비트를 발생하는데 사용될 뿐이며, 제1 및 제2도에 도시된 회로에서 처럼, 다수의 합산을 발생하는데 유용한 필요 요소에 의해 지연되지 않는다.

실제로, 가산기로부터 캐리를 분리하는 것은, “합산길이의 기능을 증가시키는 이외의 상수를 전개하는 최고치”를 만든다. 상기 지적된 바와같이, Cout 비트(C6)는, 단지 최고 중요비트의 다음 비트가 최고 중요 비트로부터의 Cout을 계산하는데 이용가능하다는 사실이 필요할 뿐이기 때문에 8개의 비트 가산기에 이용가능하다. 이는, Cout 플래그, N 플래그, V 플래그, 및 L 플래그가 획득된 최고 중요 비트의 다음 비트에서 일단 Cout(C6)( 및 이에 따라 ！C6)을 모두 발생할 수 있다는 사실을 나타내는 다음 방정식으로부터 증명가능하다.

이들은, 조건부 분기연산을 결정하는데 필요한 0 플래그를 제외한 거의 모든 플래그이다. 0플래그는, 두 연산의 합이 0일 때 동작을 개시한다.

산업분야에서는 0플래그를 발생하기 위한 신속한 구현이 이미 이루어져 있다.

Cflag = (a7^＊b7)^＊！C6 + (a7+b7)^＊C6

Nflag = (a7 XOR b7)^＊！C6 + (！(a7 XOR b7))^＊C6

Vflag = (a7^＊b7)^＊！C6 + ((！a7)^＊(！b7))^＊C6

Lflag = (Nflag XOR Vflag) = (a7 + b7)^＊！C6 + (a7)^＊b7)^＊C6

주지된 바와같이, 제3도에서 연산의 4단계는, 그 안에 기술된 회로를 사용한 두 개의 8비트 2진수를 가산하면서 Cout을 계산하기 위해 필요하다.

더 개선된 속도는, 캐리확장기 및 캐리선택기 회로가 한 시간에 단지 2비트만을 조정해야 할 필요가 없다는 사실을 인식함으로써 획득 가능하다.

실제로, 그들은 어떠한 수의 비트도 조정 및 조합가능하다.

예컨대 제4도에서, 단지 3단계 뿐인 연상을 사용한 두 개의 8비트 수의 가산으로부터 Cout신호를 산출하는 변경회로(40)를 도시한다.

주지된 바와같이, 회로(40)는, 제3도의 회로(20)와 같은 수의 캐리발생기회로(42)를 포함한다. 그러나, 회로(40)는, 단지 3레벨에서 최종 Cout의 산출을 달성하기 위해, 단지 2캐리확장기(44), 캐리선택기(46), 및 제2캐리선택기(48)를 포함하고, 최종 Cout신호의 산출속도를 높이는데 기여한다.

캐리확장기(44)는 3개의 캐리발생기(42) 각각으로부터 한쌍의 가능 Cout 신호를 수신하고, 한쌍의 가능 Cout신호를 산출한다. 이들 신호는, 제4도에 기술된 방정식에 따라 발생된다. 캐리선택기(46)는, 제3도의 회로(30)에 사용된 캐리선택기(34)와 동일하고, 비트 0의 비트 및 Cin 신호의 가산으로부터 생기는 단일 Cout 신호(C0)를 산출한다.

반면에, 캐리선택기(48)는, 각각의 캐리확장기(46)로부터 두 가능 Cout신호를 수신하고, 캐리선택기(46)로부터 Cout(Co)을 근거로 한 적절한 Cout신호(C6)를 선택한다. 캐리선택기(48)의 이 동작은, 실제의 캐리확장 및 선택이며, 그 근거는 제4도에 기술된 그 기능에 대한 방정식이다.

제5도는, 제4도에 기술된 3개의 비트 캐리확장기 회로(44)에 대한 방정식으로서 기술된 기능을 달성하는데 이용할 수 있는 회로(50)를 도시한다.

제5도에서 알수 있듯이, 회로(50)는 입력신호로서 3비트 각각의 위치로부터 두 개의 가능 Cout신호를 수신하고, 한쌍의 가능 출력신호(Cout_0 및 Cout_1)를 산출한다. 실제 회로는, 다수의 P 채널 FET 장치(도면에서 Cprev-0 입력선 위의 모든 장치) 및 다수의 n 채널 FET 장치(도면에서 Cprev-0 입력선 아래의)로 구성되어 있다.

P 채널장치는 게이트 단자로 인가된 0신호에 의해 각각 ON되는 반면에 n채널장치는 게이트 단자로 인가된 1 신호에 의해 각각 ON된다.

이 회로 구성은 기술된 모든 회로도에 대해 적용된다.

제5도에 도시된 회로(50)의 동작은 회로(50)하에 위치한 일반 방정식으로서 이해 가능하다. 예컨데, Cout 신호(Cout_0_)는, 다수의 상이한 환경하에서 1이 아니다(즉, 회로가 역논리로 Cout되기 때문에 사용된 0이다).

이들 환경은 3비트(Cin 2-0)중 최고위 0 Cin에 대한 Cout신호가 1, 및 3비트(Cin 1-0)중 그 다음의 0 Cin에 대한 Cout신호가 0, 및 3비트 Cprev중 마지막의 0Cin에 대한 Cout 신호가 0 인 것 중의 하나이다.

이들 3 입력에 대응하는 회로에서 만들어진 연결은, 트랜지스터(A)를 통한 Cout_0_ 단자에 접지시키는 것으로 이해될 수 있다.

제5도에 도시된 회로에 대응하는 것은, 유사한 방식으로 방정식의 기타 요소에 의해서 알 수 있다.

회로(50)하에 기술된 일반 방정식이, 작동가능회로에 사용가능함에도 불구하고, 본발명은 회로(50)에 의해 표현된 바와같이 이들 일반 방정식이 완전히 이행되는 것보다 더 빠른 동작을 제공한다.

제5도의 회로는, 임의의 입력 조건이 방정식에 따라 작동하는데 필요한 복잡도를 감소하도록 발생시킬 수 없다는 사실을 사용하도록 한다.

이들 조건은, Cin2_0=1 및 Cin2_1=0이 동시에 발생할 수 없다는 사실이다. 동일한 방식으로, Cin1_0=1 및 Cin1_1=0이 동시에 발생할 수 없다; 또한 Cprev_0=1 및 Cprev_1=0도 동시에 발생할 수 없다.

예컨대, 제5도의 회로에서, A 레이블의 트랜지스터는 선 Cout_0으로 그라운드를 접속한다; 즉 Cin2_1=0인 경우, B 레이블의 트랜지스터는 선 Cout_0_으로 Vcc를 접속한다. 양조건이 동시에 발생할수 있다라는 점에서 이는 회로에 피해를 준다. 회로에 나쁜 영향을 끼치지 않도록, 전형적인 종래기술의 배열은 트랜지스터를 추가함으로서 동시에 나타나는 두 조건을 유지한다. 그러나, 본발명은, 조건이 논리적으로 발생할 수 없고, 요구된 회로를 감소시킨다는 사실을 알 고 있다.

이는, 그 논리를 이행하도록 구성되었을지도 모르는 전형적인 회로를 사용하면서 기대했던 것보다 더 빠르게 작동하는 회로를 구성한다.

실제로, 제5도의 회로(50)위에 기술된 방정식은, 잔여 단계없이 구성되는 것처럼 회로(50)의 동작을 더욱 정확하게 기술한다.

연산이 참이 되도록 존재해야 하는 조건 수의 간단한 계수는, 전방정식에 이행되도록 요구되기 보다는 본발명의 회로에 대한 바람직한 실시예에서 얼마나 많은 단계가 요구되는지를 기술한다.

본 발명의 기타 회로에 관하여 상세하게 설명하지는 않았지만, 이들 기타회로 각각은 본발명을 이행하는데 필요한 회로를 감소시키기 위해 동일한 방식을 이용한다는 것을 인지해야 한다. 제6도는, 제4도에 기술된 캐리선택회로(48)에 대한 방정식에 의해 설명된 기능을 달성하기 위해 이용할 수 있는 회로(60)를 유사한 방식으로 기술한다. 제5도의 회로(50)에서와 같이, 선택기의 동작은, 제4도의 3비트 선택기에 대한 방정식을 고려함으로써 이해 가능하다.

예컨데, Cout신호(Cout_)는 다수의 상이한 환경하에서 1이 아니다(즉, 0이다). 이들 환경은, 최상위 3비트 0 Cin에 대한 Cout 신호(Cin2_0)가 1이고, 그 다음 3비트 0 Cin에 대한 Cout 신호(Cin1_0)가 0이고, 그 다음 최하위 3비트 Cin에 대한 Cou 신호가 0인 것중 하나이다.

이들 3개의 입력에 대하여 회로에서 만들어진 연결은 트랜지스터(B)를 통하여 Cout_ 단자에 접지를 위치시키는 것으로 이해될 수 있다.

방정식의 기타 요소는, 유사한 방식으로 발생하는 것으로 이해될 수 있다.

역논리로 회로를 이행하는 방법이 인지되어야 한다.

각 경우에 있어서, 전원을 회로의 다음 단계로 가하는 회로와 같이 배열된다. 이러한 방식에 있어서, 그 단계에서의 손실을 만회하기 위해 버퍼단계를 제공할 필요가 없다. 따라서, 표준 멀티플렉서 및 버퍼를 사용하는 회로에서 산출되어 왔을지도 모르는 지연이 제거된다.

32비트 가산에 대한 Cout신호를 산출하기 위해 본발명에 따라 디자인된 회로는 제7도에 도시되어 있다. 블록도의 요소는, 한쌍의 비트위치로부터 발생 및 확장기능 모두를 제공하는 2비트 캐리발생 및 확장기회로(64), 3개의 4비트 캐리확장기회로(66), 단일 비트 위치로부터 발생 및 선택기능 모두를 제공하는 한 개의 2비트 캐리발생 및 선택기회로(68), 및 두 개의 4비트 캐리선택기(70)를 포함한다. 회로(64)는 한쌍의 비트위치(1-30) 각각에서 가능 Cout을 발생하도록 상기에 기술된 방식과 같은 방식의 기능을 하고, 2 이상의 가능 Cout을 산출하기 위해 제1비트 이후 각각의 두 근접 비트로부터 각 Cout을 조합한다. 더욱이 회로(66)는, 2이상의 가능 Cout에 도달하기 위해 비트(7-30)당 각각 4개의 조합 결과를 조합한다. 회로(66)로 부터의 가능 Cout은, 모두 입력으로서 최우측 선택기 회로(70)로 제공된다.

회로(64)로 부터의 가능 Cout은, 비트(1-6)로부터 캐리 최좌측 선택기회로(70)로 제공되고 Cout(C6)은 캐리발생기 및 선택기회로(68)에 의해 비트 0당 결정된 Cout(C0)를 사용하기로 선택한다.

제1의 7 비트 레벨에서 선택하는 캐리선택기회로(70)로 부터의 Cout(C6)은, 상기 언급된 조건부 연산을 제어하는데 필요한 플래그를 발생시키는데 쓰이는 최우측 회로(70)로부터 Cout(C30)을 선택하는데 사용된다.

2비트 캐리발생기 및 확장기회로(64)는 제8도에 도시된다.

제9도에는 2비트 캐리발생기 및 선택기회로(68)가 도시된다.

제10도에는 4비트 캐리확장기회로(66)가 도시된다. 제1도에는 4비트 선택기회로(70)가 도시된다. 이들 회로 각각은, 그 대응이 여분의 트랜지스터의 제거인 최고속 가능 Cout을 제공하도록 상기에 상세하게 기술된 회로와 유사한 방식으로 설계된다. 회로(64)에서의 Cout발생 및 확장, 및 회로(68)에서의 캐리발생 및 선택의 병합기가 1로서 제7도의 회로단계의 수를 감소하는데 일조함으로써, 최종 Cout신호를 발생하는데 필요한 시간을 감소시킨다.

지금까지 본발명의 바람직한 실시예라는 조건으로 기술되어 왔지만, 여러 변형 및 변경들이 본발명의 정신 및 범위를 벗어나지 않고 본 기술의 숙련인들에게서 만들어질 수 있다는 사실이 인식될 것이다.

따라서 본 발명은, 다음의 특허청구 범위에서 평가되어야 한다.

Claims

제1 2 진수에 대응하는 복수의 제1신호, 제2 2진수에 대응하는 복수의 제2신호, 및 제2Cin 신호의 합산 결과인 Cout 신호를 고속 발생시키는 회로에 있어서, 상기 복수의 제1신호중 하나의 개별적인 제1신호와, 상기 복수의 제2신호중 하나의 개별적인 제2신호를 입력으로서 각각 수신하고, 추가로, 상기 제1신호와 제2신호로 실행되는 제1논리 연산의 결과에 대응하는 제1발생기 출력 신호와, 상기 제1신호와 제2신호로 수행되는 제2논리 연산의 결과에 대응하는 제2발생기 출력 신호를 출력하는 복수의 캐리 발생기 회로(42); 상기 복수의 캐리 발생기 회로(42)중 하나의 개별적인 제1캐리 발생기 회로로부터 제1발생기 출력 신호와 제2발생기 출력 신호, 상기 복수의 캐리 발생기 회로(42)중 하나의 개별적인 제2캐리 발생기 회로로부터 제1발생기 출력 신호와 제2발생기 출력 신호 및 상기 복수의 캐리 발생기 회로(42)중 하나의 개별적인 제3캐리 발생기 회로로부터 제1발생기 출력 신호와 제2발생기 출력 신호를 입력으로서 각각 수신하고, 추가로, 제1캐리 확장기 출력 신호와 제2캐리 확장기 출력 신호를 출력하는 복수의 캐리확장기 회로; 상기 복수의 캐리 발생기 회로중 하나로부터의 제1발생기 출력 신호와 제2발생기 출력 신호, 및 상기 제1Cin신호를 입력으로서 수신하고, 상기 제1Cin신호에 의해 결정된 제1캐리 선택기 출력 신호를 출력하는 제1캐리 선택기 회로; 상기 복수의 캐리 확장기 회로중 하나의 개별적인 제1캐리 확장기 회로로부터 제1캐리 확장기 출력 신호와 제2캐리 확장기 출력 신호, 상기 복수의 캐리 확장기 회로중 하나의 개별적인 제2캐리 확장기 회로로부터 제1캐리 확장기 출력 신호와 제2캐리 확장기 출력 신호, 및 상기 제1캐리 선택기 회로 출력 신호를 입력으로서 수신하고, 상기 제1캐리 선택기 출력 신호에 의해 결정되는 제2캐리 선택기 출력 신호를 출력하는 제2캐리 선택기 회로;를 포함하며, 상기 제2캐리 선택기 출력 신호는 상기 Cout 신호를 결정하는데 이용되며, 추가로, 상기 제2캐리 선택기 회로는: 제1전위에 연결된 드레인 단자, 상기 복수의 캐리 확장기 회로중 하나의 개별적인 제2캐리 확장기 회로로부터 상기 제1캐리 확장기 출력 신호를 입력으로서 수신하는 게이트 단자, 및 소스 단자를 포함하는 제2트랜지스터; 상기 제1트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 복수의 캐리 확장기 회로중 하나의 개별적인 상기 제1캐리 확장기 회로로부터 상기 제1캐리 확장기 출력 신호를 입력으로서 수신하는 게이트 단자, 및 소스 단자를 포함하는 제2트랜지스터; 상기 제2트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 제1캐리 선택기 회로 출력 신호를 입력으로서 수신하는 게이트 단자, 및 소스 단자를 포함하는 제3트랜지스터; 상기 제1트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 복수의 캐리 확장기 회로중 하나의 개별적인 상기 제1캐리 확장기 회로로부터 상기 제2캐리 확장기 출력 신호를 입력으로서 수신하는 게이트 단자, 및 상기 제3트랜지스터의 상기 소스 단자에 연결된 소스 단자를 포함하는 제4트랜지스터; 상기 제1전위에 연결된 드레인 단자, 상기 복수의 캐리 확장기 회로중 하나의 개별적인 상기 제2캐리 확장기 회로로부터 상기 제2캐리 확장기 출력 신호를 입력으로서 수신하는 게이트 단자, 및 상기 제4트랜지스터의 상기 소스 단자에 연결된 소스 단자를 포함하는 제5트랜지스터; 상기 제3트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 제3트랜지스터의 상기 게이트 단자에 연결된 게이트 단자, 및 소스 단자를 포함하는 제6트랜지스터; 상기; 제6트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 복수의 캐리 확장기 회로중 하나의 개별적인 상기 제1캐리 확장기 회로로부터 상기 제2캐리 확장기 출력 신호를 입력으로서 수신하는 게이트 단자, 및 소스 단자를 포함하는 제7트랜지스터; 상기 제7트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 복수의 캐리 확장기 회로중 하나의 개별적인 상기 제1캐리 확장기 회로로부터 상기 제2캐리 확장기 출력 신호를 입력으로서 수신하는 게이트 단자, 및 제2전위에 연결된 소스 단자를 포함하는 제8트랜지스터; 상기 제4트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 복수의 캐리 확장기 회로중 하나의 개별적인 상기 제1캐리 확장기 회로로부터 상기 제1캐리 확장기 출력신호를 입력으로서 수신하는 게이트 단자, 및 상기 제7트랜지스터의 상기 소스 단자에 연결된 소스 단자를 포함하는 제9트랜지스터; 상기 제5트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 복수의 캐리 확장기 회로중 하나의 개별적인 상기 제1캐리 확장기 회로로부터의 상기 제1캐리 확장기 출력 신호를 수신하는 게이트 단자 및 상기 제2전위에 연결된 소스 단자를 포함하는 제10트랜지스터;를 포함하며, 상기 제2캐리 선택기 출력 신호는 상기 제10트랜지스터의 드레인 단자에 출력되고 측정되는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 및 제10트랜지스터는 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 회로.
제2항에 있어서, 상기 제1, 제2, 제3, 제4, 및 제5트랜지스터는 p 채널 전계 효과 트랜지스터를 포함하며, 상기 제6, 제7, 제8, 제9, 및 제10트랜지스터는 n채널 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 회로.
제1 2진수에 대응하는 복수의 제1신호, 제2 2진수에 대응하는 복수의 제2신호, 및 제2Cin 신호의 합산 결과인 Cout 신호를 고속 발생시키는 회로에 있어서, 상기 복수의 제1신호중 하나의 개별적인 제1신호와, 상기 복수의 제2신호중 하나의 개별적인 제2신호를 입력으로서 각각 수신하고, 상기 제1신호와 제2신호로 수행되는 제1논리 연산의 결과에 대응하는 제1발생기 출력 신호와, 상기 제1신호와 상기 제2신호로 수행되는 제2논리 연산의 결과에 대응하는 제2발생기 출력 신호를 출력하는 복수의 캐리 발생기 회로(42); 상기 복수의 캐리 발생기 회로(42)중 하나의 개별적인 제1캐리 발생기 회로로부터 제1발생기 출력 신호와 제2발생기 출력 신호, 상기 복수의 캐리 발생기 회로(42)중 하나의 개별적인 제2캐리 발생기 회로로부터 제1발생기 출력 신호와 제2발생기 출력 신호, 및 상기 복수의 캐리 발생기 회로(42)중 하나의 개별적인 제3캐리 발생기 회로로부터 제1발생기 출력 신호와 제2발생기 출력 신호를 입력으로서 각각 수신하고, 추가로, 제1캐리 확장기 출력 신호와 제2캐리 확장기 출력 신호를 출력하는 복수의 캐리 확장기 회로; 상기 복수의 캐리 발생기 회로(42)중 하나로부터 제1발생기 출력 신호와 제2발생기 출력 신호, 및 상기 제1Cin 신호를 입력으로서 수신하고, 상기 제1Cin신호에 의해 결정된 제1캐리 선택기 출력 신호를 출력하는 제1 캐리 선택기 회로; 상기 복수의 캐리 확장기 회로중 하나의 개별적인 제1캐리 확장기 회로로부터 제1캐리 확장기 출력 신호와 제2캐리 확장기 출력 신호, 상기 복수의 캐리 확장기 회로중 하나의 개별적인 제2캐리 확장기 회로로부터 제1캐리 확장기 출력 신호와 제2캐리 확장기 출력 신호, 및 상기 제1캐리 선택기 회로 출력 신호를 입력으로서 수신하고, 상기 제1캐리 선택기 출력 신호에 의해 결정된 제2캐리 선택기 출력 신호를 출력하는 제2캐리 선택기 회로;를 포함하며, 상기 제2캐리 선택기 출력 신호는 상기 Cout 신호를 결정하는데 이용되며, 추가로, 상기 캐리 확장기 회로중 각각의 하나는; 제1전위에 연결된 드레인 단자, 상기 복수의 캐리 발생기 회로(42)중 하나의 개별적인 상기 제3캐리 발생기 회로로부터 상기 제1캐리 발생기 출력 신호를 입력으로서 수신하는 게이트 단자, 및 소스 단자를 포함하는 제1트랜지스터; 상기 제1트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 복수의 캐리 발생기 회로중 하나의 개별적인 상기 제2캐리 발생기 회로로부터 상기 제1발생기 출력 신호를 입력으로서 수신하는 게이트 단자, 및 소스 단자를 포함하는 제2트랜지스터; 상기 제2트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 복수의 캐리 발생기 회로(42)중 하나의 개별적인 상기 제1캐리 발생기 회로로부터 상기 제1발생기 출력신호를 입력으로서 수신하는 게이트 단자, 및 소스 단자를 포함하는 제3트랜지스터; 상기 제3트랜지스터의 상기 드레인 단자에 연결된 드레인 단자, 상기 복수의 캐리 발생기 회로중 하나의 개별적인 상기 제1캐리 발생기 회로로부터 상기 제2발생기 출력 신호를 입력으로서 수신하는 게이트 단자, 및 소스 단자를 포함하는 제4트랜지스터; 상기 제2트랜지스터의 상기 드레인 단자에 연결된 드레인 단자, 상기 복수의 캐리 발생기 회로(42)중 하나의 개별적인 상기 제2캐리 발생기 회로로부터 상기 제2발생기 출력 신호를 입력으로서 수신하는 게이트 단자, 및 상기 제3트랜지스터의 상기 소스 단자에 연결된 소스 단자를 포함하는 제5트랜지스터; 상기 제5트랜지스터의 상기 드레인 단자에 연결된 드레인 단자, 상기 제5트랜지스터의 상기 게이트 단자에 연결된 게이트 단자, 및 소스 단자를 포함하는 제6트랜지스터; 상기 제1전위에 연결된 드레인 단자, 상기 복수의 캐리 발생기 회로(42)중 하나의 개별적인 상기 제3캐리 발생기 회로로부터 상기 제2발생기 출력 신호를 입력으로서 수신하는 게이트 단자, 및 상기 제5트랜지스터의 상기 소스 단자에 연결된 소스 단자를 포함하는 제7트랜지스터; 상기 제1전위에 연결된 드레인 단자, 상기 제7트랜지스터의 상기 게이트 단자에 연결된 게이트 단자, 소스 단자를 포함하는 제8트랜지스터; 상기 제3트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 제3트랜지스터의 상기 게이트 단자에 연결된 게이트 단자 및 소스 단자를 포함하는 제9트랜지스터; 상기 제9트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 복수의 캐리 발생기 회로(42)중 하나의 개별적인 상기 제2캐리 발생기 회로로부터 상기 제2발생기 출력 신호를 입력으로서 수신하는 게이트 단자, 및 소스 단자를 포함하는 제10트랜지스터; 상기 제10트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 복수의 캐리 발생기 회로중 하나의 개별적인 상기 제3캐리 발생기 회로로부터 상기 제2발생기 출력신호를 입력으로서 수신하는 게이트 단자, 및 제2전위에 연결된 소스 단자를 포함하는 제11트랜지스터; 상기 제4트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 제4트랜지스터의 상기 게이트에 연결된 게이트 단자, 및 상기 제9트랜지스터의 상기 소스에 연결된 소스 단자를 포함하는 제12트랜지스터; 상기 제5트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 복수의 캐리 발생기 회로(42)중 하나의 개별적인 상기 제2캐리 발생기 회로로부터 상기 제1발생기 출력 신호를 입력으로서 수신하는 게이트 단자, 및 상기 제10트랜지스터의 상기 소스 단자에 연결된 소스 단자를 포함하는 제13트랜지스터; 상기; 제6트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 제13트랜지스터의 상기 게이트 단자에 연결된 게이트 단자, 및 상기 제13트랜지스터의 상기 소스 단자에 연결된 소스 단자를 포함하는 제14트랜지스터; 상기 제7트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 복수의 캐리 발생기 회로중 하나의 개별적인 상기 제3캐리 발생기 회로로부터 상기 제1발생기 출력 신호를 입력으로서 수신하는 게이트 단자, 및 상기 제2전위에 연결된 소스 단자를 포함하는 제15트랜지스터; 상기제8트랜지스터의 상기 소스 단자에 연결된 드레인 단자, 상기 제15트랜지스터의 상기 게이트 단자에 연결된 단자, 및 상기 제2전위에 연결된 소스 단자를 포함하는 제16트랜지스터;를 포함하며, 상기 제1캐리 확장기 출력 신호는 상기 제15트랜지스터의 드레인 단자에 출력되고 측정되며, 상기 제2캐리 확장기 출력 신호는 제16트랜지스터의 드레인 단자에 출력되고 측정되는 것을 특징으로 하는 회로.
제4항에 있어서, 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11, 제12, 제13, 제14, 제 15, 및 제16트랜지스터는 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 회로.
제5항에 있어서, 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 및 제8 트랜지스터는 p 채널 전계 효과 트랜지스터를 포함하며; 상기 제9, 제10, 제11, 제12, 제13, 제14, 제15 및 제16트랜지스터는 n 채널 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 회로.