JPH04167124A - プライオリティ・エンコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明（よ　プライオリティ・エンコーダに関すム 従来の技術 プライオリティ・エンコーダは二進化された複数ビット
データを最上位ビットから検索して最初に”　１″ある
いは”０＃であるビット（以下　先行する”　ｌ”ある
いは”０”と表現する）を検出し　このビット位置を二
進数で与えるものであん表１に８ビツトのプライオリテ
ィ・エンコーダが先行する”１″を検出する場合の入力
と出力の関係を示も　なお表１においてＸは０”または
”ｌ”のどちらでもよい（ｄｏｎ’　　ｔ　　ｃａｒｅ
）ことを示していも （以下余白） 表１ 表１に示されるようにプライオリティ・エンコーダは２
’　（ｎ＝１．２．・・・）ビットの入力に対してｎビ
ットの出力を与えていも 第３図は先行する″　１＃を検出する８ビツトのプライ
オリティ・エンコーダを用いた３２ビツトのプライオリ
ティ・エンコーダの構成図であム同図において３００〜
３０４は８ビツトのプライオリティ・エンコーダ（以下
８ビツトＰＥと略す）、３０５〜３０７は４入力ＯＲゲ
ートであム同図に示す８ビツトＰＥは８ビツトの入力と
エンコード結果である３ビツトの出力に加えて、この出
力を制御する信号Ｅｉと、　８ビツトの入力がすべて”
Ｏ”であることを示す信号Ｅｏを有し３ビツトの出力は
Ｅｉが”　１”のときすべて０”となり、Ｅｉが＃０”
のとき８ビツトの入力のエンコード結果となるよう制御
されも　またＥ。

はＥｉがｎｏ”でかつ８ビツトの入力がすべてＯ”の場
合″Ｏ”、その他の場合は”　１”となる。

第３図では上述した８ビツトＰＥ３０３，３０２．３０
１，３００においてそれぞれ上位ビット側のプライオリ
ティ・エンコーダのＥｏ力文　下位ビット側のプライオ
リティ・エンコーダのＥｉとして与えられており、上位
ビット側のプライオリティ・エンコーダの入力に″　１
ｎがあればこのプライオリティ・エンコーダのＥｏは＃
　１″となり、下位ビット側のすべてのプライオリティ
・エンコーダのＥｉは”　ｌ”となるのて　出力もすべ
て”０”となム　また上位ビット側のプライオリティ・
エンコーダの入力がすべて”０”であり、下位ビット側
のプライオリティ・エンコーダの入力に”１″がある場
合ζよ　このプライオリティ・エンコーダの出力はすべ
て””０”′、Ｅｏは”０”となり、下位ビット側のプ
ライオリティ・エンコーダのＥｌは”０”となるととも
にＥｏは”１”になムここで８ビツトＰＥ３０３，３０
２，３０１，３００の対応する出力はそれぞれＯＲゲー
ト３０５，３０６．３０７に入力されているので、下位
ビット側のプライオリティ・エンコーダの入力に″　１
”があれば　このプライオリティ・エンコーダの出力が
３２ビツトプライオリテイ・エンコーダの下位３ビツト
の出力（Ｙ＊、Ｙ＋、Ｙ＠）となムー人　上位２ビツト
の出力（Ｙ＝、Ｙ吻）、は８ビツトＰＥ３０３，３０２
，３０１．３００それぞれのＥＯであるＥ　ｏ　＠＋　
Ｅ　ｏ　ｔ　ｒ　Ｅ　ｏ　１＋　Ｅ　ｏ−を、　４ビツ
トの入力とする８ビツトＰＥ３０４の出力の下位側２ビ
ツトとして与えられていも 発明が解決しようとする課題 しかしながら上記のような構成では例えば８ビツトＰＥ
３００の入力データにのみ”　１″が存在する場合で（
友　８ビツトＰＥ３０３のＥｏｓが０”となり、これが
８ビツトＰＥ３０２，３０１，３００に順に伝搬し　そ
れぞれのプライオリティ・エンコーダのエンコード結果
を有効にＬ８ビットＰＥ３００のＥＯ・が”　１ｎにな
るまで上位２ビツトの出力（Ｙ、、Ｙ、）が決定せ哄　
決定に時間がかかるという不都合が生じていた　また８
ビツトＰＥ３０３の入力データのどこかのビットに”　
１”が存在する場合でも上位２ビツトの出力（Ｙ４゜Ｙ
雪）に関してｌ；ＡＥｏｓが″　１”になることのみで
値が決定するため前者の場合に比べると高速ではあるカ
ミ　下位３ビツトの出力（Ｙｓ、Ｙ＋、Ｙｓ）に関して
はＥｏが８ビツトＰＥ３００のＥｌまで伝搬し　このＥ
ｉが”　ｌ”となることで８ビツトＰＥ３００の出力が
すべて”０”になるまで決定せ哄　決定に時間がかかる
という不都合が生じていた　さらに上記のような構成で
はプライオリティ・エンコーダを直列に接続することで
多ビットのデータに対応しているた数　ビット数に比例
した演算時間を要してい九 本発明は上記課題の解決のためになされたものであり、
多ビットデータにおける先行する”　１”あるいはｎｏ
”を高速に検出するプライオリティ・エンコーダを提供
することを目的とすム課題を解決するための手段 本発明は　多ビットデータを最上位から検索して先行す
る”０”あるいは”　１”を検出し　この先行する′０
パあるいは”　１″のビット位置をエンコード出力して
与えるプライオリティ・エンコーダにおいて、前記多ビ
ットデータをブロックに分割し　この分割されたブロッ
クの各々について最上位から先行する””０”あるいは
”　１”を検索対象として検索し　この検索対象が検出
されたビット位置をエンコード出力し　前記検索対象が
存在するか否かを示す不在信号を出力する第１の検出手
段と、前記第１の検出手段の前記不在信号を入力とし　
入力されている前記不在信号のうち上位から検索して最
初に検索対象が存在するか否かを示す不在信号を検索対
象として検索し　この検索対象が検出されたブロック位
置をエンコード出力し　前記検索対象が存在するか否か
を示す不在信号を出力する第２の検出手段と、不在信号
とエンコード出力とから前記多ビットデータのエンコー
ド結果の一部となるエンコード出力を生成する論理回路
とを備え　連続する前記第２の検出手段の不在信号が次
段の第２の検出手段の入力となるようツリー状に構成さ
れ　連続する前記論理回路においても出力が次段の論理
回路の入力となるようツリー状に構成されるプライオリ
ティ・エンコーダであム 作用 本発明は上述した構成により、次のようにして多ビット
データの先行する”０”あるいは１”のビット位置をエ
ンコード結果として与えａｎｎピットデータ　Ｒ−１・
・・Ｘ−をいくつかのブロックに分割し　分割されたブ
ロックｘも・・・Ｘ＋　（ｎ　−１≧ｉ＞Ｊ≧０）を第
１の検出手段に入力し　第０段の検出結果としてエンコ
ード出力（以下第０段のエンコード出力と記述する）０
・Ｎｌｌと、不在信号Ｚｔ＋、ｒ＋とをブロック毎に独
立に得も　第２の検出手段では連続する第１の検出手段
の不在信号Ｚ　（＋、Ｊｌ、　−、Ｚｃｋ、１（ｊ　＞
ｋ＞ｍ≧０）から（ｉ−ｍ＋１）ビット毎に独立に得ら
れる第ｉビットから第ｍビットまでの不在信号Ｚｌｕｌ
＋と第１ビツトから第ｍビットまでの第１段のエンコー
ド出力の最上位部Ｑ　ｊＭ＋ｌｓ＋とを得も　また論理
回路では連続する第０段のエンコード出力０・Ｔ　Ｉ　
、　Ｉ　ｌ。

・・・、　０・ｉｋ、閤１と連続する不在信号Ｚ＋１．
Ｉｌ、　　・・・、Ｚｌｋ、ｍｌによって、第ｉビット
から第ｍビットまでの第１段のエンコード出力の最上位
部を除いた部分Ｑ＋Ｌ＋＋、ｓ＋を生成すも　さらにこ
のようにして求められた連続する第２の検出手段の不在
信号をツリー構造に従って、さらに次段の第２の検出手
段の入力とすると順に第２段　第３社　・・１　第Ｗ段
の不在信号と、第２投　第３段　・・１　第Ｗ段のエン
コード出力の最上位部がそれぞれ何ビット分か独立に求
められ　各段の論理回路において前段で求められたエン
コード出力と前段で求められた不在信号によって、この
段のエンコード出力の最上位部を除いた部分が生成され
るので、ツリーの最終段である第Ｗ段では第２の検出手
段が出力する第Ｗ段のエンコード出力の最上位部Ｑ　ｗ
ｌｌ＋ｅ−１＋Ｉｌと、論理回路が出力する第Ｗ段のエ
ンコード出力の最上位部を除いた部分０・Ｌｆｎ−１，
１１が得られ　これらを合わせたエンコード出力Ｑ　ｗ
Ｈｌｆｉ−ｉ・）ＯｖＬｆｎ−１゜１が求めるべきエン
コード結果とな一 実施例 第１図は本発明の一実施例における３２ビツトプライオ
リテイ・エンコーダの構成図を示すものであム　第１図
において１．２は２ビットデータを入力とする第１の検
出手ｇ１．３〜６は第１の検出手段の不在信号を２ビツ
トの入力とする第２の検出手取　７〜１６は数ビット分
のエンコード出力をまとめるための論理回路　１７〜２
４は第１段の部分回路　２５〜２８は第２段の部分回路
　２９．３０は第３段の部分回路　３１は第４段の部分
回路を示していも また第２図（ａ）に本実施例における第１の検出手段の
構成図を、第２図（ｂ）に本実施例における第２の検出
手段の構成図を示す。

以上のように構成された本実施例の３２ビツトプライオ
リテイ・エンコーダについて、以下具体的な例を用いて
その動作を説明すも ３２ビツトプライオリテイ・エンコーダ（よ　第１図に
示されるように第１段の部分回路１７．１８の出力が第
２段の部分回路２５に入力され第１段の部分回路１９．
２０の出力が第２段の部分回路２６に入力され　第１段
の部分回路２１．’２２の出力が第２段の部分回路２７
に入力され　第１段の部分回路２３．２４の出力が第２
段の部分回路２８に入力され　第２段の部分回路２５．
２６の出力が第３段の部分回路２９に入力され　第２段
の部分回路２７．２８の出力が第３段の部分回路３０に
入力され　第３段の部分回路２９．３０の出力が第４段
の部分回路３１に入力されることでツリー状に構成され
ていも ３２ビツトのデータＤ＄１・・・ＤＩは２ビツト毎に１
６個の第１の検出手段に入力され　第１段の部分回路１
７の内部では第１の検出手段１，２と第２の検出手段３
と論理回路７が次のように動作すム第１の検出手段ｌに
は３２ビットデータのうち１）ｊ＋Ｄ＊ｓＭ　　第１の
検出手段２にはＤ　２＠　Ｄ　２８が入力されも　第１
の検出手段１では入力された２ビツトのデータについて
、第２図（ａ）に示される回路構成により先行する″　
１”を検出し　この″　１′″のビット位置のエンコー
ド結果０１を出力するととも艮　入力に”　１”が存在
しない場合は不在信号Ｚ１として′”１”を出力すム　
まｔ−第１の検出手段２においても同様に　第１の検出
手段１とは独立にエンコード結果０２と不在信号Ｚ２が
得られも第２の検出手段３でζ友　となり合う不在信号
Ｚ１、Ｚ２をこの順に上位から入力し入力された２ビツ
トについて先行する０”を検索し　このビット位置を第
１段のエンコード出力の最上位部０３として出力すると
ともに　入力に”０”が存在しない場合は不在信号Ｔｓ
として″　１”を出力すも　ここでエンコード出力０３
（ヨ　　第１の検出手段１と第１の検出手段２に分割し
て入力されている４ビツトのデータＤ＊＋ｌ）＊ｓＤｔ
＊［）ｔ＊が（ｌｘｘｘ）ｔ、　（Ｏｌｘｘ）ａのとき
′　”０”、　（００１ｘ）＊、　（０００］）２のと
き”　１″となるので、これは４ビツトのデータＤｓ＋
ＤｓｓＤｔｓＤｔ＊の先行する１１１１１のビット位置
をエンコードした結果の２１の桁の値を表していること
になり、不在信号ＴｓはデータＤ寥１・・・Ｄ２−に１
１１１１が存在しないことを示す。

論理回路７ではエンコード出力０１と不在信号２１とエ
ンコード出力０２とから式（１）で表される論理で第１
段のエンコード出力の最上部を除いた部分０１２が得ら
れも ０１ａ　＝　０１＋　２１・０２　　・・・　（１）式
（１）でＱ＋ａはＺ１＝０すなわち第１の検出手段ｌの
入力に”　１″が存在すれば第１の検出手段１のエンコ
ード出力０１となり、ｚｌ＝ｔすなわち第１の検出手段
１の入力に”１”が存在しなければ第１の検出手段２の
エンコード出力０２となムここで０１はデータＤｓ＋Ｉ
）ｍｓのエンコー）’出、１１　０象はデータＤ２・１
ｅｔｓのエンコード出力であるの六０１２は４ビツトの
データＤｓ＋ＤｓｓＤ２＊Ｄａ＊のエンコード結果の２
１の桁の値を表していることになも以上のように第１段
の部分回路１７の出力として４ビツトのデータの不在信
号　エンコード結果の２１の桁のＥ　　２’の桁の値が
求められ　第１段の部分回路１８〜２０についても同様
にそれぞれの出力が求められも 第２段の部分回路２５の内部で（瓜　第２の検出手段４
において不在信号Ｔ３と第１段の部分回路１８の不在信
号を入力とし　エンコード出力０４と不在信号Ｔ、が得
られる力（エンコード出力０４はデータＤ＊＋Ｄ＊・Ｄ
２＊Ｄ＊・に先行する”１′″が存在するとき”０”と
なり、データＤ２〒Ｄ２・ｌ）　ａｓ　ｌ）　ｔａに先
行する”１′″が存在するとき”　１”となるので、８
ビツトのデータＤ２１・・・Ｄ２４のエンコード結果の
２３の桁の値を表しており、第２段のエンコード出力の
最上位部となム また論理回路８では　論理回路７の出力０１２と不在信
号Ｔ３と第１段の部分回路１８のエンコード結果の２″
の桁の値とか収　８ビツトのデータＤｓ１・・・Ｄ９４
のエンコード結果の２″の桁の値を得て、論理回路９で
は　第２の検出手段３のエンコード出力０１と不在信号
Ｔ３と第１段の部分回路１８のエンコード結果の２′の
桁の値とか収　８ビツトのデータＤ３１・・・Ｄ２４の
エンコード結果の２′の桁の値を得も　このように論理
回路８，９では第２段のエンコード出力の最上位部を除
く部分が得られも第２段の部分回路２５の出力として８
ビツトのデータの不在信号　エンコード結果の２−の桁
の籠２′の桁の籠　２１の桁の値が求められ　第２段の
部分回路２６〜２８についても同様にそれぞれの出力が
求められも 第３段の部分回路２９の内部で（よ　論理回路１２にお
いて、エンコード出力０４と不在信号Ｔ４との第２段の
部分回路２６のエンコード結果の２２の桁の値とかぺ　
１６ビツトのデータＤｓ１・・・Ｄ２ｅのエンコード結
果の２２の桁の値を得も　さらに第２の検出手段５で（
よ　不在信号Ｔ４と第２段の部分回路２６の不在信号を
入力とし　エンコード出力０６と不在信号Ｔ６が得られ
る力（エンコード出力０６はデータＤ＄１・・・Ｄ２ａ
に先行する”　１”が存在するとき”０”となり、デー
タＤ１Ｋ・・・Ｄ２・に先行する″　１”が存在すると
き１”となるので、　１６ビツトのデータＤｓ＋・・・
Ｄ２−のエンコード結果の２３の桁の値を表しており、
第３段のエンコード出力の最上位部となム　また論理回
路１０では　論理回路８の出力と不在信号Ｔ４と第２段
の部分回路２６のエンコード結果の２１の桁の値とか収
　１６ビツトのデータ］）　ｓ　１・・・Ｄ２１のエン
コード結果の２＠の桁の値を得て、論理回路１１で（よ
　論理回路９の出力と不在信号Ｔ４と第２段の部分回路
２６のエンコード結果の２１の桁の値とか収　１６ビツ
トのデータｐ　ｓ　＋・・・Ｄ２・のエンコード結果の
２１の桁の値を得も　このように論理回路１０．１１．
１２では第３段のエンコード出力の最上位部を除く部分
が得られも 以上のように第３段の部分回路２９の出力として、　１
６ビツトのデータの不在信号　エンコード結果の２１の
桁の［２１の桁のｔ　　２”の桁の仇２１の桁の値が求
められ　第３段の部分回路３０についても同様に出力が
求められも 第４段の部分回路３１の内部で（よ　第２の検出手段６
において不在信号Ｔｓと第３段の部分回路３０の不在信
号を入力としエンコード出力０６と不在信号Ｔ・が得ら
れるカミ　エンコード出力０６はデータＤ宕１・・・Ｄ
２１に先行する″　１”が存在するとき”０”となり、
データＤ１ｅ・・・Ｄ・に先行する′　１”が存在する
とき＋１１１１となるので、３２ビツトのデータＤｓビ
・・Ｄ・のエンコード結果の２４の桁の値ヲ表している
ことになり、第４段のエンコード出力の最上位部となム
　また論理回路１３で（よ　論理回路１０の出力と不在
信号Ｔ＠と第３段の部分回路２９のエンコード結果の２
″の桁の値とか収３２ビットのデータＤｓ＋・・・Ｄ＠
のエンコード結果の２１の桁の値Ｙ１を得て、論理回路
１４で１よ　論理回路１１の出力と不在信号Ｔｓと第３
段の部分回路２９のエンコード結果の２１の桁の値とか
叡　３２ビツトのデータＤ　＄１・・・Ｄ−のエンコー
ド結果の２１の桁の値Ｙ１を得も　さらに論理回路１５
で（よ　論理回路１２の出力と不在信号Ｔｓと第３段の
部分回路２９のエンコード結果の２″の桁の値とか叙　
３２ビツトのデータｌ）　ｓ　＋・・・Ｄ−のエンコー
ド結果の２２の桁の値Ｙ２を得て、論理回路１６で（よ
　第２の検出手段５のエンコード出力０６と不在信号Ｔ
ｓと第３段の部分回路２９のエンコード結果の２３の桁
の値とか叡　３２ビツトのデータＤ＄１・・・Ｄ・のエ
ンコ−ド結果の２ｓの桁の値Ｙｓを得も　このようにし
て論理回路１３，１４，１５．１６では第４段のエンコ
ード出力の最上位部を除く部分を得も エンコード出力０６をＹ４とすると、　５ビツトのデー
タＹ　ａ　Ｙ　ｓ　Ｙ　２　Ｙ　＋　Ｙ　ａが求める３
２ビツトのデータのエンコード出力となム また本実施例において先行する”０”を検索し検出され
たビット位置のエンコード結果（ヨ３２ビットのデータ
Ｄｉ＋・・・Ｄ・を３２ビツトプライオリテイ・エンコ
ーダに反転入力すれば得ることができも 以上のように本実施例によれＩｉ　ｎビットのデータの
演算時間がｎではな（ｌｏｇｉｎより大きい最小の整数
に比例するので、　ビット数の増加に対して演算時間の
増加は少なくてすへ　構成要素の論理ゲートの入力数が
２〜３であるため高速であり、また回路がこれらの論理
ゲートとインバータのみで構成された数ビットの部分回
路の繰り返しで構成されているため簡単であり、　レイ
アウトも簡単であム な耘　本実施例では３２ビツトのデータを２ビツトごと
に分割した力（任意のｎビットの分割でもよく、また各
ブロックがそれぞれ異なるビット数に分割されていても
よ（〜　さらに本実施例では３２ビツトのデータのエン
コード結果が二進数で出力されている力（エンコード結
果の大小関係がわかるのであれば二進数で出力する必要
はなｌ、％加えて、本実施例で（戴　第１の検出手段　
第２の検出手段　論理回路がそれぞれ　第２図（ａ）、
第２図（ｂ）、第１図に示されるよう構成されている力
（これは論理の構成の一例を示したものであり、他の構
成で第１の検出手＆　第２の検出手段　論理回路を実現
することも可能であム 発明の効果 以上述べたように本発明によれは　多ビツトプライオリ
ティ・エンコーダをツリー状に構成することにより回路
やレイアウトが規則的になるので簡単になり、ビット数
の増加に対して演算時間の増加が少なくてすむた数　ビ
ット拡張性に富むという効果を有し　その実用的効果は
大であム

【図面の簡単な説明】

第１図は本発明における一実施例である３２ビツトプラ
イオリテイ・エンコーダの構成に　第２図（ａ）は同実
施例の第１の検出手段の構成図　第２図（ｂ）は同実施
例の第２の検出手段の構成＠第３図は従来の３２ビツト
プライオリテイ・エンコーダの構成図であム １．２・・・第１の検出手Ｒｈ　３〜６・・・第２の検
出手比　７〜１６・・・論理回廠　１７〜２４・・・第
１段の部分回路　２５〜２８・・・第２段の部分回路２
９．３０・・・第３段の部分回路　３１・・・第４段の
部分口重 代理人の氏名　弁理士　小鍜治　明　ほか２名菓　２　
図

Claims (2)

【特許請求の範囲】
1. （１）多ビットデータを最上位から検索して先行する”
   ０”あるいは”１”を検出し、この先行する”０”ある
   いは”１”のビット位置をエンコード出力して与えるプ
   ライオリティ・エンコーダにおいて、 前記多ビットデータをブロックに分割し、この分割され
   たブロックの各々について最上位から先行する”０”あ
   るいは”１”を検索対象として検索し、この検索対象が
   検出されたビット位置をエンコード出力し、前記検索対
   象が存在するか否かを示す不在信号を出力する第１の検
   出手段と、前記第１の検出手段の前記不在信号を入力と
   し、入力されている前記不在信号のうち上位から検索し
   て最初に検索対象が存在するか否かを示す不在信号を検
   索対象として検索し、この検索対象が検出されたブロッ
   ク位置をエンコード出力し、前記検索対象が存在するか
   否かを示す不在信号を出力する第２の検出手段と、 不在信号とエンコード出力とから前記多ビットデータの
   エンコード結果の一部となるエンコード出力を生成する
   論理回路とを備え、 連続する前記第２の検出手段の不在信号が次段の第２の
   検出手段の入力となるようツリー状に構成され連続する
   前記論理回路においても出力が次段の論理回路の入力と
   なるようツリー状に構成されることを特徴とするプライ
   オリティ・エンコーダ。
2. （２）ｎビットのデータをａビット毎に分割し、第１の
   検出手段の入力とし、第１の検出手段の不在信号をａビ
   ット毎に第２の検出手段に入力し、さらにツリー構造に
   従って、前記第２の検出手段の不在信号をａビット毎に
   次段の第２の検出手段に入力していくことで、ｌｏｇ・
   ｎに比例したゲート段数で、ｎビットのデータの先行す
   る”０”あるいは”１”のビット位置をエンコード出力
   することを特徴とする請求項１記載のプライオリティ・
   エンコーダ。