JPS61136127A - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
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- JPS61136127A JPS61136127A JP59257513A JP25751384A JPS61136127A JP S61136127 A JPS61136127 A JP S61136127A JP 59257513 A JP59257513 A JP 59257513A JP 25751384 A JP25751384 A JP 25751384A JP S61136127 A JPS61136127 A JP S61136127A
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- Japan
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- bits
- bit
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- urr
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は指数部の長さが値により可変な浮動小数点表現
法の浮動小数点データを入力とする浮動小数点演算装置
に係り、特に高速な浮動小数点表示法変換回路の構成方
法に関する。
法の浮動小数点データを入力とする浮動小数点演算装置
に係り、特に高速な浮動小数点表示法変換回路の構成方
法に関する。
特開昭５９−１１４４４および情報処理学会論文誌第２
４巻第２号「二重指数分割に基づくデータ長独立実数値
表現法Ｉｌｌ （昭和５８年３月）に開示された指数部
の長さが指数の値により可変となる浮動小数点表現法（
以下ＵＲ几（ＵｎｉｖｅｒｓａｌＲｅｐｒｅｓｅｎｔａ
ｔｉｏｎ ｆｏｒ Ｒｌｅａｆ ｎｕｍｂｅｒ）と
称する。）は、浮動小数点データのビット幅を拡大する
ことなくＯに近い値から無限大に近い値までを精度良く
表現することが知られている。しかし、本ＵＲＲ表現法
のデータについて四則演算を行なうには第１図に示す様
な変換回路を有する浮動小数点演算装置を構成する必要
がある。記憶装置１０に格納されたＵＲ几表現法の２つ
のデータは、変換回路１ａおよび１ｂにより変換され、
固定長の指数部データをデータ数１９および２１、固定
長の仮数部データをデータ線２０および２２に出力され
、指数部および仮数部の長さが固定した表現法（以下Ｆ
Ｐ几表現と称す）のデータを入力として受付は可能な浮
動小数点演算器１４に転送され演算される。
４巻第２号「二重指数分割に基づくデータ長独立実数値
表現法Ｉｌｌ （昭和５８年３月）に開示された指数部
の長さが指数の値により可変となる浮動小数点表現法（
以下ＵＲ几（ＵｎｉｖｅｒｓａｌＲｅｐｒｅｓｅｎｔａ
ｔｉｏｎ ｆｏｒ Ｒｌｅａｆ ｎｕｍｂｅｒ）と
称する。）は、浮動小数点データのビット幅を拡大する
ことなくＯに近い値から無限大に近い値までを精度良く
表現することが知られている。しかし、本ＵＲＲ表現法
のデータについて四則演算を行なうには第１図に示す様
な変換回路を有する浮動小数点演算装置を構成する必要
がある。記憶装置１０に格納されたＵＲ几表現法の２つ
のデータは、変換回路１ａおよび１ｂにより変換され、
固定長の指数部データをデータ数１９および２１、固定
長の仮数部データをデータ線２０および２２に出力され
、指数部および仮数部の長さが固定した表現法（以下Ｆ
Ｐ几表現と称す）のデータを入力として受付は可能な浮
動小数点演算器１４に転送され演算される。
従来、変換回路の動作時間が遅く浮動小数点演算装置全
体の高速化を妨げていた。たとえば、前述の特開昭５９
＝１１４４４では１ビットずつ逐次変換する技術が示さ
れており、ビット数が増加スると変換時間も比例して著
しく増加する欠点がある。
体の高速化を妨げていた。たとえば、前述の特開昭５９
＝１１４４４では１ビットずつ逐次変換する技術が示さ
れており、ビット数が増加スると変換時間も比例して著
しく増加する欠点がある。
本発明の目的は、高速な変換回路を提供することにある
。第２の目的は、入力ビット数を増加させても同−塊の
変換器を追加するだけで容易に変換回路を構成可能なＬ
Ｓｉ化に適した変換器を提供することにある。
。第２の目的は、入力ビット数を増加させても同−塊の
変換器を追加するだけで容易に変換回路を構成可能なＬ
Ｓｉ化に適した変換器を提供することにある。
本発明では、上位２ビット１−除く入力ビット列を固定
ビット数のグループに分割し、おのおののグループを同
一種の対応する変換器に入力し、上位２ビットは全変換
器に共通入力することにより、入力が任意ビット長の変
換回路を構成する。
ビット数のグループに分割し、おのおののグループを同
一種の対応する変換器に入力し、上位２ビットは全変換
器に共通入力することにより、入力が任意ビット長の変
換回路を構成する。
以下、図を用いて本発明の一実施例を説明する。
最初に本Ｕ几Ｒ表現方法について説明する。第２図は、
正の実数について１以下と１以上の２つの場合について
従来の指数部が固定された２を基数とする表現法（以下
ＦＰＲと称する）とＵＲａ表現法との関連を示したもの
である。Ｕ几Ｒ表現は、上位から順に符号、主指数部、
副指数部および仮数部よシ構成される。ある実数値指数
の有意ビット数ｔ−ｎとすると、ＵＲＲ表現では、（ｎ
＋２）ビットの主指数部と（ｎ−１）ビットの副指数部
、および残シの仮数部の構成となるう主指数部と副指数
部の境界すなわちｎの値は、符号を除く０又は１の連続
した個数により表現される。但しｎ＝Ｏの場合は例外で
あシ、主指数部は２ビットで副指数部は存在しない。第
２図ではＵＲＲ，表現は１８ビットの場合を示している
。
正の実数について１以下と１以上の２つの場合について
従来の指数部が固定された２を基数とする表現法（以下
ＦＰＲと称する）とＵＲａ表現法との関連を示したもの
である。Ｕ几Ｒ表現は、上位から順に符号、主指数部、
副指数部および仮数部よシ構成される。ある実数値指数
の有意ビット数ｔ−ｎとすると、ＵＲＲ表現では、（ｎ
＋２）ビットの主指数部と（ｎ−１）ビットの副指数部
、および残シの仮数部の構成となるう主指数部と副指数
部の境界すなわちｎの値は、符号を除く０又は１の連続
した個数により表現される。但しｎ＝Ｏの場合は例外で
あシ、主指数部は２ビットで副指数部は存在しない。第
２図ではＵＲＲ，表現は１８ビットの場合を示している
。
次に負の数は、ＦＰ几几現では仮数部の２の補数で反転
したもので表現し、ＵＲＲ表現では全体を２の補数とし
て反転したもので表現する。
したもので表現し、ＵＲＲ表現では全体を２の補数とし
て反転したもので表現する。
以下ＵＲＲ表現のビット数は１８ビットと仮定して説明
を続ける。ＵＲＲ表現の指数／仮数の構成において重要
な要因は主指数部を構成する連続する′０″′又は１の
個数すなわちＦＰＲ表現での指数部の有意ビット数ｎで
ある。第３図は、正の実数に対してｎの値により３４の
場合に分類して、表現される値域を示したものである。
を続ける。ＵＲＲ表現の指数／仮数の構成において重要
な要因は主指数部を構成する連続する′０″′又は１の
個数すなわちＦＰＲ表現での指数部の有意ビット数ｎで
ある。第３図は、正の実数に対してｎの値により３４の
場合に分類して、表現される値域を示したものである。
上半分は１未満、下半分は１以上の実数値と対応してい
る。
る。
ａ、ｂ、ｃ・・・は最下位ビットから付番した各ビット
の値であり、Ｏｌたは１の値をと９える。第４図は、同
様な分類を負の数について示したものである。
の値であり、Ｏｌたは１の値をと９える。第４図は、同
様な分類を負の数について示したものである。
第５図は第３図の３４個の場合に対応したＦＰＲ表現の
指数部のパターンを上述のａ、ｂ、ｃ・・・を用いて示
したものである。第６図は第４図の３４個の場合と対応
した指数部のパターンを示したものである。この表より
、指数部はＵＲＲ表現の上位２ビットとｎの値から上位
のパターンが一意に定まり、下位もＵＲＲの元のパター
ン又はビット毎に反転したパターンをｎに応じてシフト
すれば作成できることがわかる。すなわち、ＵＲＲ表現
の第（ｎ＋３）ビットから第（２１１＋１）ビットが指
数部の下位部分として使用される。但し、ｎ＝０．１の
場合には使用しない。
指数部のパターンを上述のａ、ｂ、ｃ・・・を用いて示
したものである。第６図は第４図の３４個の場合と対応
した指数部のパターンを示したものである。この表より
、指数部はＵＲＲ表現の上位２ビットとｎの値から上位
のパターンが一意に定まり、下位もＵＲＲの元のパター
ン又はビット毎に反転したパターンをｎに応じてシフト
すれば作成できることがわかる。すなわち、ＵＲＲ表現
の第（ｎ＋３）ビットから第（２１１＋１）ビットが指
数部の下位部分として使用される。但し、ｎ＝０．１の
場合には使用しない。
第７図は第３図の３４個の場合に対応したＦＰＲ。
表現の仮数部のパターンを示したものであり、第８図は
第４図の３４１１１ｉ１の場合に対応した仮数部のパタ
ーンを示したものである、仮数部は、ＵＲＲ表現の最上
位ビットから符号が定まり、下位はＵＲＲの元のビット
パターンをｎにより定まるビット数だけシフトして得ら
れる。すなわち、指数部の小数点以下のビットはＵＲＲ
表現の第（２ｎ＋２）ビットから使用される。
第４図の３４１１１ｉ１の場合に対応した仮数部のパタ
ーンを示したものである、仮数部は、ＵＲＲ表現の最上
位ビットから符号が定まり、下位はＵＲＲの元のビット
パターンをｎにより定まるビット数だけシフトして得ら
れる。すなわち、指数部の小数点以下のビットはＵＲＲ
表現の第（２ｎ＋２）ビットから使用される。
ＵＲ，几表現からＦＰ几几現への変換においてもつと、
も重要な演ｇはｎを求めれため第１ビットからの連続す
る０″又は１”の個数を検出することである。
も重要な演ｇはｎを求めれため第１ビットからの連続す
る０″又は１”の個数を検出することである。
第９図は上記性質を利用した第１図の変換回路１ａ又は
１ｂの詳細な実現例である。ＵＲ［入力レジスタ３０は
、入力のＵＲ几几現データ（１８ビット）全格納するレ
ジスタである。変換器２ａ。
１ｂの詳細な実現例である。ＵＲ［入力レジスタ３０は
、入力のＵＲ几几現データ（１８ビット）全格納するレ
ジスタである。変換器２ａ。
２ｂ、２ｃ、 ２ｄは４ビットスライスのＵＲＲ表現か
らＦＰＲ表現への変換器である。変換器２のＳ人力ピン
は、符号入力ピンでレジスタ３０の第θビット（符号ビ
ット）の出力が共通に入力される。Ｔ人カピンは、レジ
スタ３０の第１ビットの出力が共通に入力される。４ビ
ットの工人カピンにはそれぞれレジスタ３０の第°２ビ
ットからの４ビットずつが入力される。各変換器２ａ、
２ｂ。
らＦＰＲ表現への変換器である。変換器２のＳ人力ピン
は、符号入力ピンでレジスタ３０の第θビット（符号ビ
ット）の出力が共通に入力される。Ｔ人カピンは、レジ
スタ３０の第１ビットの出力が共通に入力される。４ビ
ットの工人カピンにはそれぞれレジスタ３０の第°２ビ
ットからの４ビットずつが入力される。各変換器２ａ、
２ｂ。
２Ｃ，２ｄはこの４ビットの入カバターンを指数部出力
Ｅビン（１６ビット）と仮数部出力Ｆビン（１７ビット
）に出力する。４個の変換器のＥビン出力とＦビン出力
はそれぞれ同一ビット番号同志が結線論理により論理和
が取られ、データ線１９と２０上に完全なＦＰＲ表現の
指数部と仮数部が出力される。４個の変換器はＵＲＩ（
、入カンジスタの第２ビットより４ビットスライスの分
割構成になっており、後述する制御系入出力ピンに関し
ては縦列に結合されている。
Ｅビン（１６ビット）と仮数部出力Ｆビン（１７ビット
）に出力する。４個の変換器のＥビン出力とＦビン出力
はそれぞれ同一ビット番号同志が結線論理により論理和
が取られ、データ線１９と２０上に完全なＦＰＲ表現の
指数部と仮数部が出力される。４個の変換器はＵＲＩ（
、入カンジスタの第２ビットより４ビットスライスの分
割構成になっており、後述する制御系入出力ピンに関し
ては縦列に結合されている。
次に変換器の制御系入出力ピンについて説明する。コン
トロール入力ＣＩビンは、前段までの変換器においてＵ
Ｒ比表現の第１ビットから始まるｔｔ Ｏｓ又は′１”
の列が同一値で連続していると金示す信号を入力するた
めに使用される。逆にコントロール出力ＣＯビンは、該
当変換器まではＯ＃又は“１″の列が同一値で連続して
いることを示す信号を出力する。第９図に示す様にＣＩ
ビンとＣＯ上ピンより４個の変換器は対応するＵＲ几几
カレジスタ３０のビット番号の順に縦列に結合される。
トロール入力ＣＩビンは、前段までの変換器においてＵ
Ｒ比表現の第１ビットから始まるｔｔ Ｏｓ又は′１”
の列が同一値で連続していると金示す信号を入力するた
めに使用される。逆にコントロール出力ＣＯビンは、該
当変換器まではＯ＃又は“１″の列が同一値で連続して
いることを示す信号を出力する。第９図に示す様にＣＩ
ビンとＣＯ上ピンより４個の変換器は対応するＵＲ几几
カレジスタ３０のビット番号の順に縦列に結合される。
但し、先頭の変換器２ａのＣＩ入力ビンには１＃を入力
する。末の変換器２ｄのＣＯ出力ビンの信号ｔ−１、Ｕ
ＲＲレジスタ中のＵＲＲ。
する。末の変換器２ｄのＣＯ出力ビンの信号ｔ−１、Ｕ
ＲＲレジスタ中のＵＲＲ。
表現では連続する０″又は′ＩＨの列が途切れていない
こと、すなわち０．■の非数値（ＮＯＮＵＭ）又はそれ
に近い値であることを示す信号となる。
こと、すなわち０．■の非数値（ＮＯＮＵＭ）又はそれ
に近い値であることを示す信号となる。
Ｎ１人力ビンには、連続する”Ｏｎ又は”１”の個数（
前述のｒｔ）ｔ−示す信号を入力する。但しＣＩ上ピン
＠１″の時は、入力値は無視される。
前述のｒｔ）ｔ−示す信号を入力する。但しＣＩ上ピン
＠１″の時は、入力値は無視される。
鷺
Ｎｏ出力ピンには連続するＯ″または１＃の個数を示す
信号が出力される。但しＣＯ出力ビンが１″の時には有
効な値が出力されない。ＮＩピンとＮｏピンもＣＩビン
とＣＯ上ピン同様に縦列に結合される。第３．４図にお
いてｎはＯから１６までの値をとるが、ｎ＝１６の時末
尾の２ｄのＣＯ比出力′１″となりＮ０＝１６を出力す
る必要が無いので、ｎ＝θ〜１５までの個数を表現すれ
ば良＜、ＮＩ、Ｎｏはともに４ビットで良い。
信号が出力される。但しＣＯ出力ビンが１″の時には有
効な値が出力されない。ＮＩピンとＮｏピンもＣＩビン
とＣＯ上ピン同様に縦列に結合される。第３．４図にお
いてｎはＯから１６までの値をとるが、ｎ＝１６の時末
尾の２ｄのＣＯ比出力′１″となりＮ０＝１６を出力す
る必要が無いので、ｎ＝θ〜１５までの個数を表現すれ
ば良＜、ＮＩ、Ｎｏはともに４ビットで良い。
最後のＭ人カピンは、変換器の縦列結合中の位置を示す
信号が入力される。２ａはＯＯｚ、２ｂには０１２．２
Ｃは１０２．２ｄは１１２がそれぞれ２進数として入力
される。
信号が入力される。２ａはＯＯｚ、２ｂには０１２．２
Ｃは１０２．２ｄは１１２がそれぞれ２進数として入力
される。
第１０図は、第９図の変換器２の詳細な実施例を示した
ものである。ＡＮＤゲート３１．３２は６人力で○印は
入力の反転を示す。ＡＮＤケート３１はＵＲＲレジスタ
の第１ビット（Ｔ入力）からの連続した′″１”が本変
換器が担当する４ビット中でも途切れていないことを検
出し、ＡＮＤゲート３２はＯ′が途切れていないことを
検出し２人力ＯＲ，ゲート３３により、ＣＯ出力ビンに
本変換器が担当するビット群を含めて“０”又は′１”
が連続していることを示す信号を出力す゛る。
ものである。ＡＮＤゲート３１．３２は６人力で○印は
入力の反転を示す。ＡＮＤケート３１はＵＲＲレジスタ
の第１ビット（Ｔ入力）からの連続した′″１”が本変
換器が担当する４ビット中でも途切れていないことを検
出し、ＡＮＤゲート３２はＯ′が途切れていないことを
検出し２人力ＯＲ，ゲート３３により、ＣＯ出力ビンに
本変換器が担当するビット群を含めて“０”又は′１”
が連続していることを示す信号を出力す゛る。
次にＮＯ出力ピン信号の作成方法を説明する。
“０″／″１ｎ／″１ｎピツト路３４ｉ、Ｔピッ人力と
同一値がＩビン入力ビット列の上位に連続する個数を算
出する。たとえば、１”とｏｉｏｉ”を入力するとｔｔ
Ｏｎが１個連続するので１を出力する。出カイ直とし
ては０〜４までをとシ得る。４倍数発生回路３５でＭビ
ン入力値の４倍化されたものと、上記算定回路３４の出
力は４ビットの２進加算器３６で加算後、選択回路３７
に入力される。選択回路３７はＣＩ入力ビンから与えら
れたＵ凡Ｒレジスタ中の上位の′０″または１＃が該当
変換器担当ビットの直前まで連続しているかを示す信号
が＠１”の時、加算器３４の出力を選択し Ｉｔ Ｏ＃
の時ＮＩ入力ピンの内容を選択する。すなわち、自変換
器の担当するビット群以降に連続するＯ″又は′１″の
列の切れ目がある場合には自変換器内で算出した連続ビ
ット列長（ｎ）ｔ−Ｎｏ出力ピンに出力し、自変換器の
担当するビット群より上位で連続ビット列が途切れた場
合には、ＮＩ入カビンの指示する連続ビット列長（ｎ）
ｔ−ＮＯ出力ピンにそのまま出力する。
同一値がＩビン入力ビット列の上位に連続する個数を算
出する。たとえば、１”とｏｉｏｉ”を入力するとｔｔ
Ｏｎが１個連続するので１を出力する。出カイ直とし
ては０〜４までをとシ得る。４倍数発生回路３５でＭビ
ン入力値の４倍化されたものと、上記算定回路３４の出
力は４ビットの２進加算器３６で加算後、選択回路３７
に入力される。選択回路３７はＣＩ入力ビンから与えら
れたＵ凡Ｒレジスタ中の上位の′０″または１＃が該当
変換器担当ビットの直前まで連続しているかを示す信号
が＠１”の時、加算器３４の出力を選択し Ｉｔ Ｏ＃
の時ＮＩ入力ピンの内容を選択する。すなわち、自変換
器の担当するビット群以降に連続するＯ″又は′１″の
列の切れ目がある場合には自変換器内で算出した連続ビ
ット列長（ｎ）ｔ−Ｎｏ出力ピンに出力し、自変換器の
担当するビット群より上位で連続ビット列が途切れた場
合には、ＮＩ入カビンの指示する連続ビット列長（ｎ）
ｔ−ＮＯ出力ピンにそのまま出力する。
次に指数部Ｅピンの出力作成方法について説明する。第
５図と第６図において、２ａ出力と示した範囲のパター
ンは２ａが出力し、他のビットは″’ｏ″１出力する。
５図と第６図において、２ａ出力と示した範囲のパター
ンは２ａが出力し、他のビットは″’ｏ″１出力する。
以下、２ｂ出力、２Ｃ出力。
２ｄ出力も同様である。たとえば項番１０の場合（ｎ＝
８、正で１より小さい場合ン、 ２ａからは ｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏ。
８、正で１より小さい場合ン、 ２ａからは ｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏ。
２ｂからは １１１１１１１１１０００００００２Ｃか
らは ００００００００００ｈｇｆｅＯ０２ｄからは
００ＱＯＯＯＯＯＯＱＯＯＯＯｄｃをそれぞれ出力する
。
らは ００００００００００ｈｇｆｅＯ０２ｄからは
００ＱＯＯＯＯＯＯＱＯＯＯＯｄｃをそれぞれ出力する
。
負の場曾にｆｌ、Ｔピンと■ピンの入力を反転する必要
かめるので、５ビットの反転ゲート群３８と選択回路３
９により、負の場合の反転を行なう。
かめるので、５ビットの反転ゲート群３８と選択回路３
９により、負の場合の反転を行なう。
指数シフ ｆｉ ＲＯＭ （ａｅａｄ Ｑｎｌｙ Ｍｅ
ｍｏｒｙ ） ４１は、選択回路３９の出力、連続ビッ
ト数ｎ１変換器位置を示すＭビン入力をアドレスとして
、第５図（第６図も同じ）に対応した出力ｔ−Ｅピンに
出力する。本Ｒ，ＯＭの機能は一種のブックであり、シ
フトデータ入力は、選択回路３９の出力であり、シフト
数入力は選択回路３７とＭピンで指定しているとも見な
せる。
ｍｏｒｙ ） ４１は、選択回路３９の出力、連続ビッ
ト数ｎ１変換器位置を示すＭビン入力をアドレスとして
、第５図（第６図も同じ）に対応した出力ｔ−Ｅピンに
出力する。本Ｒ，ＯＭの機能は一種のブックであり、シ
フトデータ入力は、選択回路３９の出力であり、シフト
数入力は選択回路３７とＭピンで指定しているとも見な
せる。
最後に仮数部出力Ｆビンの出力作成法を説明する。第７
図と第８図に示す様に、２ａからはｐ。
図と第８図に示す様に、２ａからはｐ。
ｎ、ｍで示される部分のビットパターンのみを出カレ、
２ｂからはＬ＊ ｋ＋ Ｊ ＋ ｉで示される部分のビ
ットパターンのみを出力し、２Ｃからはり。
２ｂからはＬ＊ ｋ＋ Ｊ ＋ ｉで示される部分のビ
ットパターンのみを出力し、２Ｃからはり。
ｇｒ ｆ＋ ｅで示される部分のビットパターンのみ
を出力し、２ｄからはｄ、ｃ、ｈ、ａで示される部分の
ビットパターンのみを出力する。但し仮数部の固定小数
点より上位の２ビットは符号ビットより一意に決まるの
で選択回路４０で１０または０１を切替える。
を出力し、２ｄからはｄ、ｃ、ｈ、ａで示される部分の
ビットパターンのみを出力する。但し仮数部の固定小数
点より上位の２ビットは符号ビットより一意に決まるの
で選択回路４０で１０または０１を切替える。
仮数シフタＲＯＭ４２は、第７図（第８図も同じ）に対
応して、■ビン入力と連続ビット数ｎとＭピン入力をア
ドレスとして、仮数部の小数点以下のビット列をＦピン
に出力する。重比ＯＭの機能は一種のシックであり、■
ピン入力がシフトデータ入力であシ他のビットはシフト
数指定と見なせる。
応して、■ビン入力と連続ビット数ｎとＭピン入力をア
ドレスとして、仮数部の小数点以下のビット列をＦピン
に出力する。重比ＯＭの機能は一種のシックであり、■
ピン入力がシフトデータ入力であシ他のビットはシフト
数指定と見なせる。
第９図の変換回路において変換時間は２ｄの仮数部また
は指数部の作成バスがクリティカルと考えられる。
は指数部の作成バスがクリティカルと考えられる。
遅延時間＝ＡＮＤゲート３１遅延時間斧３＋０几ゲート
３３遅延時間薫３ ＋選択回路３７遅延時間 ＋仮数シフタＲ，ＯＭ遅延時間 従って本実施例では入力ＵＲＲのビット数が増加しても
ＡＮＤゲートとＯ几ゲート段数が増加するだけであり高
速な変換回路が得られる。
３３遅延時間薫３ ＋選択回路３７遅延時間 ＋仮数シフタＲ，ＯＭ遅延時間 従って本実施例では入力ＵＲＲのビット数が増加しても
ＡＮＤゲートとＯ几ゲート段数が増加するだけであり高
速な変換回路が得られる。
第９図において、ＵＲＲ，入力レジスタが１４ビット以
下であれば変換回路２ｄを取除き、１０ビット以下であ
れば変換回路２Ｃも取除き、６ビット以下であれば変換
回路２ｂも取除ける。従って本実施例では、同一種の変
換器を組合せて最大１８ビットまでの任意のビット数を
入力とするＵＲＲ表現からＦＰ＆表現への変換回路を構
成することができろう 本実施例では、各変換器が４ビットを担当し最大４個ま
でを結合できる場合を示したが、担当ビット数、最大結
合個数を変更した場合にも本発明が適用できることは明
らかである。担当ビット数ｔ−にとし、最大結合個数を
Ｌとした時、第１０図には次の変更を加えれば良い。
下であれば変換回路２ｄを取除き、１０ビット以下であ
れば変換回路２Ｃも取除き、６ビット以下であれば変換
回路２ｂも取除ける。従って本実施例では、同一種の変
換器を組合せて最大１８ビットまでの任意のビット数を
入力とするＵＲＲ表現からＦＰ＆表現への変換回路を構
成することができろう 本実施例では、各変換器が４ビットを担当し最大４個ま
でを結合できる場合を示したが、担当ビット数、最大結
合個数を変更した場合にも本発明が適用できることは明
らかである。担当ビット数ｔ−にとし、最大結合個数を
Ｌとした時、第１０図には次の変更を加えれば良い。
（１）■入力ピンをにビットに変更
（２）４倍数発生回路をに倍数発生回路に変更（３）仮
数部ＯＭの出力を（ＫＸＬ−１）ビットに変更（４）指
数Ｒ，ＯＭの出力を（ＫＸＬ）ビットに変更また几ＯＭ
内パターンも第１図に示す規則を適用して変更する必要
があるのは言うまでも無い。
数部ＯＭの出力を（ＫＸＬ−１）ビットに変更（４）指
数Ｒ，ＯＭの出力を（ＫＸＬ）ビットに変更また几ＯＭ
内パターンも第１図に示す規則を適用して変更する必要
があるのは言うまでも無い。
また、Ｌが極めて大きい場合には２進数加算器のＣａｒ
ｒｙ Ｌｏｏｋ Ａｈｅａｄと同一の考え方で、Ｌの個
数に比例した遅延時間の増加をＬｏｇＬのオーダに抑え
ることも可能である。
ｒｙ Ｌｏｏｋ Ａｈｅａｄと同一の考え方で、Ｌの個
数に比例した遅延時間の増加をＬｏｇＬのオーダに抑え
ることも可能である。
本発明によれば、ＵＲ，几表現のビット数が増加しても
ＵＲ，Ｒ，変換からＦＰＲ変換への変換時間の増加を小
さく抑えることができる。
ＵＲ，Ｒ，変換からＦＰＲ変換への変換時間の増加を小
さく抑えることができる。
また本発明によれば、同−攬類の変換器を組合せること
により任意のビット長のＵＲ，Ｒ，表現からＦＰＲ，表
現への変換回路を簡便に構成することが可能である。従
ってＬＳｉ化に適した変換回路であると言える。
により任意のビット長のＵＲ，Ｒ，表現からＦＰＲ，表
現への変換回路を簡便に構成することが可能である。従
ってＬＳｉ化に適した変換回路であると言える。
第１図は浮動小数点演算装置の構成図、第２図はＵＲＲ
表現とＦＰＲ表現の変換規則を示す対応図、第３図と第
４図は１８ビットのＵＲＲ表現の６８個の場合分けを示
すビットパターン図、第５図と第６図は６８個の場合の
ＦＰＲ，表現の指数部を示すビットパターン図、第７図
と第８図は６８個の場合のＦＰ几表現の仮数部を示すビ
ットパターン図、第９図は変換回路の構成図、第１０図
は変換器の構成図。 １０・・・記憶装置、１ａ・、１ｂ・・・変換回路、１
４・・・ＦＰＲ表現の浮動小数点演算器、３０・・・Ｕ
ＦＬＲ表現入力レジスタ、２ａ、２ｂ、２ｃ、２ｄ・・
・変換器、３４・・・′０”／″′１″ビット列長算定
同長算定回路・・指数シフタＲＯＭ、４２・・・仮数シ
フタＲＯＭである。
表現とＦＰＲ表現の変換規則を示す対応図、第３図と第
４図は１８ビットのＵＲＲ表現の６８個の場合分けを示
すビットパターン図、第５図と第６図は６８個の場合の
ＦＰＲ，表現の指数部を示すビットパターン図、第７図
と第８図は６８個の場合のＦＰ几表現の仮数部を示すビ
ットパターン図、第９図は変換回路の構成図、第１０図
は変換器の構成図。 １０・・・記憶装置、１ａ・、１ｂ・・・変換回路、１
４・・・ＦＰＲ表現の浮動小数点演算器、３０・・・Ｕ
ＦＬＲ表現入力レジスタ、２ａ、２ｂ、２ｃ、２ｄ・・
・変換器、３４・・・′０”／″′１″ビット列長算定
同長算定回路・・指数シフタＲＯＭ、４２・・・仮数シ
フタＲＯＭである。
Claims (1)
- 指数部の長さが指数部の示す指数の値により可変な浮動
小数点表現法の第１の浮動小数点データを、指数部と仮
数部の長さが固定長の浮動小数点表現法の第２の浮動小
数点データへ変換する変換回路と、上記変換回路の出力
を入力とする浮動小数点演算器より成る浮動小数点演算
装置において、上記変換回路が、上記第１の浮動小数点
データの上位２ビットが共通に入力され、下位ビット固
定ビット数に分割しそれぞれが入力される複数の同一構
成の変換器により成ることを特徴とする浮動小数点演算
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257513A JPS61136127A (ja) | 1984-12-07 | 1984-12-07 | 浮動小数点演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257513A JPS61136127A (ja) | 1984-12-07 | 1984-12-07 | 浮動小数点演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61136127A true JPS61136127A (ja) | 1986-06-24 |
Family
ID=17307341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59257513A Pending JPS61136127A (ja) | 1984-12-07 | 1984-12-07 | 浮動小数点演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61136127A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891940A (en) * | 1986-11-20 | 1990-01-09 | Kawasaki Jukogyo Kabushiki Kaisha | Muffler cooling structure for liquid-cooled engine system |
-
1984
- 1984-12-07 JP JP59257513A patent/JPS61136127A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891940A (en) * | 1986-11-20 | 1990-01-09 | Kawasaki Jukogyo Kabushiki Kaisha | Muffler cooling structure for liquid-cooled engine system |
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