JPH0114610B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、広い意味では２進デイジタル論理回
路の分野に関するものであり、特に電子楽器用エ
ンベロープ発生器に関する。

２進数としてデイジタル表現される数の通常の
補数は、ビツト位置ｊに対して新しい値が１―n_j
であり、但しn_jは同じビツト位置ｊに対する原の
２進数の対応する値である新たな２進数字順序を
つくることによつてえられる。通常の２進数が２
進数字Ｎによつて表現される場合には、補数に対
応する10進数値は、（2^N−１）から補数をつくる
前の原の２進数の10進値を差引いたものである。

２進数の術語を使用する場合、通常の補数は時
に単に“補数”と呼ばれることがある。通常の補
数は、それを２の補数として知られる演算と区別
するために１の補数とも呼ばれる。２進数字の場
合、２の補数は先づ補数をつくつてから最下位の
ビツトに“１”を加えることにより、他方、配別
のうちのより上位のすべてのビツト位置に対して
必要に応じて順次けた上げビツトを認めることに
よつて得られる。

通常の又は固定小数点２進数のための１の補数
回路の実施例は、デイジタル論理ゲートインバー
タを用いて容易に実施される簡単な状態否定演算
子（State inversion operator）からなる。

浮動小数点数としての10進数の一般的な表示と
同様に、同じ10進数も浮動小数点２進数の形で表
示できる。値Ａを有する10進数の２進浮動小数点
の数の表示は下記の形の式によつて定義される。

Ａ＝（１＋a₁2^-1＋a₂2^-2＋a₃2^-3
…＋a_k2^-k）×2j (1) 但し、係数a_jは０又は１の値を有する。

式(1)に示す形の２進浮動小数点数として表示さ
れる数Ａに対する１の補数をつくる従来の方法
は、下記の３つの演算段階を実施することからな
る。

(1) 与えられた２進浮動小数点数をそれに相当す
る固定小数点２進数に変える。

(2) 相当する固定小数点２進数の１の補数をつく
る。

(3) その結果えられる１の補数化数を２進浮動小
数点数に変える。

上記の各段階は、周知の技術的水準のデイジタ
ル論理回路を用いて容易に実施できる。２進浮動
小数点数の補数をつくる従来の方法に伴う１つの
不利な点は、前記の３つの演算段階を実施するの
に比較的多数のデイジタル論理ゲートを用いる必
要のあることである。

本発明は、従来の方法の前記の３段階を行わず
に２進浮動小数点数の補数を直接実行するための
デイジタル回路を実施するための新規な装置を提
供する。

本発明の１実施例は、“電子オルガン用振幅発
生器”と題する米国特許第4144789号（特開昭54
―1609）に記載されているような電子楽器用のエ
ンベロープ関数発生器である。こゝに参考のため
に述べた米国特許に記載されているエンベロープ
関数発生器は、楽音のリリースエンベロープ変調
関数に適した１セツトの指数的に減少するデータ
点を発生させる。楽音発生のアタツク相に対する
エンベロープ変調関数は、固定した定数として１
セツトの点を計算し、それに対応するデイケイ点
のデータ値を差引くことによつてえられる。上述
したエンベロープ発生器は、浮動小数点２進数の
形でエンベロープデータ点をつくり出す。本発明
は、２進浮動小数点数として表示される発生した
デイケイ値の補数を与えることによつてアタツク
相エンベロープ点をうるための能率的経済的手段
を提供するため、楽音エンベロープ発生器に有利
に組み入れることができる。

本発明は、２進浮動小数点数の補数を発生させ
る新規な方向を指向する。それは、“電子オルガ
ン用振幅発生器”と題する米国特許第4144789号
（特開昭54―1609）に記載されている型のデイジ
タルオルガン用のデイジタルADSR発生器に利用
できる。

参考のためこゝに述べた前記米国特許のADSR
は、指数曲線に近似させるために２進浮動小数点
数の対数指標を利用している。いかなる数も1.
b₁b₂b₃×2^jの形で２進浮動小数点の数として近似
的に書くことができることは周知である。但し、
b₁，b₂，b₃は２つの２進値０又は１のいづれを有
してもよく、ｊは整数である。２進数字b₁，b₂お
よびb₃をカウンタに記憶し、２進形式で表示され
たｊをカウンタに記憶し、つぎに第１カウンタを
逆方向にカウントし、第１カウンタが０になる度
ごとに第２カウンタを逆方向にカウントすること
によつて、減少指数関数に近似する一連の数を発
生させることができる。もし同じ浮動小数点２進
数を補数化すると、増加する指数関数に近似する
一連の数を発生させることができる。

簡単に云うと、−１より小さい，又は−１に等
しい冪を有する２進浮動小数点数の補数は、デイ
ジタル論理回路を実施することによつて得られ
る。冪ｊが−１に等しいか、又はそれより小さい
かによつて２つの論理分岐（logic branch）が組
み入れられる。つぎに、入力浮動小数点数の仮数
部（mantissa）の０ビツト位置に応じて補数が
各分岐につくられる。

本発明の目的は、固定小数点２進数へ変換する
中間段階を実施せずに２進浮動小数点の補数を直
接に得ることである。

本発明は、２進浮動小数点数の補数をつくる手
段を指向する。この手段は、数値の２進表示を用
いる各種のデイジタルシステムに利用できる。そ
のようなシステムは、こゝに参考のために述べて
ある“電子オルガン用振幅発生器”と題する米国
特許第4144789号（特開昭54―1609）に詳細に説
明されている。

浮動小数点数として10進数の従来の表示と同様
に、10進数も浮動小数点２進数の形で表示でき
る。数Ａの２進浮動小数点数表示は次記の形を有
する数である。

Ａ＝（１＋b₁2^-1＋b₂2^-2＋b₃2^-3＋
…＋b_k2^-k）×2^j (2) 但し、係数b_iは０又は１の値を有する。

多くの応用の場合、式２に示す表示をｋ＝３の
長さに制限することにより、十分な数値の正確さ
がえられる。下記においては、浮動小数点数はｋ
＝３の場合に限定されており、その結果次の形に
書くことができる。

Ａ＝1.b₁b₂b₃×2^j (3) 数1.b₁b₂b₃は浮動小数点２進数の仮数と呼ば
れ、数ｊはその冪と呼ばれる。浮動小数点２進数
を用いる利点は、僅か数ビツトを用いるだけで、
デイジタル数系において非常に広い数域を収容で
きることである。仮数はすべての数に対して３ビ
ツトを必要とするだけであり、最大および最小数
域は冪ｊを表示するのに用いられるビツト数によ
つてのみ決定される。冪ｊは通常は固定小数点２
進数として表示される。冪ｊは２の補数の形で用
いられているので、冪ｊの正の値と負の値の両方
を従来の２進法で表示することができる。この２
の補数の形は、２つの浮動小数点２進数を乗算す
る場合に特に便利である。という訳は、このよう
な場合には結果として得られる浮動小数点２進数
は乗数の冪と被乗数の冪の代数和である冪を有す
るからである。

式３の形での２進浮動小数点数の補数は数値
0.9961―Ａを有する。但し、Ａは２進浮動小数点
数の数値である。もしＡが非常に小さい数であれ
ば、0.9961―Ａが１にほゞ等しくなることは自明
である。２進浮動小数点数の加算又は減算を含む
いかなる算術演算においても、２つの数のそれぞ
れの冪は、加算又は減算を行う前に用いなければ
ならない。補数化は減算に等しいのであるから、
数の冪ｊは補数化論理の実施に影響を与えること
になる。

２進浮動小数点数の補数化を直接に行うための
簡単な数学的算法は知られていない。正しい直接
的数学的方法は(i)２進浮動小数点数を固定小数点
２進数に変え、(ii)その固定小数点２進数を補数化
し、(iii)その補数化された数を２進浮動小数点の形
に変えることである。

第１図は、式３に表現された形を有し、−１よ
り小さい、又は−１に等しい冪ｊを有する２進浮
動小数点数の補数化を実施するのに用いられるデ
イジタル論理を示す。この論理は、２進浮動小数
点数のデイジタルビツト形とそれらの補数を用い
て数値的に実験することによつてえられた発見的
算法である。この図示されたデイジタル論理は、
下記の決定を実施するための手段である。

法則 １： 入力に２進浮動小数点数が数値冪ｊ＝−１を有
する場合には、出力冪部は入力仮数部の第１ビツ
トからの値“１”を有する連続するビツトの数よ
りも多い負数に等しい冪を有する。出力仮数部は
先づ最初に入力仮数部の第１ビツト位置からのビ
ツトに“０”があればその最初の“０”の位置を
指定する。ついで最初の“０”の位置の次のビツ
トからの入力ビツトの内容を反転させる。そして
この内容を最初の“０”の位置から入れてゆき最
後のビツト位置に“１”をこの構成につけ加え
て、仮数部を表わすのに必要とされる４ビツト値
を完成させる。

法則 ２： 入力に２進浮動小数点数が数値冪ｊ＜−１であ
る場合には、出力冪は−１に等しくセツトされ
る。出力仮数部は、入力冪部ｊの絶対値より１少
い数の“１”を第１ビツトよりセツトし、つぎに
入力仮数部の第１ビツトより各ビツトを反転させ
ビツトは出力仮数部に必要とされる４ビツトがつ
くられるまで先のセツトした“１”に続けて第１
ビツトから反転した内容がつけ加えられる。

下記の２例は、２進浮動小数点数の補数をつく
る前述の発見的方法の応用を示す。

例ａ：入力10進値はＡ＝0.6875である。２進浮
動小数点数で表わすと、Ａ：1.011 1111となる。
小数点を有する最初の４ビツトは仮数部を示し、
他方最後の４ビツトは２の補数化形式で示された
冪ｊ＝−１を示す。冪ｊ＝−１であるから、決定
法則１が適用される。入力仮数部には、唯１つの
連続する“１”ビツトが存在するから、補数冪は
ｊ＝−２の値を与えられる。仮数部の第２ビツト
位置に最初の０が発生しているから、従つて補数
の仮数部は構成1.00で始まる。最後のステツプ
は、出力仮数部に必要な４ビツトを完成するため
に“１”を加算する。正味の結果は、補数が
1.001 1110になるように構成されることである。
これは、10進数A′＝0.28125に対応する。しかし、
0.9961−Ａ＝0.3086であるから、A′は９％の誤差
をもつた所望の補数に等しい。

例ｂ：入力10進値はＡ＝0.2031である。２進浮
動小数点数として表わすとＡ：1.101 1101とな
る。入力冪はｊ＝−３であるので、法則２が適用
されて２進浮動小数点の形で補数を構成する。決
定法則２は、例ｂの場合、補数が冪ｊ＝−１を有
することを述べている。更に、Ａの入力冪は、−
３であるので、補数の仮数部は値“１”を有する
２ビツト位置で始まる。従つて、補数の仮数部は
1.1の構造で始まる。次の段階は原型の仮数部を
補数化して0010の形をつくることである。この形
は1.1の構造へ加えられ、４ビツトは補数の仮数
部のために保留される。最終的な結果として、補
数は1.100 1111として構成される。これは10進数
A′＝0.75に一致する。しかし、0.9961−Ａ＝
0.7930であるので、A′は5.4％の誤差で所望の補
数に等しい。

補数をつくるために２法則は、0.9375〜0.0313
の範囲で10進数について評価された。補数の誤差
は最小0.4％から最大11％の範囲にあることが判
つた。この誤差は主として２進浮動小数点数の仮
数部を４ビツトに限るという制約によつて生じ
る。４ビツトでは、場合によつては補数を0.4％
〜11％の範囲以上の正確さで表わすことはできな
いことがある。

数値の正確さ（精度）が広い数値範囲を得るた
めに犠牲にされているというのが、10進法であれ
２進法であれ、浮動小数点数を用いた数値計算・
制御システムの特徴である。従つて、補数の誤差
は本発明の限定的制約ではなく、浮動小数点の形
で数を表わす場合に遭遇する誤差を表わしたもの
である。

さて第１図を参照するに、入力仮数部は、m1.
m2m3m4を小数点と想定した形におけるm1，
m2，m3，m4によつて示される。入力冪は２の
補数２進形式でp1p2p3p4として示され、p1は最
上位のビツトを表わす。出力仮数部はM1.
M2M3M4によつて示され、出力冪はP1P2P3P4
により示され、P1は最上位のビツトを表わす。

p2，p3およびp4がすべて“１”状態にあると、
アンドゲート１１は“１”状態出力を有する。従
つて、アンドゲート１１からの“１”出力は、−
１に等しい冪を有する入力数に対する結果であ
る。第１図のラベル“PWR＝−１”線は、10進
値−１に等しい入力冪に対して“１”状態である
ことを示す。

インバータ１２の出力における“１”信号は、
入力２進浮動小数点数の冪が10進値−１に等しく
ないことを示す。若しインバータ１２の出力が
“１”であれば、出力冪ビツトはすべて“１”論
理状態にセツトされる。この論理回路はそれによ
つて10進値−１より小さい入力冪に対して上述の
決定法則２を実施する。

線M1およびP1は常に“１”状態になり、線を
定電圧源へ接線するだけでこの状態におかれる。
m1は常に“１”となり、従つてm1は第１図に示
す決定論理において考慮する必要はない。入力10
進値0.9375〜0.0313の範囲では、P1は常に“１”
となり、従つてP1は第１図に示す論理において
明らかに考慮する必要はない。

若し入力仮数部ビツトm2＝０であれば、イン
バータ１３の出力は“１”状態となる。従つて、
インバータ１３からの“１”出力は、入力仮数部
に１つだけの連続“１”ビツト状態があることを
示す。線ラベル″one“１”″は、この線上の信号
は入力仮数部に対して１つの連続“１”ビツト状
態を示すことを意味する。

m2＝１およびm3＝０であれば、アンドゲート
１４の出力は“１”となる。従つて、アンドゲー
ト１４からの“１”状態出力は、入力仮数部に対
して２つの連続“１”ビツト状態のあることを示
す。

m2＝１，m3＝１およびm4＝０であれば、ア
ンドゲート１６の出力は“１”状態となる。従つ
て、アンドゲート１６からの“１”状態出力は、
入力仮数部に対して３つの連続“１”ビツト状態
のあることを示す。

論理ゲート１７〜２１からなる組合せは、−２
と−５の範囲内にある入力冪値に対して別々の信
号線をうるためのデコーダとして動作する。

p1＝１，p2＝１およびp3＝１であれば、アン
ドゲート１７の出力状態は“１”となる。もし
p1＝１，p2＝１，p3＝１およびp4＝１であれば、
アンドゲート１１は冪値−１を検出し、この冪値
は冪セレクト論理を支配するので、p4の値は重
要ではない。p1＝１，p2＝１，p3＝１およびp4
＝０であれば、アンドゲート１１からの出力は
“０”となり、一方アンドゲート１７からの出力
は“１”となつて、入力冪が10進値−２を有する
ことを示す。

p1＝１，p3＝０およびp4＝１であれば、アン
ドゲート１８の出力は“１”状態となる。出力
“１”状態は、10進値−３を有する入力冪を示す。
p2の入力状態はアンドゲート１８において考慮
する必要はない。何故ならば、第１図に示す論理
システムは、入力冪が10進値−６以上である場合
の本発明の図示例であるからである。

p1＝１，p3＝０およびp4＝０の場合には、ノ
アゲート１９の出力状態は“１”である。この出
力“１”状態は、10進値−４を有する入力冪に対
応する。

p2＝０の場合には、インバータゲート２１の
出力状態は“１”となる。４つの２進ビツトとし
て表わされた10進数−１〜−５の２の補数表示を
調べてみると、−５の10進値だけが値p2＝０とな
ることを示す。

第１図に示す補数化システムの動作を詳細に例
示するために、３例を下記に説明してある。

例 １ 入力数Ａ＝0.9375は２進浮動小数点数として
1.111 1111の形で表示される。p2＝p3＝p4＝１で
あるので、インバータ１２からの出力状態は
“０”となる。従つて、出力冪ビツトP2，P3，
P4は論理ゲート２２〜２７の動作によつて決定
される。この論理ゲートセツトは決定法則１を実
施する。

m2＝m3＝m4＝１であるので、アンドゲート
１４とアンドゲート１６の出力状態はいづれも
“０”である。従つて、オアゲート２２からの出
力状態は“０”である。インバータ２７の動作に
よりP3は“１”となるが、P2＝０である。ノア
ゲート２４への２つの入力信号はいづれも“０”
状態であるので、その結果はP4＝１である。最
終的な結果は、出力冪ビツトがP1＝１，P2＝０，
P3＝１およびP4＝１となり、10進値−５に対応
する。この結果は、入力２進浮動小数点数が10進
値−１に等しい冪を有する場合に対する決定法則
１と一致する。

次の段階は、出力補数化仮数部M2，M3および
M4に対して各ビツトがどのようにして発生する
かを調べることである。アンドゲート４７への両
方の入力信号線は“１”状態にあるので、“１”
状態がオアゲート２８およびアンドゲート３８を
経て出力M2へ転送される。入力冪は10進値−１
に等しい冪を有するので、アンドゲート３８への
第２入力は“１”である。

アンドゲート４７への入力状態は両方とも
“１”であるので、“１”状態がオアゲート３１お
よびアンドゲート４０を経てM3へ転送される。
アンドゲート１１は10進値−１の与えられた入力
冪に対して“１”状態を発生させるので、アンド
ゲート４０への第２入力信号は“１”状態であ
る。

M4はアンドゲート１１の出力状態からオアゲ
ート３７を経て転送された状態“１”を有する。

最終的な結果としては、出力仮数部の値がM1
＝M2＝M3＝M4＝１となり、これは決定法則１
と一致する。

例 ２： 入力数Ａ＝0.5625は２進浮動小数点数として
1.001 1111の形で表示される。入力冪は10進値−
１を有するので、システム論理は決定法則１を実
施する。

この例ではm2＝０であるので、インバータ１
３の出力状態は“１”である。この“１”状態は
オアゲート２３およびオアゲート４４を経てP2
へ転送される。

オアゲート２２への両方の入力状態は“０”で
あり、従つて“１”状態がインバータ２７によつ
て作り出され、オアゲート４５を経てP3へ転送
される。

m2＝０であるので、ノアゲート２４への１つ
の入力状態は“１”である。このゲートへのもう
一方の入力は状態“０”である。従つて、ノアゲ
ート２４からの出力状態は“０”である。最終的
な結果はP4＝０である。

出力冪ビツトはP1＝１，P2＝１，p3＝１およ
びp4＝０である。これらのビツトは10進値−２
を指定し、これは決定法則１に一致する。

次の段階は、この例に対する仮数部を発生させ
る論理の動作を調べることである。

m2＝０であるので、インバータ１３からの出
力状態は“１”であり、これがアンドゲート２９
へ１入力信号状態として転送される。m3＝０で
あるので、インバータ１５の出力状態は“１”で
ある。従つて、アンドゲート２９への第２信号線
は“１”状態にあり、“１”がオアゲート２８お
よびオアゲート３８とともにアンドゲート２９を
経て転送される。アンドゲート１１からのPWR
＝−１線の状態は“１”であり、これによりアン
ドゲート３８は“１”をM2へ転送させる。

m4＝１であるので、オアゲート３１への１入
力は“０”状態である。m2＝０であるので、イ
ンバータ１３の出力状態は“１”である。この
“１”状態は“０”状態へ反転され、第２入力と
してオアゲート３１へ転送される。従つて、“０”
状態はオアゲート３１およびアンドゲート４０を
経て転送されM3＝０とする。

アンドゲート１１からの出力状態“１”はオア
ゲート３７を経て転送され、M4＝１とする。

最終的結果として出力仮数部値がM1＝M2＝
１，M3＝０，M4＝１となり、これは決定法則１
に一致する。

例 ３： 入力数Ａ＝0.2031は２進浮動小数点数として
1.101 1101の形で表示される。入力冪は10進値−
３であり、第１図に示す論理システムは決定法則
２を実施する。

入力冪が10進値−１より小さいので、インバー
タゲート１２はすべての出力冪ビツトを“１”状
態にする。従つて、この例では補数化された出力
仮数部を発生させる論理を調べる必要があるだけ
である。

m2＝１であるので、“１”状態はインバータ１
３および３４の組み合わされた動作のためにアン
ドゲートの１入力へ転送される。この状態が出力
M2＝１を発生させる。

入力冪は10進値−３を有するので、PWR＝−
４およびPWR＝−５信号線はいづれも“０”状
態となる。更に、線PWR＝−２もまた“０”状
態であるので、アンドゲート３２の出力状態は
“０”である。従つて、アンドゲート４１は“０”
状態を転送してM3＝０とする。

アンドゲート３５およびアンドゲート３６はい
づれも“０”入力状態を有するので、それらのゲ
ートはそれぞれ“０”状態をオアゲート３７の入
力線へ転送する。オアゲート３７へのその他の２
入力線も“０”状態にあるので、結果としてM4
＝０を発生させる。

総体的結果として、出力仮数部は値M1＝１，
M2＝１，M3＝０，M4＝０を有する。この結果
は決定法則２と一致する。

第１図に示される論理は、容易に拡張され、入
力２進浮動小数点数に対する他の冪を含めること
ができる。より大きな負の冪に対する論理を拡張
しても得るものは殆んどないか又は全くない。そ
の理由は、補数演算0.9961―Ａの結果は、数Ａの
小さい10進値に対しては変りのない、又は僅かし
か変らない数値結果を生じさせるからである。

より高い数値の正確さが必要な場合には、この
論理を拡張して仮数部にもつと多くのビツトを含
めることもできる。

この発明の補数回路は、上記に参考のため述べ
た米国特許第4144789号（特開昭54―1609号）に
開示した補数回路として有利に用いられる。第２
図は、この発明の補数回路を上記に参考のため述
べた特許の振幅発生器との組合せを示す。100番
代の論理ブロツク番号は、本発明の第２図におけ
る参照番号から100を引いた番号を有する前記米
国特許の第１図における同一のブロツク番号に対
応する。本発明の第１図に詳細に示してある補数
回路は、第２図における論理ブロツク５０により
示されている。

アタツク・リリース曲線データ発生器は第１の
２進カウンタ１１２即ち３つの２進段階を有し、
モジユロ８をカウントすることが好ましい仮数カ
ウンタを具えている。仮数カウンタ１１２は、タ
イミングクロツク１１４からのクロツクパルスに
よつて逆方向にカウントする。第２の２進カウン
タ、冪カウンタ１１３も３つの２進段階を有す
る。冪カウンタ１１３は、仮数カウンタ１１２の
最高位状態からのアンダーフローパルスによつて
逆方向にカウントする。仮数カウンタ１１２の３
段階は仮数部を記憶し、冪カウンタの３段階は浮
動小数点数の冪を記憶する。上述したように、仮
数部および冪の最初の又は最上位のビツトは常に
“１”であり、電圧源への信号リードを配線する
ことによつて実施できる。仮数カウンタ１１２
は、ゲート１１６を経て転送されるタイミングク
ロツク１１４からのクロツクパルスに応答して逆
方向にカウントする。

関連電子楽器の鍵盤上の鍵を作動させると、こ
こに参考のために述べてある“鍵盤スイツチ検
出・割当装置回路”と題する米国特許第4022098
号（特開昭52―44626）に詳述してある鍵検出・
割当装置回路からの線８７上の信号は、新しい楽
音が楽音発出器によつて発生されていることを示
す。これは仮数カウンタを３段階のすべてにおい
て２進数“１”にセツトし、他方冪カウンタ１１
３は最高位の段階では２進数１に、他の２段階で
は２進数０にセツトされる。この新しい楽音信号
はADSR制御回路１１８にも印加され、それによ
つてゲート１１６はタイミングクロツクパルスを
仮数カウンタ１１２へ転送させる。

ADSR制御回路１１８は新しい楽音信号に応答
してゲート１１６を開き、同時にスイツチ１２３
をセツトするので、２進浮動小数点補数回路５０
からの２進浮動小数点データは高速乗算器２００
へ転送される。冪カウンタ１１３が０まで逆方向
へカウントすると、その０状態はADSR制御回路
１１８によつて感知される。この０カウント状態
の感知に応答してADSR制御回路１１８は、スイ
ツチ１２３をして仮数カウンタ１１２および冪カ
ウンタ１１３の内容を高速乗算器２００へ転送さ
せ、それによつてADSR曲線計算のデイケイ部分
を開始させる。

ADSR制御回路１１８は、デイケイ計算の開始
後に、何時冪カウンタ１１３が１つ逆方向へカウ
ントしたかを感知する。この時点で、ADSR制御
回路１１８はゲート１１６を閉じ、鍵検出―割当
装置回路１１５からの線８６上の鍵リリース信号
を感知するまで、仮数カウンタ１１２と冪カウン
タ１１３が更にそれ以上逆方向にカウントするの
を防止する。鍵がリリースされ、仮数カウンタ１
１２と冪カウンタ１１３が０まで逆方向へカウン
トすることができるようになると、ゲート１１６
は再び開けられ、この時点でADSR制御回路は再
びゲート１１６を閉じ、これで演算サイクルが完
了する。

デイジタル楽音発生器２０１は、“複音シンセ
サイザ”と題する米国特許第4085644号（特開昭
52―27621）に記載されているような多種類のデ
イジタルシステムのなかのどれを用いても実施で
きる。出力データは一連の２進固定小数点数とし
てえられる。

高速乗算器２００は、こゝに参考のため述べて
ある“和が乗算器の仮数部にほゞ等しい２つの２
進数に応答するシフト回路を用いた高速乗算器回
路”と題する米国特許第4031377号に記載されて
いる如く有利に実施できる。この乗算器は、２進
固定小数点被乗数と２進浮動小数点乗数の積をつ
くる装置として特徴づけられる。これらは高速乗
算器２００へ提示されるデイジタルデータの形で
ある。

利用手段２０２は、入力デイジタルデータを従
来の音響システムに使用できるアナログ楽音波形
に変換するＤ―Ａ変換器を具えることができる。

【図面の簡単な説明】

第１図は、本発明の実施例の概略的論理図であ
る。第２図は、楽音エンベロープ変調システムに
おいて本発明の応用を図示した概略的論理図であ
る。第２図において、 ５０は浮動小数点補数回路、１１２は仮数カウ
ンタ、１１３は冪カウンタ、１１４はタイミング
クロツク、１１５は鍵検出・割当装置回路、１１
６はゲート、１１８はADSR制御回路、１２３は
スイツチ、２００は高速乗算器、２０１はデイジ
タル楽音発生器、２０２は利用手段。

Claims (1)

1. 【特許請求の範囲】 １ ０より大きく１より小さい小数値を表わす第
   １ビツトが常に“１”であり、それに続くビツト
   が小数点以下を表わす有限のビツト数を持つ仮数
   部と第１ビツトが常に“１”であり、負の整数を
   表わす２の補数である有限のビツト数を持つ冪数
   部からなる２進浮動小数点において、 入力冪数部の第２ビツト以降の各ビツトのビツ
   ト値に応じ入力冪数部の数値に対する信号を発生
   する冪レベル信号発生手段と、 入力仮数部の第２ビツト以降各ビツトのビツト
   値に応じ入力仮数部の第１ビツトからのビツト値
   “１”の連続する数を検出する仮数部検出手段と、 前記冪レベル信号発生手段から入力冪数が−１
   を示す信号を出力した時該信号と前記仮数部検出
   手段の出力とから前記入力仮数部の第１ビツトか
   らのビツト値“１”の連続する数より１多い数の
   負数を出力冪数として出力し、また前記冪レベル
   信号発生手段から入力冪数が−１以外であること
   を示す信号を出力した時該信号から出力冪数とし
   て−１を出力する出力冪数論理手段と、 前記冪レベル信号発生手段から入力冪数が−１
   を示す信号を出力した時該信号と前記入力仮数部
   の第２ビツト以降のビツト値から前記入力仮数部
   の第１ビツトから順に見て最初にビツト値“０”
   があるビツト位置を検出し、最初にビツト値
   “０”があつたビツト位置以降のビツト位置のビ
   ツト値を全て反転しその反転したビツト値をそれ
   ぞれ１つ前のビツト位置に入力し最後のビツト位
   置にビツト値“１”を入力して出力仮数を出力し
   また前記冪レベル信号発生手段から入力冪数が−
   １より小さい負数を示す信号を出力した時その負
   数の絶対値より１少ない数のビツト値“１”を出
   力仮数部の第１ビツトからその数のビツト位置ま
   で出力し次に入力仮数部の第１ビツト位置以降の
   ビツト値を反転したビツト値を出力仮数部の前記
   “１”ビツトを入力したビツト位置の次のビツト
   位置からそれぞれのビツト位置に順番に入力して
   出力仮数を出力する出力仮数論理手段とからな
   り、 入力仮数部と出力仮数部のビツト数及び入力冪
   数部と出力冪数部のビツト数が等しい２進浮動小
   数点数の補数を発生する浮動小数点２進数の補数
   発生装置。