JPH0974359A - 誤り訂正復号回路 - Google Patents

Abstract

(57)【要約】 【課題】本発明は誤り訂正復号回路に関し，リード・マ
ラー符号の復号を簡単な論理回路を用いてＲＯＭを使用
せずに高速動作を可能にすることを目的とする。 【解決手段】符号長が２^S で元の情報の各項ａ₀ 〜ａ_i
（ａ₀ が最下位）がｖ₀〜ｖ_i を一次の各基底として
式，ｘ＝ａ₀ ｖ₀ ＋ａ₁ ｖ₁ ・・＋ａ_i-1 ｖ_i-1 により
２元一次のリード・マラー符号化された信号ｘを受け取
って誤り訂正と復号を行うため，入力信号ｘの各ビット
信号（ｘ₀ …ｘ_p ）が並列に入力され，ａ₁〜ａ_i の各
項に対応して設けたそれぞれ２入力の２^S-1 個の加算回
路で構成された多数決方程式計算部を備える。そこから
の２^S-1 個の各出力は各ｎビット多数決誤り訂正部でｎ
（＝２^S-2 −１）ビットの誤り訂正を行って符号ａ₁ 〜
ａ_i を発生し，ａ₀ の項抽出部で入力信号と各符号ａ₁
〜ａ_i によりａ₀ 項を抽出し，次にｎビット多数決誤り
訂正部で誤り訂正を行うよう構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は多ビット誤りを訂正
できるリード・マラー符号等の誤り訂正復号回路に関す
る。

【０００２】リード・マラー符号は，誤り検出，誤り訂
正が可能な符号として符号化の技術において良く知られ
ている。伝送装置のようにリード・マラー符号により信
号を符号化してシリアル形式で伝送する場合，伝送速度
が低いと受信側では復号回路を論理回路により構成する
よりも回路規模を小さくすることができるＲＯＭを使用
して誤り訂正を含む復号を行っていた。しかし，伝送速
度が高速化すると，それに適応する高速ＲＯＭは高価で
あり，コスト・パフォーマンスの面で使用することがで
きなかった。

【０００３】

【従来の技術】リード・マラー符号は，符号化の技術分
野において一般に知られている。具体的な参考文献を挙
げると，例えば，宮川洋，岩垂好裕，今井秀樹共著，コ
ンピュータ基礎講座１８，「符号理論」昭晃堂（PP.168
-176）がある。

【０００４】最初に，リード・マラー符号の符号化につ
いて説明する。リード・マラー符号は線型符号の一種
で，一次の符号は陪直交符号であり，この発明に関係す
るのは二元一次の符号であるため，二元一次の符号につ
いて説明し，多元の場合は省略する。

【０００５】リード・マラー符号の定義の前提として，
以下のベクトル積を定義する。 ａ＝(a₁ ,a₂ ，…， a_n ), ｂ＝(b₁ ,b₂ ，…， b_n ) この二つのベクトルがあった時，ベクトル積を次のよう
に定義する。

【０００６】 ｃ＝ａｂ＝(a₁ b₁ , a₂ b₂ , … a_n b_n ) 一次のリード・マラー符号の基底は以下のように定義さ
れる。但し，ｎ＝２^Sとする。

【０００７】

【数１】

【０００８】高次の基底はこれら一次の基底のベクトル
積で定義され，ｒ次の基底は一次の基底ｒ個のベクトル
積で定義される。従って，符号長２^S のｒ次のリード・
マラー符号はｖ₀ ，ｖ₁ ，ｖ₂ ，…ｖ_sのｒ個までの積
を基底とした１＋ _SＣ₁ ＋ _sＣ₂ ＋… _sＣ_r 次元の線型
ベクトル空間として定義される。例えば，Ｓ＝５の場
合，符号長(n) は３２となり，ｖ₀及び一次の基底は以
下のようになる。

【０００９】 ｖ₀ ＝(11111111111111111111111111111111) ｖ₁ ＝(00000000000000001111111111111111) ｖ₂ ＝(00000000111111110000000011111111) ｖ₃ ＝(00001111000011110000111100001111) ｖ₄ ＝(00110011001100110011001100110011) ｖ₅ ＝(01010101010101010101010101010101) これを一次の符号として使用する場合は，情報を(a₀ ,a
₁ ,a₂ ,a₃ ,a₄ ,a₅ )とすると符号出力ｂは， ｂ＝ａ₀ ｖ₀ ＋ａ₁ ｖ₁ ＋ａ₂ ｖ₂ ＋ａ₃ ｖ₃ ＋ａ₄ ｖ₄ ＋ａ₅ ｖ₅ (1) または，次のようになる。

【００１０】 ｂ＝ａ₀ ｖ₀ ＋（ａ₁ ＋ａ₀ ）ｖ₁ ＋（ａ₂ ＋ａ₀ ）ｖ₂ ＋（ａ₃ ＋ａ₀ ）ｖ ₃ ＋（ａ₄ ＋ａ₀ ）ｖ₄ ＋（ａ₅ ＋ａ₀ ）ｖ₅ (2) 情報を(a₀ ,a₁ ,a ₂ ,a ₃ ,a ₄ ,a ₅ ) ＝（0,0,1,0,0,
1)とすると,ｂ＝ｖ₁ ＋ｖ₅ ＝（010101010101010110101
01010101010) となる。但し，二元なので，加算は排他
的論理和になる。

【００１１】次にリード・マラー符号の復号について説
明する。リード・マラー符号の復号は，最高次の項から
順に多数決判定法を用いて行う。上記の３２ビットの例
では式が長大となり説明を簡単にするため，８ビット
（Ｓ＝３）を例として示し，説明の都合上最高次の項ま
で含む符号から復号する。

【００１２】８ビットの場合の基底を全て示すと，次の
ｖ₀ ，ｖ₁ ，ｖ₂ ，ｖ₃ が一次，ｖ ₁₂ ,ｖ₁₃ ,ｖ₂₃が２
次，ｖ₁₂₃ が３次（最高次）の式である。 ｖ₀ ＝（１１１１１１１１） ｖ₁ ＝（００００１１１１） ｖ₂ ＝（００１１００１１） ｖ₃ ＝（０１０１０１０１） ｖ₁₂＝ｖ₁ ・ｖ₂ ＝（００００００１１） ｖ₁₃＝ｖ₁ ・ｖ₃ ＝（０００００１０１） ｖ₂₃＝ｖ₂ ・ｖ₃ ＝（０００１０００１） ｖ₁₂₃ ＝ｖ₁ ・ｖ₂ ・ｖ₃ ＝（０００００００１） 符号出力ｂは，次のようになる。

【００１３】ｂ＝ａ₀ ｖ₀ ＋ａ₁ ｖ₁ ＋ａ₂ ｖ₂ ＋ａ₃
ｖ₃ ＋ａ₁₂ｖ₁₂＋ａ₁₃ｖ₁₃＋ａ₂₃ｖ ₂₃＋ａ₁₂₃ ｖ₁₂₃ ここで，ｖ₀ と他の基底との内積をとると，次のように
なる。但し，１の加算により１の数が偶数の場合は０，
奇数の場合は１になる。

【００１４】ｖ₀ ・ｖ₀ ＝０，ｖ₁ ・ｖ₀ ＝０，ｖ₂ ・
ｖ₀ ＝０，ｖ₃ ・ｖ₀ ＝０ ｖ₁₂・ｖ₀ ＝０，ｖ₁₃・ｖ₀ ＝０，ｖ₂₃・ｖ₀ ＝０ ｖ₁₂₃ ・ｖ₀ ＝０＋０＋・・・０＋１＝１ これは，符号長が変わっても同じ最高次の基底とｖ₀ と
の内積のみ１でその他は０になることを表す。そこで，
最高次の項の復号は，受信符号ｘ＝(x₀ ,x ₁ ,x ₂ ,x ₃
,x ₄ ,x₅ ,x₆ ,x₇ ) としてｘとｖ₀ の内積をとればよ
い。

【００１５】ｘ・ｖ₀ ＝ａ₁₂₃ ｖ₁₂₃ ・ｖ₀ ＝ａ₁₂₃ ＝
x₀ +x₁ +x₂ +x₃ +x₄ +x₅ +x₆ +x₇ 最高次の項は誤り検出も訂正もできないのでこの項の復
号はこれで終わる。次に２次の項の復号を行うが，最高
次の項の復号ができたので，ｘの項から最高次の項を取
り除いたｘ’＝ｘ−ａ₁₂₃ ｖ₁₂₃ をつくる。このｘ’と
ｖ₁ の内積をとり，ｖ_i ・ｖ_j ＝ｖ_ij・ｖ₀ の関係を用
いることにより，ａ₂₃が求められる。

【００１６】x'・ｖ₁ ＝ａ₂₃ｖ₂₃・ｖ₁ ＝ａ₂₃ｖ₁₂₃ ・
ｖ₀ = ａ₂₃＝x'₄ ＋x'₅ ＋x'₆ ＋x' ₇ ここで，ｖ₂₃( ｖ₁ ＋ｖ₀ ) ＝ｖ₂₃・ｖ₁ ＋ｖ₂₃・ｖ₀
＝ｖ₁₂₃ ・ｖ₀ であるから,x' ( ｖ₁ ＋ｖ₀ ) ＝ａ₂₃ｖ
₁₂₃ ・ｖ₀ ＝ａ₂₃＝x'₀ + x'₁ + x'₂ + x'₃ となる。

【００１７】このように，ａ₂₃が二つの式で求められ，
この二つの式で多数決をとることで１ビットの誤りを検
出できる。同様にａ₁₂，ａ₁₃を求めることができる。二
次の項の復号ができる。この後，一次の項の復号が，二
次の復号と同様に行う。１次の復号では，ｘから最高次
と二次の項を取り除いた次の式を作る。

【００１８】ｘ" ＝x −ａ₁₂₃ ｖ₁₂₃ −（ａ₁₂ｖ₁₂＋ａ
₁₃ｖ₁₃＋ａ₂₃ｖ₂₃） 最初から二次以上の項が符号として使用されない場合
は，ｘ" を作る必要はなく，受信符号にそのまま処理を
施すことができる。その方法は，二次の場合と同様で，
以下の性質を利用して，次の４種類の式(1) 〜(4) で一
次の項を求める。

【００１９】

【数２】

【００２０】この性質から，ａ₁ を求める場合，次の
(5) 〜(8) に示す４つの式で多数決判定することによ
り，ａ₁ について１ビットの誤り訂正復号ができる。

【００２１】

【数３】

【００２２】同様にａ₂ ，ａ₃ についても求めることが
できる。なお，３２ビットの場合には，１６個ずつ５種
類の多数決判定を行い，式が１６個あるので７個までの
誤りを訂正することができる。

【００２３】最後にａ₀ が残るが，同様の方法で，ｘ"
から一次の項を取り除き，次の式を作る。 ｘ^"'＝ｘ" −( ａ₁ ｖ₁ ＋ａ₂ ｖ₂ ＋ａ₃ ｖ₃ ） 最後に残ったｘ^"'はａ₀ ｖ₀ 項だけなので，同様に書く
とすれば，次の(9) 〜(16)で示す８個の式になる。

【００２４】

【数４】

【００２５】この８個の式から多数決判定を行うことに
よりａ₀ が復号される。ここでは式が８個あるので多数
決判定すると３ビットまでの誤りを訂正できてしまう
が，一次の符号も使用する場合，ｘ^"'を生成する段階で
１ビットの誤りしか訂正できないので，それ以上の誤り
訂正は不要である。この８個の式から分かるように，ａ
₀ の復号は，ｘ^"'の各要素（ｘ^"' _i ,i＝0,1,…,7) でそ
のまま多数決をとっている。その他の符号長の場合も同
様である。

【００２６】上記のようなリード・マラー符号を伝送装
置で使用する場合，図１５に示す従来例の構成が採用さ
れている。この従来例では，予め受信符号の２^S 個のパ
ターンについてソフトウェアシミュレーション等により
復号を行い，受信符号と復号結果の対応関係を求め，そ
の対応関係をＲＯＭにテーブルとして書き込んでおき，
実際の復号を行う時，受信符号からテーブルを引いて復
号結果を取り出す技術を用いている。そして，この図１
５では，受信符号の上位側の符号を並列に展開してラッ
チ９０に，下位側の符号を並列に展開してラッチ９１に
それぞれラッチし，ＲＯＭ９２，９３はそれぞれ上位，
下位の受信符号の各パターン（誤りを含む）をアドレス
として誤り訂正を含む復号結果が格納されている。セレ
クタ９４はＲＯＭ９２，９３の出力を切り換えて，順番
に復号結果を取り出して情報出力を得る。

【００２７】

【発明が解決しようとする課題】従来は，リード・マラ
ー符号の復号は規模が小さくなるＲＯＭを使用していた
が，伝送速度が次第に高速化すると，それに合わせてＲ
ＯＭも高速化する必要がある。しかし，高速のＲＯＭは
高価であり，複数のＲＯＭを使用すると復号するための
回路のコストが上るという問題があった。

【００２８】本発明はリード・マラー符号の復号を簡単
な論理回路を用いてＲＯＭを使用せずに高速動作が可能
な誤り訂正復号回路を提供することを目的とし，更にリ
ード・マラー符号の半分の符号長で１ビットを表す多数
符号を，リード・マラー符号の復号回路を使用して復号
可能にすることを別の目的とする。

【００２９】

【課題を解決するための手段】図１は本発明の原理構成
図である。図１の場合，原信号がａ₀ 〜ａ_i である符号
が二元で一次のリード・マラー符号化されて符号長が２
^S （ｓ＝ｉ）である符号が使用され，その符号を復号す
るための原理構成を示す。また，符号化信号ｘは，上記
式(1) の形式に対応する次の式により符号化されている
ものとする。

【００３０】ｘ＝ａ₀ ｖ₀ ＋ａ₁ ｖ₁ ＋・・・＋ａ_i-1
ｖ_i-1 ＋ａ_i ｖ_i 図１において，１−１〜１−ｉは多数決方程式計算部，
２−１〜２−ｉはｎビット多数決誤り訂正部，３はａ₀
の項抽出部，４はａ₀ の項についてのｎビット多数決誤
り訂正を行うｎビット多数決誤り訂正部である。

【００３１】リード・マラー符号化された符号入力は，
並列に（または直列信号を並列信号に変換して）各多数
決方程式計算部１へ入力される。各多数決方程式計算部
１では，それぞれ入力する信号（ビット位置）が設定さ
れており，それぞれ，２^S-1個の排他的論理和を含む論
理回路で構成される。各多数決方程式計算部１−１〜１
−ｉからの複数（２^S-1 個）の信号は，それぞれ対応す
るｎビット多数決誤り訂正部２−１〜２−ｉへ入力す
る。ここで，各係数ａ₁ 〜ａ_i について，ｎ＝２ ^S-2 −
１個の誤りを訂正する。これらの，一次の各係数ａ₁ 〜
ａ_i （情報ビット）はそれぞれ出力されると共にａ₀ の
項抽出部３へ入力される。ここで，ａ₁ ｖ ₁ ＋ａ₂ ｖ₂
＋…＋ａ_i-1 ｖ_i-1 ＋ａ_i ｖ_i が作られ，これを受信し
た符号入力に加えることにより，ａ₀ の項を取り出す。
但し，ｖ₁ 〜ｖ_i はリード・マラー符号の一次の基底で
ある。このａ₀ の項抽出部３からの２^S 個の結果は，ｎ
ビット多数決誤り訂正部４においてｎ＝２^S-2 −１個の
誤りを訂正して，ａ₀ の情報ビットが出力される。

【００３２】このような構成により，伝送速度が高速化
しても，高価なＲＯＭを使用することなく，論理回路に
よりリード・マラー符号の誤り訂正回路を実現すること
ができる。

【００３３】なお，リード・マラー符号の符号化が次の
式により行われている場合，上記図１により復号したａ
₁ 〜ａ_i は( ａ₁ + ａ₀ ) ，( ａ₂ + ａ₀ ) ・・・( ａ
_i-1+ａ₀ ) ，( ａ_i + ａ₀ ) であるので，それぞれにａ
₀ を排他的論理和により加えて，ａ₁ 〜ａ_i を得る処理
を行えばよい。

【００３４】ｘ＝ａ₀ ｖ₀ +(ａ₁ + ａ₀ ) ｖ₁ +(ａ₂ +
ａ₀ ) ｖ₂ + …( ａ_i-1 + ａ₀ ) ｖ _i-1 +(ａ_i + ａ₀ )
ｖ_i

【００３５】

【発明の実施の形態】図２は具体的な構成例，図３は各
多数決方程式計算部における計算の内容を示し，図４は
各部の構成図，図５はａ₀ の項抽出部の構成図である。

【００３６】図２において，１〜４はそれぞれ上記図１
の各符号に対応し，１−１〜１〜５は多数決方程式計算
部，２−１〜２−５は７ビット多数決誤り訂正部，３は
ａ₀の項抽出部，４はａ₀ の項の７ビット多数決誤り訂
正部である。

【００３７】この図２に示す構成は，リード・マラー符
号の一次の符号で，Ｓ＝５の場合であり，符号長は２^S
＝３２（ビット）でｘ₃₁〜ｘ₀ で表し，情報ビット（復
号結果）は６ビットでａ₅ 〜ａ₀ で表す。

【００３８】各多数決方程式計算部１−１〜１−５で
は，ｘ₃₁〜ｘ₀ の符号入力に対し，ａ ₁ 〜ａ₅ のそれぞ
れについて図３に示すような２つのビット入力に対し１
６個（＝２^S-1 ）の加算（二元であるため排他的論理
和）を行う。図４のＡ．に情報ビットａ₅ に対応する多
数決方程式計算部（図２の１−５）の構成を示す。この
ように１６個の排他的論理和回路において，それぞれ決
められた２つの符号ビットについて排他的論理和を行
い，１６個の出力は，それぞれ７ビット多数決誤り訂正
部２−１〜２−５へ入力される。７ビット多数決誤り訂
正部の構成は，図４のＢ．に示され，１６個の信号は，
８個設けられた２入力の１ビット加算器２０に順番に入
力される。各１ビット加算器２０で“１”を加算し，各
１ビット加算器２０の加算結果（２ビットの出力とな
る）として８個の出力が発生する。これらは，次に４個
設けられた２入力の２ビット加算器２１に順番に入力さ
れ，それぞれ加算が行われる。この加算結果（３ビット
になる）は次に２個設けられた３ビット加算器２２へ順
次入力される。この加算結果（４ビットになる）は，次
の２入力の４ビット加算器２３へ入力されて，加算結果
（５ビットになる）はコンパレータ２４へ入力される。

【００３９】この場合，符号長が２⁵ であるから，ｎ＝
２^S-2 −１＝７個の誤り訂正をするもので，１６個の入
力の中で“１”が７個以下であれば“０”，“０”が７
個以下であれば“１”に復号される。すなわち，図４の
Ｂ．のコンパレータ２４は，４ビット加算器２３の加算
結果（“１”の個数を表す）を数値“８”と比較し，一
致する場合は，復号失敗の信号を出力し，８より多い場
合はａ_i ＝１（ｉは１〜５の一つ）を表す信号，８より
小さい場合はａ_i ＝０を表す信号を出力する。論理回路
２５は，コンパレータ２４の出力を論理信号に変換する
回路であり，ａ _i ＝１の場合は論理“１”，ａ_i ＝０の
場合は論理“０”を発生する。

【００４０】次に図５に示すａ₀ の項抽出部の構成によ
り復号された一次の係数ａ₁ 〜ａ₅を用いてａ₀ の項が
抽出される。この場合，次の式の値を求め，受信符号
（符号入力）を加える（減算と同じ）ことにより得る。

【００４１】 ａ₁ ｖ₁ ＋ａ₂ ｖ₂ ＋ａ₃ ｖ₃ ＋ａ₄ ｖ₄ ＋ａ₅ ｖ₅ ここで，ｖ₁ 〜ｖ₅ はリード・マラー符号の一次の基底
であり，３２ビットの場合上記に記載したような値であ
る。ｖ₁ の例により説明すると， ｖ₁ ＝(00000000000000001111111111111111) であり，上記のａ₁ ｖ₁ の項により，係数ａ₁ は，入力
符号のｘ₁₅〜ｘ₀₀の各ビット（ｖ₁ が“１”であるビッ
ト位置）が加算される。同様に係数ａ₂ は，ｖ₂の
“１”になっている位置の入力符号が加算される。係数
ａ₃ 〜ａ₅ についても，ｖ₃ 〜ｖ₅ の値に対応して図５
のように入力される。

【００４２】このように，ａ₀ を表す３２個の排他的論
理和の出力が発生すると，次に７ビット多数決誤り訂正
部４において，多数決誤り訂正を行う。この７ビット多
数決誤り訂正部４も，３２ビット符号の場合７ビットの
誤りまでしか訂正できないので，ａ₀ の多数決復号にお
いても７ビット誤り訂正復号を行う。ここで行う７ビッ
ト多数決誤り訂正は，上記の７ビット多数決誤り訂正部
２−１〜２−５と機能は同一であるが，入力ビットの数
は２倍ある。

【００４３】上記の復号は，符号化時に，上記の式(1)
に基づいて行った場合であるが, 上記の式(2) により符
号化した場合（各基底にａ₀ が含まれる場合）の構成を
図６に示す。すなわち，図６は各基底にａ₀ を含む符号
を復号する場合の構成であり，この場合，符号ｂは次の
ように符号化され各基底ｖ₀ 〜ｖ₅ の係数にａ₀ を含ん
でいる。

【００４４】ｂ＝ａ₀ ｖ₀ ＋（ａ₁ ＋ａ₀ ）ｖ₁ ＋（ａ
₂ ＋ａ₀ ）ｖ₂ ＋（ａ₃ ＋ａ₀ ）ｖ ₃ ＋（ａ₄ ＋ａ₀ ）
ｖ₄ ＋（ａ₅ ＋ａ₀ ）ｖ₅ 図６において，１０−１〜１０−ｉは多数決方程式計算
部，１１−１〜１１−ｉはｎビット多数決誤り訂正部，
１２はａ₀ の項抽出部，１３はａ₀ の項のｎビット多数
決誤り訂正部，１４−１〜１４−ｉは排他的論理和回路
である。

【００４５】この構成では，各多数決方程式計算部１０
−１〜１０−ｉは，それぞれ符号入力について，上記図
１と同様に２^S-1 個の入力について多数決方程式計算を
行い，それぞれの出力がｎビット多数決誤り訂正部１１
−１〜１１−ｉで２^S-2 −１個の多数決誤り訂正を行
い，出力としてａ₁ ＋ａ₀ ，ａ₂ ＋ａ₀ ，…, ａ_i-1 ＋
ａ₀ ，ａ_i ＋ａ₀ を出力する。これらの出力は，ａ₀ の
項抽出部１２へ入力され，ここでａ₀ を表す２^S 個の信
号が発生し，ｎビット多数決誤り訂正部１３で誤り訂正
が行われて，ａ₀ が出力される。このａ₀ を各排他的論
理和回路１４−１〜１４−ｉへ入力する。この回路は上
記図４のＣ．に示す後処理回路を構成し，ａ_j ＋ａ₀ の
入力とａ₀ の入力を排他的論理和回路へ入力すると，実
質的に減算が行われてａ_j が出力される。

【００４６】こうして，各ｎビット多数決誤り訂正部１
１−１〜１１−ｉの出力からａ₀ を除いた各情報ａ₁ 〜
ａ_i が発生する。図７は図１の構成においてｎビット多
数決誤り訂正部を共通化した構成である。図７におい
て，２は共通のｎビット多数決誤り訂正部，５はセレク
タであり，他の１−１〜１−ｉ，３，４の各符号は上記
図１の同一符号と同様である。

【００４７】図７の場合，各多数決方程式計算部１−１
〜１−ｉの出力は，セレクタ５により時分割式に順番に
ｎビット多数決誤り訂正部２へ供給され，各出力はａ₀
の項抽出部３へ順番に入力する。ａ₀ の項抽出部３はそ
れらを保持（ラッチ）して，ａ₀ の項を抽出し，ｎビッ
ト多数決誤り訂正部４で誤り訂正を行う。

【００４８】図８は図６の構成においてｎビット多数決
誤り訂正部を共通化した構成である。図８において，１
１は共通のｎビット多数決誤り訂正部，１４はセレクタ
であり，他の１０−１〜１０−ｉ，１２，１３，１４−
１〜１４−ｉの各符号は上記図６の同一符号と同様であ
る。

【００４９】この動作も，上記図７と同様にセレクタ１
４により各多数決方程式計算部１０−１〜１０−ｉの出
力は，時分割式に順番にｎビット多数決誤り訂正部１１
へ供給され，各出力はａ₀ の項抽出部１２へ供給されて
ａ₀ の項が抽出されると共に，排他的論理和回路１４−
１〜１４−ｉへ供給されて後処理（ａ₀ を除く）が行わ
れる。

【００５０】次に本発明によるリード・マラー符号の復
号回路を，情報１ビットで符号長がリード・マラー符号
の半分の長さを持つ多数決符号の復号に適用することが
できる。その原理と構成を以下に説明する。

【００５１】リード・マラー符号は符号長を２^S とする
と，２^S-2 −１個の誤りを訂正できる。つまり符号間の
ハミング距離は２^S-1 個である。この時符号長を２^S-1
で２ ^S-2 −１個の誤りを訂正できるのは，１ビットの情
報を符号長２^S-1 の２個の符号に符号化し，一方の符号
が他方の符号の各要素を反転した関係になっている場合
ということになる。この符号を，以下，情報１ビットで
符号長が２^S-1 の多数決符号または２^S-1 多数決符号と
いう。

【００５２】例えば，Ｓ＝５の場合（２^S-1 ＝１６），
１ビットが （0000111100001111) と（1111000011110000) や (0101101001011010) と (1010010110100101) 等のよう
な符号になる。なお,これに対応するリード・マラー符
号の符号長は２^S （＝３２）としているので，符号長は
２^S-1 になる。

【００５３】具体的に，Ｓ＝５の場合に，上記の前者の
符号使用して以下のように符号化することができる。 情報＝０の時（0000111100001111) に符号化し， 情報＝１の時（1111000011110000) に符号化する。

【００５４】これを復号する場合，受信符号と情報＝０
を符号化した符号（ここでは，0000111100001111) の各
要素同士の排他的論理和をとって，その結果の各要素で
多数決をとればよい。この場合，１が２^S-2 ＋１個以上
（この例では９個以上）の場合は１に復号され，１が２
^S-2 −１個以下（この例では７個以下）であれば０に復
号される。１が２^S-2 個（この例では８個）のときは訂
正不可となる。

【００５５】情報０の（0000111100001111) と情報０の
（0000111100001111) の排他的論理和は，(00000000000
00000)で, 結果の中に１が０個あるので０に復号され
る。もし（0000111100001111) に１〜７ビットの誤りが
入ると，排他的論理和の中に１が１〜７個見つかるが，
７個以下なので０に復号される。逆に情報１の（111100
0011110000) と情報０の(0000111100001111)の排他的論
理和は，(1111111111111111)で，１が１６個あり，１に
復号される。同様に（1111000011110000) に１〜７ビッ
トの誤りが入ると，排他的論理和の中に１が１５〜９個
みつかるが，９個以上なので１に復号される。

【００５６】これは情報ｉを受信符号を（ｘ₁₅ｘ₁₄ｘ₁₃
ｘ₁₂…ｘ₂ ｘ₁ ｘ₀ ）として，以下の多数決方程式を計
算して７ビット多数決誤り訂正を行う処理に等しい。 ｉ＝０＋ｘ₁₅，ｉ＝０＋ｘ₁₄，ｉ＝０＋ｘ₁₃，ｉ＝０＋
ｘ₁₂，ｉ＝１＋ｘ₁₁ ｉ＝１＋ｘ₁₀，ｉ＝１＋ｘ₉ ，ｉ＝１＋ｘ₈ ，ｉ＝０＋
ｘ₇ ，ｉ＝０＋ｘ₆ ｉ＝０＋ｘ₅ ，ｉ＝０＋_{4 9} ，ｉ＝１＋ｘ₃ ，ｉ＝１＋
ｘ₂ ，ｉ＝１＋ｘ₁ ｉ＝１＋ｘ₀ 一方，リード・マラー符号の多数決方程式計算部の計算
式が図５に示されている。この中の符号ａ₁ の計算式を
参照すると，受信符号の上位１６ビットと下位１６ビッ
トの排他的論理和になっている。この符号長が２^S の場
合でも, 同様に受信符号の上位２^S-1 ビットと下位２
^S-1 ビットの排他的論理和になる。

【００５７】そこで，受信符号の上位１６ビット入力と
して（ｘ₃₁ｘ₃₀…ｘ₁₈ｘ₁₇ｘ₁₆）＝（0000111100001111
0000) を，下位１６ビットとして受信符号（ｘ₁₅ｘ₁₄ｘ
₁₃ｘ ₁₂…ｘ₂ ｘ₁ ｘ₀ ）を入力すれば，ａ₁ の出力とし
て多数決復号された結果を出力することができる。この
場合，上位と下位は逆でも同様である。また，これを一
般化すると，受信符号入力の上位２^S-1 ビットか，下位
２^S-1 ビットに情報＝０を符号化した符号を入力し，残
りの下位か上位の２^S-1 ビットに受信符号を入力する
と，ａ₁ の出力に多数決復号された結果が出力される。

【００５８】また，多数決方程式計算部の計算式は受信
符号の二つのビットを取り出して排他的論理和をとって
いるので，ビットの入れ替えを行えば，ａ₁ 以外のａ₂
やａ ₃ …の復号部でも復号は可能である。

【００５９】上記の原理を実現する２^S-1 多数決符号と
リード・マラー符号を復号する基本構成を図９に示し，
図９のタイミングチャートを図１０に示す。図９におい
て，３０は上位ビットを格納する上位ラッチ，３１は下
位ビットを格納する下位ラッチ，３２は下位セレクタ，
３３はリード・マラー符号復号回路である。リード・マ
ラー符号回路３３は，上記図１，図２，図６〜図８の何
れかの回路で構成することができる。また，下位セレク
タ３２はモード選択信号により切替えられ，符号長２^S
のリード・マラー符号を復号する時は下位ラッチ３１を
選択し，２^S-1 多数決符号を復号する時は情報＝０の符
号化した符号の方を選択する。２^S-1 多数決符号を復号
する場合は，リード・マラー符号復号回路３３のａ₁ の
出力に多数決復号された結果が出力される。

【００６０】図１０により図９の動作タイミングを説明
すると，受信符号はａ．に示すようにリード・マラー
（ＲＭ符号と略して表示）(1) の上位, 下位，２^S-1 多
数決符号，ＲＭ符号(2) の上位，下位，…の順に入力さ
れる。まず，ｂ．に示すように上位ラッチ３０でＲＭ符
号(1) の上位がラッチされる。次にｃ．に示すように下
位ラッチ３１にＲＭ符号(1) の下位がラッチされる。下
位セレクタ３２はｅ．に示す区間１ではｄ．に示すよう
に下位ラッチ３１の方に開いており，区間１でＲＭ符号
化(1) の上位と下位が揃うので，ＲＭ符号(1) が復号さ
れる。

【００６１】次に２^S-1 多数決符号が上位ラッチ３０に
ラッチされる。この時，下位セレクタ３２を２^S-1 多数
決符号の情報＝０の符号の方に開いておくと，区間２で
は２ ^S-1 多数決符号が復号される。その後，上位ラッチ
３０にＲＭ符号(2) の上位がラッチされる。次に下位ラ
ッチ３１にＲＭ符号(2) の下位がラッチされると, 下位
セレクタ３２が下位ラッチ３１の方に開き，区間３では
ＲＭ符号(2) が復号される。なお，２^S-1 多数決符号の
復号出力は，リード・マラー符号復号回路３３の一つの
符号出力（例えばａ₁ ）として得られる。

【００６２】図１１は２^S-1 多数決符号の復号を含む復
号回路の実施例１の構成図である。図１１において，多
数決方程式計算部１−１〜１−ｉ，ｎビット多数決誤り
訂正部２−１〜２−ｉ，ａ₀ の項抽出部３及びｎビット
多数決誤り訂正部４の各部は，上記図１と同様であり，
入力側の構成は上記図９と同様に，受信符号上位ビット
の入力と，受信符号下位ビットまたは２^S-1 多数決符号
の情報＝０の符号が入力されるセレクタ６（図９の下位
セレクタ３２に対応）を備えている。なお，この構成で
は，受信符号上位ビット及び受信符号下位ビットは図９
のようなラッチから出力されてもよい。

【００６３】この図１１の動作は，上記図９，図１０に
説明したのと同様にリード・マラー符号の復号（上記図
６と同じ）と，２^S-1 多数決符号の復号を行う。なお，
２^{S- 1} 多数決符号の復号出力は，ｎビット多数決誤り訂
正部２−１から出力（ａ₁ の出力）して発生され，図に
は「他の符号」と表示されている。

【００６４】図１２は２^S-1 多数決符号の復号を含む復
号回路の実施例２の構成図である。図１２の場合，２
^S-1 多数決符号の復号を上記図６の構成に適用したもの
であり，図１２の多数決方程式計算部１０−１〜１０−
ｉ，ｎビット多数決誤り訂正部１１−１〜１１−ｉ，ａ
₀ の項抽出部１２及びｎビット多数決誤り訂正部１３，
排他的論理和１４−１〜１４−ｉの各部は，上記図６と
同様であり，入力側に上記図１１と同様の入力が供給さ
れるセレクタ１５が設けられている。

【００６５】この図１２の構成でも，上記図６と同様の
リード・マラー符号の復号と，２^{S- 1} 多数決符号の復号
を，上記図９，図１０について説明した方法により行
い，２ ^S-1 多数決符号の復号出力は，上記図１１と同様
にｎビット多数決誤り訂正部２−１からの出力（ａ₁ の
出力）として発生する。

【００６６】図１３は２^S-1 多数決符号の復号を含む復
号回路の実施例３の構成図である。この構成は，上記図
７に示す構成により２^S-1 多数決符号の復号を可能とす
るものであり，図７の入力側に上記図１１，図１２と同
様に，受信符号上位ビットの入力と，受信符号下位ビッ
トまたは２^S-1 多数決符号の情報＝０の符号が入力され
るセレクタ６を備えている。この図１３の構成の動作
は，上記図１１と同様でありリード・マラー符号の復号
と，２^S-1 多数決符号の復号を行い，２^S-1 多数決符号
の復号出力は，共通回路であるｎビット多数決誤り訂正
部２からのａ₁の出力として発生する。

【００６７】図１４は２^S-1 多数決符号の復号を含む復
号回路の実施例４の構成図である。この構成は，上記図
８に示す構成により２^S-1 多数決符号の復号を可能とす
るものであり，図８の入力側に上記図１２と同様に，受
信符号上位ビットの入力と，受信符号下位ビットまたは
２^S-1 多数決符号の情報＝０の符号が入力されるセレク
タ１５を備えている。この図１４の構成の動作は，上記
図１１〜図１３と同様でありリード・マラー符号の復号
と，２^S-1 多数決符号の復号を行い，２^S-1多数決符号
の復号出力は，共通回路であるｎビット多数決誤り訂正
部１１からのａ₁ の出力として発生する。

【００６８】上記の説明では入力信号がシリアルの信号
を並列信号に変換した後復号回路へ入力するものとして
説明したが，最初から並列な信号として入力しても動作
することができる。

【００６９】

【発明の効果】本発明によればリード・マラー符号の復
号を簡単な論理回路を組み合わせることにより構成する
ことができ，符号信号がが高速化しても対応することが
できる。

【００７０】また，ｎビット多数決誤り訂正部を時分割
で動作させる構成により回路規模を小さくし，回路のコ
ストを低下させることができる。次に１ビットを２^S-1
の符号長で表す多数決符号を，符号長２^S のリード・マ
ラー符号の復号回路を用いて復号することを可能とし，
重要なビット情報が確実に受け取ることが可能となる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】具体的な構成例を示す図である。

【図３】各多数決方程式計算部における計算の内容を示
す図である。

【図４】各部の構成図である。

【図５】ａ₀ の項抽出部の構成図である。

【図６】各基底にａ₀ を含む符号を復号する場合の構成
を示す図である。

【図７】図１の構成においてｎビット多数決誤り訂正部
を共通化した構成を示す図である。

【図８】図６の構成においてｎビット多数決誤り訂正部
を共通化した構成を示す図である。

【図９】２^S-1 多数決符号とリード・マラー符号を復号
する基本構成を示す図である。

【図１０】図９のタイミングチャートを示す図である。

【図１１】２^S-1 多数決符号の復号を含む復号回路の実
施例１の構成図である。

【図１２】２^S-1 多数決符号の復号を含む復号回路の実
施例２の構成図である。

【図１３】２^S-1 多数決符号の復号を含む復号回路の実
施例３を構成図である。

【図１４】２^S-1 多数決符号の復号を含む復号回路の実
施例４を構成図である。

【図１５】従来例の構成図である。

【符号の説明】

１−１〜１−ｉ 多数決方程式計算部 ２−１〜２−ｉ ｎビット多数決誤り訂正部 ３ ａ₀ の項抽出部 ４ ａ₀ のｎビット多数決誤り訂正部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 篠宮 知宏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 阿比留 節雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 ▲廣▼田 正樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 宮部 正剛 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 符号長が２^S で元の情報の各項ａ₀ 〜ａ
   _i （ａ₀ が最下位）がｖ₀ 〜ｖ_i を零次および一次の各
   基底として次の式 ｘ＝ａ₀ ｖ₀ ＋ａ₁ ｖ₁ ＋・・・＋ａ_i-1 ｖ_i-1 ＋ａ_i
   ｖ_i により２元一次のリード・マラー符号化された信号ｘを
   受け取って誤り訂正と復号を行う誤り訂正復号回路にお
   いて，入力信号ｘの各ビット信号（ｘ_{0 1} ｘ_p ：ｐ＝
   ２^S −１）が並列に入力され，ａ₁ 〜ａ_i の各項に対応
   して設けられそれぞれ２入力の２^S-1 個の加算回路で構
   成された多数決方程式計算部と，前記各多数決方程式計
   算部からの２^S-1 個の出力が入力されてそれぞれｎビッ
   ト（ｎ＝２^S-2 −１）の多数決誤り訂正出力を発生して
   それぞれ符号ａ₁ 〜ａ_iの各出力を発生するｎビット多
   数決誤り訂正部と，入力信号と前記各ｎビット多数決誤
   り訂正部の全ての出力とが入力されて符号ａ₀ 項を抽出
   するａ₀ の項抽出部と，その出力である２^S 個の信号か
   ら誤り訂正したａ₀ を発生するｎビット多数決誤り訂正
   部とで構成されることを特徴とする誤り訂正復号回路。
2. 【請求項２】 符号長が２^S で元の情報の各項ａ₀ 〜ａ
   _i （ａ₀ が最下位）の符号がｖ₀ 〜ｖ_i を一次の各基底
   として次の式 ｘ＝ａ₀ ｖ₀ +(ａ₁ + ａ₀ ) ｖ₁ +(ａ₂ + ａ₀ ) ｖ₂ +
   …( ａ_i-1 + ａ₀ ) ｖ _i-1 +(ａ_i + ａ₀ ) ｖ_i により２元一次のリード・マラー符号化された信号ｘを
   受け取って誤り訂正と復号を行う誤り訂正復号回路にお
   いて，請求項１に記載の各項ａ₁ 〜ａ_i に対応する前記
   多数決方程式計算部と，前記多数決方程式計算部に対応
   して設けられた各ｎビット多数決方程式計算部と，前記
   ａ₀ の項抽出部とその出力が入力されて誤り訂正された
   ａ₀ を発生するｎビット多数決誤り訂正部とを備え，前
   記ａ₁ 〜ａ_i に対応する各ｎビット多数決方程式計算部
   からの各出力と，前記ａ₀ を発生するｎビット多数決誤
   り訂正部の出力とが入力される各排他的論理和手段を設
   けたことを特徴とする誤り訂正復号回路。
3. 【請求項３】 請求項１または２において，前記複数の
   多数決方程式計算部の出力を時分割で選択するセレクタ
   と，前記セレクタの出力を受け取ってｎビット多数決の
   誤り訂正を行い各項の出力を順番に発生する１個のｎビ
   ット多数決誤り訂正部を設けたことを特徴とする誤り訂
   正復号回路。
4. 【請求項４】 請求項１乃至３に記載の誤り訂正回路の
   入力側に，上記符号長が２^S のリード・マラー符号の上
   位ビットをラッチして前記誤り訂正回路へ出力する上位
   ラッチと，下位ビットをラッチする下位ラッチと，前記
   下位ラッチの出力と，符号長が２^S-1 で１ビットを表
   し，各要素が互いに排他的な関係をもつ２^S-1 多数決符
   号の情報“０”を表す符号とが入力される下位セレクタ
   とを備え，符号長が２^S の２元一次のリード・マラー符
   号化された信号を復号する時，前記下位セレクタで下位
   ラッチの出力を選択して，前記上位ラインの出力と共に
   前記誤り訂正回路へ入力して復号と誤り訂正を行い，符
   号長が２^S の上位に前記２^S-1 多数決符号が受信される
   と，前記下位セレクタを前記２^S-1 多数決符号の情報
   “０”を選択するよう切り替えて，前記誤り訂正回路の
   中の上位ビットと下位ビットの排他的論理和を行う多数
   決方程式計算部の出力から前記２^S-1 多数決符号の誤り
   訂正出力を得ることを特徴とする誤り訂正復号回路。
5. 【請求項５】 請求項４において，前記上位ラッチの出
   力と符号長が２^S-1 で１ビットを表し，各要素が互いに
   排他的な関係をもつ２^S-1 多数決符号の情報“０”を表
   す符号とが入力されるセレクタと，下位ビットをラッチ
   して誤り訂正回路へ出力する下位ラッチとを備え，符号
   長が２^S の下位に前記２^S-1 多数決符号が受信される
   と，前記上位セレクタを前記２^S-1 多数決符号の情報
   “０”を選択するよう切り替えることを特徴とする誤り
   訂正復号回路。